KR100827907B1 - 실리콘 기판의 세정방법 - Google Patents

실리콘 기판의 세정방법 Download PDF

Info

Publication number
KR100827907B1
KR100827907B1 KR1020060034633A KR20060034633A KR100827907B1 KR 100827907 B1 KR100827907 B1 KR 100827907B1 KR 1020060034633 A KR1020060034633 A KR 1020060034633A KR 20060034633 A KR20060034633 A KR 20060034633A KR 100827907 B1 KR100827907 B1 KR 100827907B1
Authority
KR
South Korea
Prior art keywords
cleaning
silicon substrate
substrate
washing
ion implantation
Prior art date
Application number
KR1020060034633A
Other languages
English (en)
Other versions
KR20060110208A (ko
Inventor
히데키 니시하타
다츠미 구사바
노부유키 모리모토
Original Assignee
가부시키가이샤 섬코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 섬코 filed Critical 가부시키가이샤 섬코
Publication of KR20060110208A publication Critical patent/KR20060110208A/ko
Application granted granted Critical
Publication of KR100827907B1 publication Critical patent/KR100827907B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

수소 이온 주입법에 의한 SOI 기판의 제조공정에서, 접합시의 보이드 발생을 방지하고, 박리후의 블리스터의 발생을 방지하는 기판의 세정방법이 제공된다. 그 기판의 세정방법에서는, 기판으로의 수소 이온 주입 전에 기판 세정을 행한다. 세정방법은 SC-1 세정, SC-1 세정 + SC-2 세정, HF/O3 세정, 혹은 HF 세정 + O3 세정 중의 1종 또는 이들을 조합한 세정방법을 채용할 수 있다.

Description

실리콘 기판의 세정방법{PROCESS FOR CLEANING SILICON SUBSTRATE}
도 1은, 본 발명의 SOI 기판제조 공정의 개략을 나타내는 도면이다.
도 2는, 도 1의 각 공정에서의 처리의 개요를 설명하는 도면이다.
도 3은, 도 2에 계속되는 각 공정에서의 처리의 개요를 설명하는 도면이다.
도 4는, 종래의 SOI 기판의 제조공정의 개략을 도시하는 도면이다.
도 5는, 이온 주입시의 파티클의 영향을 설명하는 도면으로서, (a)는 파티클이 없는 경우, (b)는 파티클이 부착하고 있는 경우를 도시한다.
도 6은, 불량 상태를 설명하는 도면이다.
본 발명은 수소 이온 주입법을 사용한 접합 실리콘 기판의 제조방법에 관한 것으로, 특히 재료가 되는 실리콘 기판을 접합하기 전의 세정방법에 관한 것이다.
본원은, 2005년 4월 19일에 출원된 일본국 특허 출원 제2005-121005호에 대해 우선권을 주장하고, 그 내용을 여기에 원용한다.
수소 이온을 주입한 실리콘 기판을 접합하여 형성한 이른바 SOI(Silicon On Insulator) 기판은, 집적회로를 형성한 경우에 고속, 저소비 전력, 고온 동작, 내 방사선 효과 등의 많은 우수한 성능을 발휘하기 때문에, 차세대 초LSI용 반도체 기판으로서 주목을 모으고 있다.
종래부터 SOI 기판의 제조방법으로는, 도 4에 도시하는 바와 같이, 제1 실리콘 기판 표면에 열산화법 등에 의해 산화막을 형성하는 공정(a), 표면으로부터 수소 이온을 주입함으로써 기판 내부에 미소 기포층(주입층)을 형성하는 수소 이온 주입공정(c), 수소 이온 주입한 기판을 세정하는 공정(d), 제2 실리콘 기판 표면을 밀착시키는 접합 공정(e)과, 접합한 2장의 기판을 상기 미소 기포층을 경계로 하여 박리하는 박리공정(f), 박리한 제2 실리콘 기판상에 산화막을 통해 존재하는 제1 실리콘층 표면의 미소 기포층을 평탄하게 하는 평탄화 처리 공정(g) 및 제1 실리콘층을 연마 등의 가공에 의해, 소정의 두께로 하는 박막화처리 공정(h)을 거쳐 제조하는 방법이 알려져 있다(예를 들면, 특허문헌 1 참조. ).
특허문헌 1에 기재된 방법에서는, 이온 주입한 후에 실리콘 기판의 파티클을 제거하기 위해 세정을 행하고 있다. 또한, 세정방법으로는 NH4OH/H2O2/H2O의 혼합액에 의한 세정(SC-1 세정)을 제창하고 있다.
또, 기판 세정과 수소 이온 주입을 수회로 분할하여 실시하는 방법도 제안되어 있다(예를 들면, 특허문헌 2 참조.). 세정방법으로는 암모니아, 과산화수소, 순수, 전해 이온수, NH4OH/H2O2/H2O의 혼합액(SC-1) 등에 의한 세정을 제창하고 있다. 이 방법에 의하면, 보이드의 발생 원인이 되는 파티클 바로 아래에 생기는 이온 주입의 섀도이 되는 부분의 발생을 적게 하는 것이 가능하여, 수소 이온 농도가 현저 히 적은 영역이 감소하여 열처리 후의 박리불량 부분도 없고, 보이드의 발생을 방지할 수 있게 되어 있다.
[특허문헌 1]국제 공개 팜플렛 제01-093334호
[특허문헌 2]일본국 특허 공개공보 2003-309101호
이들 이온 주입 박리법은, 접합 SOI 기판의 제조방법으로서 극히 우수한 방법이지만, 이들 SOI 기판을 양산 레벨에서 수율 좋게 생산하기 위해서는, 접합 계면에 발생하는 보이드라 불리는 결합불량을 저감시킬 필요가 있다. 보이드의 주된 발생원인은 접합면에 부착한 파티클임을 알고 있으며, 그 파티클의 입경이 0.5μm 이상이면, 보이드가 발생하는 것이 명확해졌다.
이온 주입시에 파티클이 부착하고 있지 않은 경우에는, 도 5(a)에 도시하는 바와 같이, 산화막(11) 밑에, 후에 활성 실리콘층(13)이 되는 영역을 통해 수소 이온이 균일하게 주입된 수소 이온 주입층(12)이 형성된다. 이와 같이 균일한 수소 이온 주입층(12)이 형성된 경우에는, 박리공정에서 취약한 수소 이온 주입층(12) 내의 박리면(S)을 경계로 하여 깨끗이 분리할 수 있다.
한편, 이온 주입시에 파티클이 부착하고 있는 경우에는, 도 5(b)에 도시하는 바와 같이, 접합 공정에서 파티클(P)의 부분이 밀착하지 않을 뿐 아니라, 파티클(P) 밑에는 파티클(P)의 섀도(shadow)이 되어 소정량으로 수소 이온이 주입되지 않아, 수소 이온 결핍영역(14)이 생긴다. 수소 이온 결핍영역(14)이 생기면, 이 부분은 취약해지지 않기 때문에, 박리공정에서 연속한 박리면(S)을 얻을 수 없어, 깨끗이 분리할 수 없게 된다.
따라서, 이러한 보이드를 저감하기 위해서는, 이온 주입하는 실리콘 기판 표면에 부착하고 있는 파티클을 제거하기 위한 기판 세정을 행하여, 파티클을 완전히 제거하고 나서 이온 주입을 행할 필요가 있다.
상기와 같이, 수소 이온 주입을 분할하여 행하여 이온 주입 동안 세정을 행하면, 어느 정도의 파티클의 제거는 기대할 수 있지만, 이온 주입 전부터 반입된 파티클의 대부분은 이온 주입에 의해 기판 표면에 고착되어, 약액 세정으로는 제거하기 곤란해진다. 또한, 이온 주입 동안 세정을 행하면, 세정에 의해 이온 주입한 실리콘 기판 표면이 통상의 기판 표면에 비교하여 거칠어지는 것과, 세정을 복수회 반복함으로써 실리콘 기판 표면의 면 거칠기가 진행하여, 접합시킬 때에 보이드 등의 발생 원인이 된다. 또, 이온 주입을 분할하여 실시하여 그 사이에 세정공정을 넣음으로써, 제조시의 공정이 증가하여 번잡해져, 생산성이 대폭 저하하는 문제가 있다.
본 발명은 이온 주입시의 섀도 발생 원인이 되어, 접합시의 보이드 발생 원인이 되는 기판 표면의 파티클을 없애는 것을 목적으로 하고, 제조시의 공정이 증가하지 않는 효과적인 세정방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 본 발명은, 수소 이온 주입에 의한 접합 SOI 기판의 제조방법에서, 수소 이온 주입 전에 실리콘 기판 세정을 행하는 것으로 하였다.
본 발명에서는, 상기 수소 이온 주입 전의 세정을 세정 조건을 바꿔 반복 실 시할 수 있다.
본 발명에서는, 상기 세정방법으로서 SC-1 세정, SC-1 세정 + SC-2 세정, HF/O3 세정, 또는 HF 세정 + O3 세정 중의 1종 또는 이들의 조합한 방법을 사용할 수 있다.
본 발명에서는, 수소 이온 주입 후에 다시 기판 세정을 행할 수도 있다.
상기 기판의 재세정 방법으로서 초순수 린스를 이용할 수 있다.
또한, 본 발명에서는 세정후의 표면 거칠기가 RMS치에서 0.1㎚ 이하가 될 때까지 세정하는 것이 바람직하다.
도 1에 본 발명의 실리콘 기판의 세정방법을 사용한 SOI 기판의 제조공정의 개략을 도시한다. 이 SOI 기판의 제조공정은, 제1 실리콘 기판 표면에 열산화법 등에 의해 산화막을 형성하는 산화막 형성 공정(a), 산화막을 형성한 실리콘 기판을 세정하는 세정공정(b), 실리콘 기판 표면으로부터 수소 이온을 주입함으로써 기판 내부에 미소 기포층(주입층)을 형성하는 수소 이온 주입공정(c), 수소 이온 주입한 실리콘 기판을 다시 세정하는 공정(d), 수소 이온 주입한 기판과 제2 실리콘 기판 표면을 밀착시키는 접합 공정(e), 접합한 2장의 기판을 상기 미소 기포층을 경계로 하여 박리하는 박리처리 공정(f), 박리한 제2 실리콘 기판상에 산화막을 통해 존재하는 제1 실리콘층 표면의 미소 기포층을 평탄하게 하는 평탄화 처리 공정(g), 제2 실리콘 기판상에 산화막을 통해 존재하는 제1 실리콘층을 소정의 두께로 하는 박막화 처리 공정(h)을 거쳐 제조한다.
도 2 및 도 3에, 각 공정에서의 처리의 개요를 설명한다.
우선, 도 2(a)에 도시하는 바와 같이, 제1 실리콘 기판(탑 웨이퍼)(1)의 표면에 열산화법, CVD 등에 의해 산화막(11)을 형성한다. 산화막의 두께는 100∼300㎚ 정도로 하는 것이 바람직하다.
제1 실리콘 기판(1)으로서 단결정 실리콘 기판을 이용하면, 막 두께가 극히 균일한 SOI 층을 갖는 SOI 기판을 저비용으로 제작할 수 있기 때문에, 각종 디바이스로 광범위하게 적용할 수 있다. 또한, 단결정 실리콘 기판이면, 대구경화(大口徑化)에도 적합한다.
산화막(11)을 형성해 두면, 다음의 이온 주입시에 채널링 현상에 의한 주입 프로파일의 악화를 방지할 수 있고, 제2 기판과의 접합시에 보이드의 발생을 저감시킬 수 있다.
다음으로, 수소 이온 주입에 앞서 산화막 형성을 끝낸 제1 실리콘 기판을 세정한다.
세정방법에 대해서는 본 발명의 가장 특징으로 하는 부분이기 때문에, 뒤에서 다시 상세히 설명한다.
이어, 도 2(c)에 도시하는 바와 같이, 산화막(11)의 표면으로부터 2×1016/㎠∼1×1017/㎠의 수소 이온을 주입한다. 그러면, 산화막(11)의 밑에, 후에 활성 실리콘층(13)이 되는 영역을 통해 원하는 깊이로 수소 이온 주입층(12)이 형성된다. 이온 주입시의 에너지에 의해 결정되는 수소 이온 주입층의 깊이가 활성 실리콘층 의 두께를 정하게 된다. 수소 이온 주입층(12)은 미소 기포를 많이 포함하여, 재질이 물러져 있기 때문에 뒤에 계속되는 박리공정에서 박리면(S)이 된다.
또, 수소 이온 주입을 끝낸 제1 실리콘 기판을 다시 세정한다. 이 세정방법에 있어서도 후술한다.
다음으로, 세정을 끝낸 제1 실리콘 기판(1)과 제2 실리콘 기판을 포개어 접합한다. 제2 실리콘 기판(베이스 웨이퍼)(2)으로는, 동일하게 경면 연마한 단결정 실리콘 기판을 사용할 수 있다.
제2 실리콘 기판으로서 단결정 실리콘 기판을 이용하면, 평탄도가 우수한 기판이 얻어지고, 더구나 직경 200㎜나 300㎜ 혹은 그 이상의 대구경 기판도 얻을 수 있다.
접합은 도 2(e)에 도시하는 바와 같이, 실온하에서 제2 실리콘 기판(2)의 경면 연마한 표면의 위에, 제1 실리콘 기판(1)을 위아래 반전시켜 산화막(11) 면을 아래로 하여 포갠다. 그리고 산소 분위기하에서 500∼1000℃의 온도에서 아닐함으로써 박리한다.
이 열처리에 의해 미소 기포층을 경계로 하여, 수소 이온 주입층(12)은 물러져 있기 때문에, 도 3(f)에 도시하는 박리공정에서 박리면(S)이 되어, 벗길 수 있게 된다.
이렇게 하여 얻어진 표면에 얇은 수소 이온 주입층(12)을 갖는 제2 실리콘 기판(베이스 웨이퍼)(2)의 벗긴 면에는, 10㎚ 정도의 요철이 형성되어 있다. 이 때문에 필요에 따라 기계 연마법이나 화학 연마법을 사용하여, 표면을 평활화한다(도 3(g) 참조).
마지막으로, 도 3(h)에 도시하는 바와 같이, 남은 수소 이온 주입층(12)과 활성 실리콘층(13)의 일부를 연마제거 등의 가공에 의해, 원하는 두께의 SOI 기판을 얻는다.
여기서, 도 1(b)의 세정공정으로 이야기를 되돌린다. 본 발명에서는 수소 이온 주입 전의 제1 실리콘 기판을 세정한다. 세정은 수소 이온 주입하는 실리콘 기판 표면에 부착한 파티클을 제거하기 위해 행하는 것이다. 파티클이 부착한 채로 이온 주입하면 파티클이 고착하여, 주입후에 제거할 수 없게 되는 것을 피하기 위함이다.
세정방법으로는, SC-1 세정, SC-1 세정 + SC-2 세정, HF/O3 세정, 혹은 HF 세정 + O3 세정 중의 1종 또는 이들을 조합한 세정방법을 채용할 수 있다.
여기서, SC-1 세정이란, NH4OH/H2O2/H2O의 혼합액에 의한 세정방법, SC-2 세정이란, HCl/H2O2/H2OH의 혼합액에 의한 세정방법, HF/O3 세정이란, HF 수용액에 오존(O3)을 용해시킨 용액에 의한 세정방법, HF 세정 + O3 세정이란, HF 수용액에 의한 세정 후, 오존(O3)을 용해시킨 수용액에 의해 세정하는 방법이다.
SC-1 세정액의 농도는, 일반적으로는 예를 들면, NH4OH(29wt%):H2O2(30 wt%):H2O=1:1:5∼1:1:10를 이용하면 된다.
SC-2 세정액의 농도는, 일반적으로는 예를 들면, HCl(30wt%):H2O2(30 wt%):H2O=1:1:5∼1:1:10를 이용하면 된다.
HF/O3 세정액의 농도는, HF;0.1%의 수용액에 0.1%의 O3(오존)를 용해시킨 것을 이용하면 된다.
O3 세정액의 농도는, 초순수에 0.1%의 O3(오존)를 용해시킨 수용액을 이용하면 된다.
본 발명의 세정방법은, 수소 이온 주입 전의 실리콘 기판을 상기 어느 1종의 세정방법 혹은 그들 몇 개를 조합하여 세정하는 방법을 채용한다.
특히, O3 세정은 세정에 의해 거칠어진 실리콘 기판의 표면 거칠기를 회복시키는 효과를 갖는다.
실리콘 기판을 과산화수소나 불산를 포함하는 수용액으로 세정하면, 기판 표면의 표면 거칠기가 악화하여, 그 후 접합을 행하여 박리할 때에, 이온 주입층을 경계로 하여 박리하지 않는 영역, 즉 접합 계면에서 벗겨지는 영역(보이드)이 발생한다.
종래, 일단 표면 거칠기가 악화한 경우에는 회복 수단이 없기 때문에, 온도관리나 세정 시간을 엄격하게 관리하여 표면을 거칠지 않게 할 필요가 있었다. 이러한 경우에 O3 세정을 실시하면 표면 거칠기를 회복시킬 수 있다. 따라서, O3 세정은 SC-1 세정이나 HF 세정 후에 계속해서 실시하는 것이 유효하다.
세정후의 실리콘 기판 표면의 표면 거칠기는 RMS치로 0.1㎚ 이하로 하는 것이 바람직하다. 세정후의 표면 거칠기가 0.1㎚을 넘으면, 도 6에 도시하는 바와 같 은 접합 및 박리시에 발생하는 블리스터 불량(BOX층(22), SOI층(23)과 함께 지지측 웨이퍼(21) 상에 존재하고, 접합 계면에 공간이 생기는 물집 형상의 결함, 6(a) 참조.), 보이드 불량(BOX층(22), SOI층(23) 모두 없이, 지지측 웨이퍼(21)가 노출한다, 도 6(b)참조.)가 증가한다.
실리콘 기판 표면의 표면 거칠기를 가다듬고 나서, 수소 이온 주입 전에 표면에 부착하고 있는 파티클을 완전히 제거해 두면, 접합시에 보이드가 발생하는 것을 방지할 수 있다.
이들 세정은 1회만 행하는 경우에 한하지 않고, 예를 들면, 세정액 농도, 세정 시간 등을 바꿔 복수회로 나누어 행할 수도 있다.
또한, 도 1(d)에 도시하는 바와 같이, 수소 이온 주입을 한 후, 다시 실리콘 기판을 세정하는 것은 보이드가 발생하는 것을 방지하는데 유효하다.
세정방법은 특별히 한정되는 것이 아니라, 상기의 각 세정방법을 사용할 수 있다.
혹은, 초순수에 의한 린스를 행해도 된다.
(실시예 1)
실리콘 기판의 표면에 두께 200㎚의 산화막을 형성하였다. 산화막 표면을 표면 이물 측정장치로 관찰하여, 0.12μm 이상의 크기의 파티클의 수(이물수)를 계측하였다.
이 실리콘 기판을 SC-1 세정액(NH4OH(29wt%):H2O2(30wt%):H2O=1:1:5∼1:1:10) 을 사용하여 5분간 세정하였다. 그 후 순수 린스를 행한 후, 건조시켰다. 건조후의 실리콘 기판 표면의 산화막 면의 표면 거칠기(RMS치 @10μm×10μm)를 측정하였다.
세정 종료후의 산화막 부착 실리콘 기판을 이온 주입장치의 진공 챔버 내에 장전하였다.
실리콘 기판을 회전시키면서 인가전압 5OkeV, 도즈(dose)량 5.O×1O16/㎠의 조건에서 수소 이온 빔에 의한 이온 주입을 행했다. 수소 이온 주입한 실리콘 기판에 별도의 실리콘 기판을 접합하고, 접합시의 보이드수를 계측하였다.
다음으로, 접합한 2장의 기판을 500℃에서 30분의 열처리를 행함으로써, 2장의 실리콘 기판을 박리하여 SOI 기판으로 했다. 이 SOI 기판의 블리스터 수를 측정하였다. 이들의 결과를 표 1에 나타낸다. 또, 표 1에서 세정후의 파티클의 수(이물수)는, 세정전의 파티클 수를 1로 한 경우의 세정후 파티클 수의 비율로 나타내었다. 또한, 세정후의 보이드 수 및 박리후의 블리스터 수(블리스터 불량률)는, 후술의 비교예 1을 기준으로서 비교한 값으로 나타내었다.
(실시예 2)
실시예 1과 동일하게, 실리콘 기판의 표면에 두께 200㎚의 산화막을 형성하였다. 산화막 표면을 표면 이물 측정장치로 관찰하여, 0.12μm 이상의 크기의 파티클의 수(이물수)를 계측하였다. 이 실리콘 기판을 SC-1 세정액(NH4OH(29wt%):H2O2(30wt%):H2O=1:1:5∼1:1:10)를 사용하여 5분간 세정한 후, SC-2 세정액(HCl(30wt%):H2O2(30wt%):H2O=1:1:5∼1:1:10)를 사용하여 5분간 세정하였다. 그 후 순수 린스를 행한 후 건조시켰다. 건조후의 실리콘 기판 표면의 산화막 면의 표면 거칠기(RMS치 @10μm×10μm)를 측정하였다.
다음으로, 건조후의 실리콘 기판을 사용하여 실시예 1과 동일하게 하여 SOI 기판으로 하였다. 또한, 실시예 1과 동일하게, 보이드 수와 블리스터 불량률을 측정하였다. 이들의 측정결과를 표 1의 표기방법을 사용하여 표 1에 병기한다.
(실시예 3)
실시예 1과 동일하게 하여, 실리콘 기판의 표면에 두께 200㎚의 산화막을 형성하였다. 산화막 표면을 표면 이물 측정장치로 관찰하여, 0.12μm 이상의 크기의 파티클의 수(이물수)를 계측하였다. 이 실리콘 기판을 HF/O3 세정액(HF O.1%의 수용액에 O.1%의 O3를 용해시킨 용액)을 사용하여 5분간 세정한 후, 순수 린스를 행한 후 건조시켰다. 건조후의 실리콘 기판 표면의 산화막 면의 표면 거칠기(RMS치 @10μm×10μm)를 측정하였다.
다음으로, 건조후의 실리콘 기판을 사용하여 실시예 1과 동일하게 하여 SOI 기판으로 하였다. 또한, 실시예 1과 동일하게 하여, 보이드 수와 블리스터 불량률을 측정하였다. 이들의 측정결과를 표 1의 표기방법을 사용하여 표 1에 병기한다.
(실시예 4)
실시예 1과 동일하게 하여, 실리콘 기판의 표면에 두께 200㎚의 산화막을 형성하였다. 산화막 표면을 표면 이물 측정장치로 관찰하여, 0.12μm 이상의 크기의 파티클의 수(이물수)를 계측하였다. 이 실리콘 기판을 HF 세정액(HF 0.1%의 수용 액)을 사용하여 5분간 세정한 후, O3 세정액(순수에 0.1%의 O3를 용해시킨 용액)을 사용하여 5분간 세정하였다. 이어, 순수 린스를 행한 후 건조시켰다. 건조후의 실리콘 기판 표면의 산화막 면의 표면 거칠기(RMS치 @1Oμm×1Oμm)를 측정하였다.
다음으로, 건조후의 실리콘 기판을 사용하여 실시예 1과 동일하게 하여 SOI 기판으로 하였다. 또한, 실시예 1과 동일하게 하여, 보이드 수와 블리스터 불량률을 측정하였다. 이들의 측정결과를 표 1의 표기방법을 사용하여 표 1에 병기한다.
(실시예 5)
실시예 1과 동일하게 하여, 실리콘 기판의 표면에 두께 200㎚의 산화막을 형성하였다. 산화막 표면을 표면 이물 측정장치로 관찰하여, 0.12μm 이상의 크기의 파티클의 수(이물수)를 계측하였다. 이 실리콘 기판을 SC-1 세정액(NH4OH(29wt%):H2O2(30wt%):H2O=1:1:5∼1:1:10)를 사용하여 5분간 세정하였다. 그 후 순수 린스를 행하고, 다시 같은 SC-1 세정액을 사용하여 5분간 세정하고, 순수 린스를 행했다. 2회째의 순수 린스를 행한 후 건조시키고, 건조후의 실리콘 기판 표면의 산화막 면의 표면 거칠기(RMS치 @10μm×1Oμm)를 측정하였다.
다음으로, 건조후의 실리콘 기판을 사용하여 실시예 1과 동일하게 하여 SOI 기판으로 하였다. 또한, 실시예 1과 동일하게 하여, 보이드 수와 블리스터 불량률을 측정하였다. 이들의 측정결과를 표 1의 표기방법을 사용하여 표 1에 병기한다.
Figure 112006026574824-pat00001
(비교예 1)
실리콘 기판의 표면에 두께 200㎚의 산화막을 형성하였다. 산화막 표면을 표면 이물 측정장치로 관찰하여, 0.12μm 이상의 크기의 파티클의 수(이물수)를 계측하였다.
이 실리콘 기판을 세정하지 않고, 표면의 산화막 면의 표면 거칠기(RMS치 @1 0μm×1 Oμm)를 측정하였다.
이어, 산화막 부착 실리콘 기판을 이온 주입장치의 진공 챔버 내에 장전하였다. 실리콘 기판을 회전시키면서 인가 전압 50keV, 도즈량 5.0×10l6/㎠의 조건으로 수소 이온 빔에 의한 이온 주입을 행했다. 수소 이온 주입한 실리콘 기판에 별도의 실리콘 기판을 접합하고, 접합시의 보이드 수를 계측하였다.
다음으로, 접합한 2장의 기판을 500℃에서 30분의 열처리를 행하여, 2장의 실리콘 기판을 박리하여 SOI 기판으로 하였다. 이 SOI 기판의 블리스터 수를 측정하였다. 이들의 결과를 표 1에 나타내었다. 또, 표 1에서 세정후의 파티클의 수(이물수)는, 세정전의 파티클 수를 1로 한 경우의 세정후 파티클 수의 비율로 나타내었다. 또한, 세정후의 보이드 수 및 박리후의 블리스터 수(블리스터 불량률)은 1로 하고, 모든 측정치의 기준이 되는 것이다.
(비교예 2)
실리콘 기판의 표면에 두께 200㎚의 산화막을 형성하였다. 산화막 표면을 표면 이물 측정장치로 관찰하여, 0.12μm 이상의 크기의 파티클의 수(이물수)를 계측하였다.
이 실리콘 기판을 HF 세정액(HF;0.1%의 수용액)을 사용하여 5분간 세정하였다.
그 후 순수 린스를 행한 후, 건조시켰다. 건조후의 실리콘 기판 표면의 산화막 면의 표면 거칠기(RMS치 @10μm×10μm)를 측정하였다.
다음으로, 건조후의 실리콘 기판을 사용하여 실시예 1과 동일하게 하여 SOI 기판으로 하였다. 또한, 실시예 1과 동일하게, 보이드 수와 블리스터 불량률을 측정하였다. 이들의 측정결과를 표 1의 표기방법을 사용하여 표 1에 병기하였다.
이상 설명한 바와 같이, 본 발명에 의하면, 수소 이온 주입 전에 부착하고 있는 파티클을 완전히 세정 제거하기 때문에, 수소 이온 주입해도 파티클이 강고하게 부착할 걱정은 없고, 접합할 때에 보이드의 발생을 방지하는 것이 가능해진다. 또한, 본 발명에 의하면 연속적으로 세정을 행한 후에 수소 이온 주입하기 때문에, 제조 라인에서 세정조의 위치를 바꾸는 것만으로 되어, 공정을 번잡하게 하는 일 없이 생산성과 제조 수율을 높이는 것이 가능해진다.
이상, 본 발명이 바람직한 실시예를 설명했는데, 본 발명은 이들 실시예에 한정되는 것은 아니다. 본 발명의 취지를 일탈하지 않는 범위에서, 구성의 부가, 생략, 치환 및 그 밖의 변경이 가능하다. 본 발명은 전술한 설명에 의해 한정되는 것이 아니라, 첨부의 청구의 범위에 의해서만 한정된다.

Claims (6)

  1. 제1 기판 내부에 수소 이온 주입층을 형성하는 수소 이온 주입 공정과, 수소 이온 주입층을 형성한 제1 기판과 제2 기판 표면을 밀착시키는 접합 공정과, 접합한 2장의 기판을 상기 수소 이온 주입층을 경계로 하여 박리하는 박리처리 공정을 포함하는 접합 SOI 기판의 제조방법에 있어서, 상기 수소 이온 주입 공정 전에 상기 제1 기판의 세정을 행하고, 상기 기판 세정에 있어서, O3 용액에 의한 세정을 행하는 공정을 갖는 것을 특징으로 하는 실리콘 기판의 세정방법.
  2. 청구항 1에 있어서,
    상기 수소 이온 주입 공정 전의 세정을 세정 조건을 바꿔 반복하여 실시하는 것을 특징으로 하는 실리콘 기판의 세정방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 세정방법이 SC-1 세정, SC-1 세정 + SC-2 세정, HF/O3 세정, 혹은 HF 세정 + O3 세정 중의 1종 또는 이들의 조합인 것을 특징으로 하는 실리콘 기판의 세정방법.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 수소 이온 주입 공정 후에 다시 상기 제1 기판의 세정을 행하는 것을 특징으로 하는 실리콘 기판의 세정방법.
  5. 청구항 4에 있어서,
    상기 제1 기판의 재세정 방법이 초순수 린스인 것을 특징으로 하는 실리콘 기판의 세정방법.
  6. 청구항 1 또는 청구항 2에 있어서,
    세정 후의 표면 거칠기를 RMS치로 0.1㎚ 이하(10μm×10μm)로 하는 것을 특징으로 하는 실리콘 기판의 세정방법.
KR1020060034633A 2005-04-19 2006-04-17 실리콘 기판의 세정방법 KR100827907B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005121005A JP2006303089A (ja) 2005-04-19 2005-04-19 シリコン基板の洗浄方法
JPJP-P-2005-00121005 2005-04-19

Publications (2)

Publication Number Publication Date
KR20060110208A KR20060110208A (ko) 2006-10-24
KR100827907B1 true KR100827907B1 (ko) 2008-05-07

Family

ID=36794813

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060034633A KR100827907B1 (ko) 2005-04-19 2006-04-17 실리콘 기판의 세정방법

Country Status (4)

Country Link
US (1) US7534728B2 (ko)
EP (1) EP1715511A3 (ko)
JP (1) JP2006303089A (ko)
KR (1) KR100827907B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080268617A1 (en) * 2006-08-09 2008-10-30 Applied Materials, Inc. Methods for substrate surface cleaning suitable for fabricating silicon-on-insulator structures
KR100846271B1 (ko) * 2006-12-29 2008-07-16 주식회사 실트론 실리콘 웨이퍼 세정 방법
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP5533624B2 (ja) * 2010-12-16 2014-06-25 信越半導体株式会社 半導体ウェーハの洗浄方法
DE102011014845B4 (de) * 2011-03-23 2023-05-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Licht emittierendes Halbleiterbauteil und Verfahren zur Herstellung eines Licht emittierenden Halbleiterbauteils
US20190313182A1 (en) * 2018-04-10 2019-10-10 Robert Louis Fils Pop-up speaker
US20230154761A1 (en) 2020-05-26 2023-05-18 Shin-Etsu Handotai Co., Ltd. Method for manufacturing soi wafer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077553A (ko) * 1997-04-21 1998-11-16 김영환 접합형 에스.오.아이 웨이퍼 제조방법
KR19990083256A (ko) * 1998-04-17 1999-11-25 가네꼬 히사시 Soi기판및그제조방법
KR20030008163A (ko) * 2001-04-18 2003-01-24 신에쯔 한도타이 가부시키가이샤 접합기판의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354698A (en) * 1993-07-19 1994-10-11 Micron Technology, Inc. Hydrogen reduction method for removing contaminants in a semiconductor ion implantation process
US6534381B2 (en) * 1999-01-08 2003-03-18 Silicon Genesis Corporation Method for fabricating multi-layered substrates
US6900113B2 (en) * 2000-05-30 2005-05-31 Shin-Etsu Handotai Co., Ltd. Method for producing bonded wafer and bonded wafer
JP4016701B2 (ja) * 2002-04-18 2007-12-05 信越半導体株式会社 貼り合せ基板の製造方法
JP3924551B2 (ja) * 2003-05-30 2007-06-06 アプライド マテリアルズ インコーポレイテッド Soiウェハ製造方法
JP2005086041A (ja) * 2003-09-09 2005-03-31 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハのイオン注入方法
JP4370862B2 (ja) * 2003-09-10 2009-11-25 信越半導体株式会社 積層基板の洗浄方法および基板の貼り合わせ方法
JP2005191511A (ja) * 2003-12-02 2005-07-14 Dainippon Screen Mfg Co Ltd 基板処理装置および基板処理方法
US7235812B2 (en) * 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077553A (ko) * 1997-04-21 1998-11-16 김영환 접합형 에스.오.아이 웨이퍼 제조방법
KR19990083256A (ko) * 1998-04-17 1999-11-25 가네꼬 히사시 Soi기판및그제조방법
KR20030008163A (ko) * 2001-04-18 2003-01-24 신에쯔 한도타이 가부시키가이샤 접합기판의 제조방법

Also Published As

Publication number Publication date
JP2006303089A (ja) 2006-11-02
US20060234461A1 (en) 2006-10-19
US7534728B2 (en) 2009-05-19
EP1715511A2 (en) 2006-10-25
EP1715511A3 (en) 2009-06-03
KR20060110208A (ko) 2006-10-24

Similar Documents

Publication Publication Date Title
JP4628580B2 (ja) 貼り合せ基板の製造方法
KR100827907B1 (ko) 실리콘 기판의 세정방법
EP1635396B1 (en) Laminated semiconductor substrate and process for producing the same
KR100796249B1 (ko) 접합 웨이퍼의 제조방법
JP3900741B2 (ja) Soiウェーハの製造方法
US6900113B2 (en) Method for producing bonded wafer and bonded wafer
KR101229760B1 (ko) Soi 웨이퍼의 제조방법 및 이 방법에 의해 제조된soi 웨이퍼
KR20000011625A (ko) 접합웨이퍼의제조방법및접합웨이퍼
JP2008028070A (ja) 貼り合わせウェーハの製造方法
US20110111594A1 (en) Wafer bonding method
JP2006303497A (ja) 半導体ウェーハの処理方法
JP2008066500A (ja) 貼り合わせウェーハおよびその製造方法
CN101228613A (zh) Simox晶片的制造方法及用该方法制造的simox晶片
JP2010092909A (ja) Soiウェーハの製造方法
US7439189B2 (en) Surface treatment after selective etching
JP4016701B2 (ja) 貼り合せ基板の製造方法
JP5433927B2 (ja) 貼り合わせウェーハの製造方法
EP3029730B1 (en) Bonded wafer manufacturing method
JP2006303088A (ja) シリコン基板の洗浄方法
JP5368000B2 (ja) Soi基板の製造方法
JP2004128389A (ja) 貼り合わせsoiウエーハの製造方法
JP2018164006A (ja) 貼り合わせウェーハの製造方法及び貼り合わせウェーハ
JP2003179216A (ja) Soiウエーハ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130419

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140605

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150422

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180420

Year of fee payment: 11