WO2006043471A1 - 半導体ウェーハの製造方法 - Google Patents

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Isao Yokokawa
Nobuhiko Noto
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Shin-Etsu Handotai Co., Ltd.
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor wafer in which a SiGe layer is formed on an insulator.
  • MOSFETs Metal
  • Si silicon
  • SiGe silicon germanium
  • Oxide— Semiconductor devices such as Semiconductor Field Effect Transis tor (oxide metal semiconductor field effect transistors) have been proposed.
  • the SiGe crystal since the SiGe crystal has a larger lattice constant than the Si crystal, tensile strain is generated in the Si layer epitaxially grown on the SiGe layer (hereinafter, such strain is generated).
  • the Si layer is called a strained Si layer. Due to the strain stress, the energy band structure of the Si crystal changes, and as a result, the energy band degeneracy is solved and a high energy carrier band is formed. Therefore, MOSFET using this strained Si layer as the channel region exhibits high-speed operating characteristics of about 1.3 to 8 times the normal level.
  • an SOI SOI layer
  • an insulating layer such as a BOX (Buried OXide) layer
  • a silicon active layer SOI layer
  • Silic on On Insulator Silic on Insulator
  • a SiGe layer is epitaxially grown on an SOI wafer, and then an oxide film is formed on the surface of the SiGe layer by oxidation heat treatment to concentrate it to a desired Ge concentration (acid-enriched).
  • a Si layer is epitaxially grown to form a strained Si layer (for example, N.
  • a SiGe layer is formed on a silicon single crystal wafer, which is a bond bonder, which is the power of the method mainly based on the above-described epitaxy method, and then an oxide film is formed on the surface of the SiGe layer by an acid-heat treatment. Then, it is oxidized and concentrated, and this is bonded to a base wafer made of silicon single crystal through an oxide film, thereby producing a bonded SOI wafer having an SOI structure, and then bonding bond wafer is formed into a thin film substrate.
  • a method of forming a strained Si layer has been disclosed (see Japanese Patent Application Laid-Open No. 2002-164520).
  • the bond wafer is thinned by an ion implantation delamination method (also called a Smart Cut (registered trademark) method) or the like.
  • the ion implantation delamination method the surface force of the wafer is also implanted with hydrogen ions or rare gas ions to form an ion implantation layer, and then the heat treatment is performed into a thin film by using the ion implantation layer as a cleavage plane (peeling plane). It is a method of peeling.
  • the SGOI wafer SiGe layer produced by these conventional methods has many surface irregularities called cross hatches on the surface after oxidation concentration, resulting in surface roughness. In some cases, threading dislocations occurred, resulting in poor crystallinity. Disclosure of the invention
  • An object of the present invention is to provide a method for manufacturing a semiconductor wafer having a SiGe layer with sufficient lattice relaxation, suppressed surface roughness, and good crystallinity.
  • the present invention provides a method for manufacturing a semiconductor wafer, wherein at least a SiGe layer is epitaxially grown on the surface of a silicon single crystal wafer to be a bondauer, and hydrogen ions or By implanting at least one kind of rare gas ions, an ion implantation layer is formed inside the bond wafer, and the surface of the SiGe layer and the surface of the base wafer are adhered to each other through an insulating film, and then bonded together. Then, the SiGe layer is exposed by removing the Si layer of the release layer transferred to the base wafer side by the above-described peeling, and then the SiGe layer is exposed to the acidity of the exposed SiGe layer.
  • a method for manufacturing a semiconductor wafer characterized by performing a heat treatment for concentrating Ge in an atmosphere and a heat treatment for relaxing lattice distortion in a Z or non-oxidizing atmosphere.
  • the ion-implanted layer is formed inside the bondueha and peeled off after being bonded to the base wafer.
  • the layer will also be Si layer and SiGe layer force. Therefore, since the thickness of the release layer can be made thicker than when only the SiGe layer is transferred, defects at the time of release are less likely to occur, and generation of voids and blisters is suppressed even after heat treatment at a high temperature.
  • the heat treatment for concentrating the Ge in the SiGe layer and the heat treatment for relaxing Z or lattice distortion are performed after removing the Si layer of the release layer, the crystal interface having a different lattice constant between the Si layer and the SiGe layer is formed during the heat treatment. Will not exist. As a result, misfit dislocations are not introduced into the SiGe layer even when lattice relaxation occurs during heat treatment, so that generation of threading dislocations can be suppressed and surface roughness due to the occurrence of cross hatching can be suppressed.
  • the SiGe layer and the surface of the base wafer are adhered and bonded through an insulating film such as a silicon oxide film, slippage is likely to occur at the interface between the SiGe layer and the base wafer.
  • this interface is not a crystal interface, the SiGe layer is sufficiently relaxed while suppressing the occurrence of misfit dislocations.
  • the heat treatment for concentrating the Ge in the SiGe layer in an oxidizing atmosphere is sometimes referred to as an oxidation concentration heat treatment
  • the heat treatment for lattice relaxation of the SiGe layer in a non-oxidizing atmosphere is referred to as a lattice relaxation heat treatment.
  • the non-acidic gas argon, nitrogen, hydrogen, or a mixed gas thereof can be used.
  • the present invention is a method for manufacturing a semiconductor wafer, wherein at least a plurality of SiGe layers via a Si layer are epitaxially grown on the surface of a silicon single crystal wafer to be a bondue wafer, and the plurality of SiGe layers
  • An ion implantation layer is formed inside the bondeau by implanting at least one kind of hydrogen ions or rare gas ions through the insulating film between the surface of the uppermost SiGe layer and the surface of the base wafer among the plurality of SiGe layers. And then bonded together, and then peeled off by the ion implantation layer.
  • the top SiGe layer is exposed by removing the Si layer and SiGe layer of the release layer transferred to the base wafer side, and then the exposed SiGe layer is thermally oxidized in an oxidizing atmosphere to form Ge.
  • a method for producing a semiconductor wafer characterized by performing a heat treatment for concentrating the metal and a heat treatment for relaxing lattice distortion in a Z or non-oxidizing atmosphere.
  • the separation layer to be transferred is composed of a plurality of Si layers and a SiGe layer. Since the thickness can be increased, generation of voids and blisters is suppressed even if heat treatment is performed at a high temperature thereafter. Then, if the heat treatment for concentrating Ge in the uppermost SiGe layer exposed by removing the Si layer and the SiGe layer of the release layer and the heat treatment for relaxing Z or lattice distortion are performed, the Si layer and the SiGe layer are separated during the heat treatment.
  • the release layer has a plurality of Si layers and SiGe layer force, the surface of the SiGe layer to be exposed can be made smoother by performing a combination of a plurality of removal steps when removing this. Then, the surface of the top SiGe layer and the surface of the base wafer are adhered to each other through an insulating film such as a silicon oxide film, so that slip occurs at the interface between the SiGe layer and the base wafer. Since this interface is not a crystal interface, the SiGe layer is sufficiently relaxed while suppressing the occurrence of misfit dislocations.
  • the exposed SiGe layer is suppressed from the occurrence of threading dislocations and the surface roughness is also suppressed. Therefore, if a Si single crystal layer is epitaxially grown on the surface of the exposed SiGe layer, a strained Si layer having good quality and sufficient strain can be obtained.
  • the removal of the Si layer and the Z or SiGe layer may be performed by at least one of polishing, etching, and removal of an oxide film after thermal oxidation at a temperature of 800 ° C or lower in an oxidizing atmosphere. Can be done.
  • the removal of the Si layer and the Z or SiGe layer of the release layer is performed by polishing, etching, and removal of the oxide film after thermal oxidation at a temperature of 800 ° C. or lower in an oxidizing atmosphere, exposure is possible.
  • the surface of the Si Ge layer to be formed can be made smooth so that a high-quality strained Si layer can be epitaxially grown. If the removal steps by these different methods are appropriately combined, the exposed surface of the SiGe layer can be made smoother.
  • the Ge composition of the SiGe layer is preferably 20% or less.
  • the Ge composition of the SiGe layer is set to 20% or less, a SiGe layer with sufficiently few dislocations can be obtained.
  • an insulating film is formed on the surface of the base wafer through adhesion between the surface of the SiGe layer and the surface of the base wafer.
  • the SiGe layer and the base wafer are sufficiently slipped. Since this interface is not a crystal interface, the SiGe layer that has been subsequently subjected to acid-sodium enrichment heat treatment and Z or lattice relaxation heat treatment has sufficient lattice relaxation while suppressing the occurrence of misfit dislocations. It will be done.
  • an insulating film that is in contact with the surface of the SiGe layer and the surface of the base wafer is formed on the surface of the SiGe layer with a thickness of 50 nm or less.
  • the SiGe layer is formed to a thickness of 50 nm or less on the surface of the SiGe layer, the slip generated on the bonding surface will be sufficient, and the SiGe layer that has been subjected to oxidation enrichment heat treatment and Z or lattice relaxation heat treatment will be missed. Lattice relaxation is sufficiently performed while the generation of fit dislocations is suppressed.
  • a silicon single crystal wafer or an insulating wafer can be used as the base wafer.
  • the base wafer is a silicon single crystal wafer
  • an insulating film can be easily formed by thermal oxidation, vapor deposition, or the like, and can be in close contact with the surface of the SiGe layer via the insulating film.
  • insulating base wafers such as quartz, silicon carbide, alumina, diamond may be used.
  • the temperature of the heat treatment for concentrating the Ge is preferably 900 ° C or higher.
  • the temperature of the acid-enriched heat treatment performed on the SiGe layer is set to 900 ° C or higher, the Ge diffusion rate becomes sufficiently high, and Ge accumulates and precipitates at the interface between the oxide film and the SiGe layer. Can be prevented.
  • the thickness of the peelable layer to be transferred is reduced. Since it can be made thick, defects during peeling occur, and even if heat treatment is performed at a high temperature thereafter, generation of voids and blisters is suppressed. If the heat treatment for concentrating the Ge in the SiGe layer and the heat treatment for relaxing Z or lattice distortion are performed after removing the Si layer in the release layer, misfit dislocations are not introduced into the SiGe layer even if lattice relaxation occurs during the heat treatment.
  • the occurrence of threading dislocations can be suppressed, and the surface roughness due to the occurrence of cross hatching can be suppressed. Since the surface of the SiGe layer and the surface of the base wafer are bonded together through an insulating film such as a silicon oxide film, slippage is likely to occur at the interface between the SiGe layer and the base wafer. Since this interface is not a crystal interface, the SiGe layer is sufficiently relaxed while suppressing the occurrence of misfit dislocations.
  • FIG. 1 is a diagram showing an example of a manufacturing process of a semiconductor wafer according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of a semiconductor wafer manufacturing process according to the second embodiment of the present invention.
  • the SGOI wafer SiGe layer produced by the conventional method has a lot of cross-hatching on the surface after acid / sodium enrichment, resulting in surface roughness, and threading dislocations. Occasionally, crystallinity may be deteriorated. Even if the Si layer was epitaxially grown on such a SiGe layer, it was a strained Si layer with low crystallinity.
  • the present inventors have found that cross-hatching and threading dislocations are caused by the presence of a crystalline interface between a SiGe layer and a Si layer having different lattice constants in a conventional SGOI wafer. It was considered that misfit dislocations accompanying lattice relaxation occurred at the crystalline interface during the concentration heat treatment and lattice relaxation heat treatment, and were introduced into the SiGe layer.
  • the threading dislocations formed by misfit dislocations introduced into the SiGe layer in this way become a current leakage path when a device is fabricated in the strained Si layer formed on the SiGe layer, and is a factor that inhibits device operation. It becomes.
  • the introduction of misfit dislocations causes cross hatching on the surface of the SiGe layer, resulting in surface roughness, and the strained Si layer formed thereon has low crystallinity.
  • FIGS. 1A to 1I are diagrams showing an example of a semiconductor wafer manufacturing process according to the first embodiment of the present invention.
  • the SiGe layer 2 is epitaxially grown to a thickness of about 10 to 500 nm on the surface of the silicon single crystal wafer 1 to be a bond wafer by vapor phase growth.
  • lattice strain compression strain
  • the force that can keep the Ge composition of the SiGe layer 2 constant for example, a layer with a non-constant Ge composition, for example, a graded composition layer in which the Ge composition is 0% in the initial stage of growth and gradually increases toward the surface It can also be formed. If the Ge composition is 20% or less, preferably 15% or less, the dislocation can be sufficiently suppressed.
  • the vapor phase growth can be performed by a CVD (Chemical Vapor Deposition) method, an MBE (Molecular Beam Epitaxy) method, or the like.
  • CVD Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • SiH or a mixed gas of SiH C1 and GeH is used as the source gas.
  • Can. H is used as the carrier gas.
  • growth conditions for example, temperature
  • FIG. 1 (b) At least one kind of hydrogen ion or rare gas is implanted through the SiGe layer 2 at a predetermined dose, and ions are implanted into the silicon single crystal wafer 1.
  • the injection layer 3 is formed.
  • the ion implantation depth depends on the magnitude of the implantation energy, it is necessary to set the implantation energy so that the desired implantation depth is obtained.
  • FIG. 1 (c) The surface of the SiGe layer 2 and the surface of the base wafer 4 are bonded together at room temperature via a silicon oxide film 5 which is an insulating film.
  • a silicon single crystal wafer or an insulating wafer such as quartz, silicon carbide, alumina, or diamond can be used.
  • the cleaning conditions should be selected to minimize the surface roughness of the SiGe layer, which is more prone to surface roughness due to the etching action during cleaning than Si. preferable.
  • the silicon oxide film 5 can be formed on the surface of the SiGe layer 2 and / or the surface of the base wafer 4 or both, but only on the surface of the base wafer 4.
  • the interface between the SiGe layer 2 and the silicon oxide film 5 becomes a bonding surface, slippage is likely to occur on the bonding surface, and the SiGe layer 2 is subjected to an acid-enriched heat treatment and Z or Lattice relaxation is easily performed during the lattice relaxation heat treatment, and generation of misfit dislocations in the SiGe layer 2 can be effectively suppressed.
  • the silicon oxide film 5 is formed on the surface of the SiGe layer 2, if the thickness is 50 nm or less, the slip generated on the bonding surface is sufficient, and then the heat-treated SiGe layer No. 2 indicates that the lattice relaxation is sufficiently performed while the occurrence of misfit dislocations is suppressed.
  • the ion-implanted layer 3 is peeled off as a cleaved surface by applying a heat treatment (peeling heat treatment) at about 500 ° C., for example.
  • a heat treatment peeleling heat treatment
  • the SiGe layer 2 and a part 6 of the silicon single crystal wafer 1 are transferred to the base wafer side as a release layer.
  • the ion implantation layer 3 is formed inside the silicon single crystal wafer 1
  • all the SiGe layers 2 epitaxially grown can be transferred to the base wafer side for use.
  • the Si layer 6 is transferred together with the Si Ge layer 2, the thickness of the release layer can be made thicker than when only the SiGe layer 2 is transferred. As a result, defects at the time of peeling occur, and even if heat treatment is performed at a high temperature, generation of voids and blisters is suppressed.
  • the surface subjected to close contact between the two wafers is subjected to a plasma treatment. If the adhesion strength is increased, the ion-implanted layer 3 can be mechanically peeled without performing a peeling heat treatment after adhesion.
  • this removal is performed by at least one of removal of the oxide film after polishing, etching, and thermal oxidation at a temperature of 800 ° C or lower in an oxidizing atmosphere, the surface of the exposed SiGe layer is subjected to good distortion.
  • the Si layer can be made smooth so that it can be epitaxially grown.
  • polishing is preferable because the Si layer 6 can be removed while improving the surface roughness generated at the time of peeling remaining on the surface of the Si layer 6.
  • conventional CMP can be used.
  • TMAH hydroxyl tetramethyl ammonium
  • the etching stops due to the selectivity of the TMAH solution that is, an etch stop occurs.
  • the surface of the SiGe layer exposed by such an etch stop method is preferable because it becomes smooth.
  • the thermal oxidation at 800 ° C. or less and the subsequent removal of the oxide film are a low temperature heat treatment, so that misfit dislocation does not occur.
  • Thermal oxidation can be performed in an oxidizing atmosphere, for example, in an atmosphere of 100% wet oxygen.
  • the removal of the oxide film can be performed, for example, by immersing the wafer in a 15% HF aqueous solution. If the removal steps by these different methods are appropriately combined, the exposed surface of the SiGe layer can be made smoother.
  • the exposed SiGe layer 2 is subjected to an oxidation concentration heat treatment for concentrating Ge in an oxidizing atmosphere or a lattice relaxation heat treatment for relaxing lattice distortion in a non-oxidizing atmosphere.
  • an oxidation concentration heat treatment for concentrating Ge in an oxidizing atmosphere or a lattice relaxation heat treatment for relaxing lattice distortion in a non-oxidizing atmosphere.
  • the surface of the SiGe layer 2 is thermally oxidized, for example, in a dry oxygen atmosphere to form a thermal oxide film 7.
  • Ge is hardly taken into the oxide film, so that the Ge present in the thermally oxidized part is thermally oxidized and transferred to the part. Therefore, a concentrated SiGe layer 8 enriched with Ge is formed.
  • the Ge composition in the concentrated SiGe layer 8 is increased by oxidizing the SiGe layer 2, stronger lattice strain (compression strain) is generated in the concentrated SiGe layer 8. Then, the Si layer 6 is removed during the acid-enrichment heat treatment, and the concentrated SiGe layer 8 is sandwiched between the oxide films 5 and 7, so that the strain of the concentrated SiGe layer 8 is reduced at the non-crystalline interface. A slip that causes relaxation occurs, and misfit dislocations in the concentrated SiGe layer 8 Lattice relaxation is achieved while suppressing generation. Therefore, the surface roughness is suppressed, the threading dislocation density is reduced, and an ideal SiGe layer can be formed. Such threading dislocations can be confirmed as seco defects by performing seco etching on the bonded wafer.
  • the thermal acid temperature is less than 900 ° C, the diffusion rate of Ge is slow, so that Ge accumulates at the interface between the thermal acid film 7 and the concentrated SiGe layer 8, and precipitation occurs. Therefore, it is desirable that the thermal oxidation temperature be 900 ° C or higher, preferably 1000 ° C or higher.
  • Ge can be diffused by adding a heat treatment in a non-oxidizing atmosphere after oxidation, so that the Ge concentration becomes uniform in the depth direction. Further, the oxidation concentration heat treatment is preferably performed after the damage layer on the surface of the SiGe layer 2 is slightly polished (touch-polished).
  • the lattice relaxation heat treatment it is preferable to first form the oxide film 9 on the surface of the SiGe layer 2 as shown in FIG. 1 (g). In this way, it is possible to prevent the Ge of the Si Ge layer 2 from diffusing outwardly during the lattice relaxation heat treatment.
  • the oxide film 9 can be formed by a CVD method, for example, at a temperature of about 400 ° C. Alternatively, it may be formed by thermal oxidation at a temperature of about 800 ° C. in a 100% wet oxygen atmosphere.
  • lattice relaxation heat treatment is performed at a temperature of, for example, about 1200 ° C. in a non-acidic atmosphere such as argon.
  • the Si layer 6 is removed during the lattice relaxation heat treatment, and the Si Ge layer 2 is sandwiched between the oxide films 5 and 9, so that the strain of the SiGe layer 2 is reduced at the non-crystalline interface.
  • Slip occurs to relax the lattice, and lattice relaxation is achieved while suppressing the occurrence of misfit dislocations in the SiGe layer 2. Therefore, the surface roughness is suppressed, the threading dislocation density is reduced, and an ideal SiGe layer can be formed.
  • Either the oxidation enrichment heat treatment or the lattice relaxation heat treatment may be performed, but both may be performed to obtain the desired Ge composition and lattice relaxation.
  • the degree of lattice relaxation can be evaluated by calculating the lattice relaxation rate using the X-ray diffraction method.
  • the oxide film 7 or 9 formed on the surface of the SiGe layer that has been subjected to the oxidation concentration heat treatment and the Z or lattice relaxation heat treatment is removed, and the SiGe layer 2 Alternatively, the concentrated SiGe layer 8 is exposed.
  • the removal of the oxide film can be performed, for example, by immersing the wafer in a 15% HF aqueous solution.
  • a gas phase is formed on the surface of the exposed SiGe layer 2 or the concentrated SiGe layer 8.
  • the Si single crystal layer 10 is epitaxially grown by the growth method. Epitaxial growth can be achieved by the CDV method or MBE method. In the case of the CVD method, for example, SiH or SiH C1 can be used as a source gas.
  • the growth conditions are as follows: Temperature 400 ⁇ 1,000 ° C
  • the pressure may be 100 Torr (l. 33 X 10 4 Pa) or less.
  • the Si single crystal layer 10 thus formed becomes a strained Si layer with inherent tensile strain due to the difference in lattice constant from the SiGe layer 2 or the concentrated SiGe layer 8 which is the lower layer. Since it is formed on a high-quality SiGe layer that has low threading dislocation density and suppresses surface roughness and is sufficiently lattice-relaxed, it becomes a high-quality strained Si layer with sufficient strain.
  • the thickness of the epitaxially grown silicon single crystal layer 10 is preferably about 10 to 50 nm in order to ensure effective strain and processability and quality during device fabrication.
  • FIGS. 2 (a) to 2 (i) are diagrams showing an example of the manufacturing process of the semiconductor wafer according to the second embodiment of the present invention.
  • the SiGe layer 2, a, Si layer 2, b, SiGe layer 2, c are formed on the surface of the silicon single crystal wafer 1, which becomes a bond wafer, by vapor phase epitaxy.
  • the Ge composition, thickness, and growth method of the SiGe layer to be epitaxially grown in this way can be the same as those shown in Fig. 1 (a).
  • the Si layer 2′b can have a thickness of, for example, 50 nm, but the thickness and the growth method are not particularly limited.
  • At least one kind of hydrogen ion or rare gas ion is passed through the SiGe layers 2, a, Si layers 2, b, and SiGe layers 2, c at a predetermined dose.
  • the ion-implanted layer 3 is formed inside the silicon single crystal wafer 1 by volume implantation.
  • the implantation energy may be set so as to obtain a desired implantation depth.
  • the surface of the uppermost SiGe layers 2 and c and the surface of the base wafer 4 are passed through a silicon oxide film 5 ′ that is an insulating film. And stick together at room temperature.
  • a silicon oxide film 5 ′ that is an insulating film.
  • the silicon oxide film 5 ′ can be formed on one or both of the surface of the SiGe layer 2 ′ c and the surface of the base wafer 4 ′, but only the surface of the base wafer 4 ′.
  • the ion-implanted layer 3 is peeled off with a cleavage plane.
  • the SiGe layers 2 and a, the Si layers 2 and b, the SiGe layers 2 and c, and a portion 6 of the silicon single crystal wafer 1 are transferred to the base wafer side as a separation layer.
  • the Si layer 6 ′ is also transferred together with the SiGe layer 2′a, the Si layer 2′b, and the SiGe layer 2′c, the thickness of the release layer is made thicker than in the case of FIG. it can. As a result, defects at the time of peeling are less likely to occur, and generation of voids and blisters is suppressed even when heat treatment is performed at a high temperature thereafter.
  • the SiGe layers 2, a, Si layers 2, b, and Si layer 6 ′ transferred to the base wafer side are removed, and the SiGe layer 2 ′ c is removed. Expose.
  • this removal is performed by at least one of removal of the oxide film after polishing, etching, and thermal oxidation at a temperature of 800 ° C or lower in an oxidizing atmosphere, the surface of the exposed SiGe layer is subjected to good distortion.
  • the Si layer can be made smooth so that it can be epitaxially grown.
  • the polishing is preferable because it can improve the surface roughness generated at the time of peeling remaining on the surface of the Si layer 6 ′ and remove the Si layer 6 ′.
  • conventional CMP can be used for this polishing.
  • TMAH can be used as an etchant when removing the Si layer
  • mixed acid water of HF, HNO, and CH COOH can be used when removing the SiGe layer.
  • a solution can be used.
  • the TMAH solution when the Si layer is removed and the TMAH solution reaches the SiGe layer, an etch stop occurs due to the selectivity of the TMAH solution.
  • the mixed acid the SiGe layer is removed and the mixed acid reaches the Si layer. Sometimes an etch stop occurs.
  • the surface of the SiGe layer exposed by repeating the etch stop a plurality of times becomes smoother, which is preferable.
  • Thermal oxidation can be performed in an oxidizing atmosphere, for example, in an atmosphere of 100% wet oxygen.
  • the oxide film can be removed, for example, by immersing the wafer in a 15% HF aqueous solution. And if the removal process by these different methods is combined appropriately, the surface of the exposed SiGe layer can be made smoother.
  • the exposed SiGe layer 2 ′ c is subjected to lattice strain in an oxidizing enrichment heat treatment in which Ge is concentrated in an oxidizing atmosphere or in a non-oxidizing atmosphere.
  • Lattice relaxation heat treatment is performed. These heat treatments can be performed in the same manner as in FIG. 1 (f) or (g).
  • the oxide film 7 'or 9' formed on the surface of the SiGe layer that has been subjected to oxidation enrichment heat treatment and Z or lattice relaxation heat treatment is removed, and the SiGe layer 2 ' c or expose the concentrated SiG e layer 8 '.
  • a Si single crystal layer 10 ′ is epitaxially grown on the exposed surface of the SiGe layer 2 ′ c or the concentrated SiGe layer 8 ′ by vapor deposition.
  • the Si single crystal layer 10 ′ thus formed becomes a strained Si layer with inherent tensile strain due to the difference in lattice constant from the SiGe layer 2 ′ c or the concentrated SiGe layer 8 ′ that is the lower layer. Since the threading dislocation density is low and the surface roughness is suppressed, and it is formed on a high-quality SiGe layer that is sufficiently lattice-relaxed, it becomes a high-quality strained Si layer with sufficient strain.
  • a SiGe layer (Ge composition 1) is formed on the surface of a silicon single crystal wafer having a diameter of 200 mm by CVD. 0%) is epitaxially grown by about 120 nm, and hydrogen ions (H) are ion-implanted through this SiGe layer under the conditions of an implantation energy of 20 keV and a dose of 5 X 10 16 atoms / cm 2 inside the silicon single crystal wafer. An ion implantation layer was formed. After hydrogen ion implantation, the surface of the SiGe layer is cleaned with SC-1 cleaning solution, and this surface is adhered to a silicon single crystal base wafer with a lOOnm thermal oxide film at room temperature.
  • the SiGe layer and a portion of the silicon single crystal wafer (Si layer) were transferred to the base wafer side.
  • the transferred Si layer was removed by oxidizing the Si layer at a temperature of 800 ° C. in a wet oxygen atmosphere and immersing the wafer in a 15% HF aqueous solution to remove the oxide film.
  • the exposed SiGe layer was thermally oxidized at a temperature of 1200 ° C in a dry oxygen 100% atmosphere to form a concentrated SiGe layer with a Ge composition of 20% and a thickness of about 50 nm. .
  • the wafer was immersed in a 15% HF aqueous solution to remove the thermal oxide film, the concentrated SiGe layer was exposed, and a silicon layer was epitaxially grown to a thickness of 15 nm on the surface by CVD.
  • a SiGe layer (Ge composition 20%) of about 100 nm, a Si layer of about 50 nm, and a SiGe layer (Ge composition of 20%) are sequentially epitaxially grown on the surface of a 200 mm diameter silicon single crystal wafer by CVD.
  • Hydrogen ions (H +) were implanted through the epitaxial layer under conditions of an implantation energy of 20 keV and a dose of 5 ⁇ 10 16 atoms / cm 2 to form an ion implantation layer inside the silicon single crystal wafer.
  • the uppermost SiGe layer surface is cleaned with SC-1 cleaning solution, and this surface is adhered to a silicon single crystal base wafer with a lOOnm thermal oxide film at room temperature.
  • the ion implantation layer was peeled off, and the two SiGe layers, the Si layer between them, and a part of the silicon single crystal wafer (Si layer) were moved to the base wafer side.
  • the woofer is immersed in T MAH solution to remove the Si layer that was part of Bondueha, and then HF, HNO,
  • the lOOnm SiGe layer was removed by immersion in CH COOH mixed acid. Next, a wet oxygen atmosphere
  • the interlayer Si layer was removed by oxidizing the interlayer Si layer at a temperature of 800 ° C under air and immersing the wafer in a 15% HF aqueous solution to remove the oxide film.
  • An oxide film of about 20 nm was formed by CVD on the surface of the exposed 50 nm thick SiGe layer.
  • lattice relaxation heat treatment was performed on the SiGe layer exposed at a temperature of 1200 ° C in an argon atmosphere.
  • the wafer was immersed in a 15% HF aqueous solution to remove the oxide film, the SiGe layer was exposed, and a silicon layer was epitaxially grown to a thickness of 15 nm on the surface by CVD.
  • a SiGe layer (Ge composition: 10%) was epitaxially grown by about 120 nm on the surface of a silicon single crystal wafer having a diameter of 200 mm in the same manner as in Example 1, and this SiGe layer was 1200 nm in a dry oxygen 100% atmosphere.
  • a concentrated SiGe layer having a Ge composition of 20% and a thickness of about 50 nm was formed by thermally oxidizing a part of the SiGe layer at a temperature of ° C. At this stage, cross-hatch was already observed in the concentrated SiGe layer.
  • hydrogen ions are ion-implanted through the thermal oxide film and the concentrated SiGe layer under the conditions of an implantation energy of 20 keV and a dose of 5 ⁇ 10 16 atoms / cm 2 , and the ion implantation layer is formed inside the silicon single crystal wafer. Formed.
  • the surface of the thermal oxide film is cleaned with SC-1 cleaning liquid, this surface and the silicon single crystal wafer are brought into close contact with each other at room temperature, and are peeled off by an ion implantation layer by performing a peeling heat treatment. And part of the silicon single crystal wafer (Si layer) was moved to the base wafer side. Next moved Si The layer was removed with TMAH solution to expose the concentrated SiGe layer, and a silicon layer was epitaxially grown to a thickness of 15 nm by CVD on the surface.
  • the semiconductor wafer manufactured according to the present invention has the effects of the present invention in which the number of voids and prestars is remarkably reduced and the number of secco defects is remarkably reduced.
  • the present invention is not limited to the above-described embodiment.
  • the above-described embodiment is merely an example, and any device that has substantially the same configuration as the technical idea described in the claims of the present invention and has the same operational effects can be obtained. Are also included in the technical scope of the present invention.

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Abstract

　本発明は半導体ウェーハの製造方法であって、少なくとも、ボンドウェーハとなるシリコン単結晶ウェーハの表面にＳｉＧｅ層をエピタキシャル成長させ、該ＳｉＧｅ層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することにより前記ボンドウェーハ内部にイオン注入層を形成し、前記ＳｉＧｅ層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後前記イオン注入層で剥離を行い、前記剥離によりベースウェーハ側に移設した剥離層のＳｉ層を除去することによりＳｉＧｅ層を露出させ、その後該露出したＳｉＧｅ層に対して、酸化性雰囲気下でＧｅを濃縮する熱処理及び／又は非酸化性雰囲気下で格子歪みを緩和させる熱処理を行なうことを特徴とする半導体ウェーハの製造方法である。これにより格子緩和が十分に行なわれ、表面の面粗れが抑制され、かつ結晶性のよいＳｉＧｅ層を有する半導体ウェーハの製造方法が提供される。

Description

明 細 書
半導体ゥ ーハの製造方法
技術分野
[0001] 本発明は、絶縁体上に SiGe層が形成された半導体ゥ ーハの製造方法に関する ものである。 背景技術
[0002] 近年、高速の半導体デバイスの需要に応えるため、 Si (シリコン)基板上に SiGe (シ リコンゲルマニウム）層を介してェピタキシャル成長させた Si層をチャネル領域に用い た高速の MOSFET (Metal— Oxide— Semiconductor Field Effect Transis tor :酸化物金属半導体電解効果トランジスター)などの半導体デバイスが提案され ている。
[0003] この場合、 SiGe結晶は Si結晶に比べて格子定数が大きいため、 SiGe層上にェピ タキシャル成長させた Si層には引っ張り歪みが生じて 、る（以下、このように歪みが生 じて ヽる Si層を歪み Si層と呼ぶ)。その歪み応力により Si結晶のエネルギーバンド構 造が変化し、その結果エネルギーバンドの縮退が解けキャリア移動度の高 、ェネル ギーバンドが形成される。従って、この歪み Si層をチャネル領域として用いた MOSF ETは通常の 1. 3〜8倍程度という高速の動作特性を示す。
[0004] このような歪み Si層を形成する方法として、シリコン支持層上に BOX (Buried OXi de)層等の絶縁層を形成し、その上にシリコン活性層（SOI層）を形成した SOI (Silic on On Insulator)ゥエーハを用いる方法がある。この方法では、 SOIゥエーハ上に SiGe層をェピタキシャル成長させ、その後酸化熱処理により SiGe層の表面に酸ィ匕 膜を形成することで所望の Ge濃度に濃縮 (酸ィ匕濃縮)し、その上に Si層をェピタキシ ャル成長させて歪み Si層とする（例えば N. Sugiyama et al. , Extended Abstr acts of the 2002 International conference on Solid State Devices and Materials, Nagoya, 2002, pp. 146— 147、 T. Tezuka et al. , Appl . Phys. Lett. , Vol. 79, No. 12, pp. 1798— 1800, 17 September 2001参 照)。この場合、 SiGe層上に十分な歪みを有する歪み Si層が形成されるためには、 S iGe層力 その Ge濃度により定まる本来の格子定数に近づく様に十分に格子緩和し ている必要がある。また、 SOIゥエーハ上に SiGe結晶層を形成し、さらに Si結晶層を 形成したゥヱーハに酸ィ匕濃縮を行なう方法も開示されている（特開 2000— 243946 号公報参照)。このように絶縁膜上に SiGe層が形成されたゥエーハを、 SGOKSiGe On Insulator)ゥヱーハと記述する場合がある。
[0005] 一方、上記のようなェピタキシャル法を主体とする方法のほ力 ボンドゥエーハとな るシリコン単結晶ゥエーハ上に SiGe層を形成し、その後酸ィ匕熱処理により SiGe層の 表面に酸化膜を形成して酸化濃縮を行ない、これとシリコン単結晶からなるベースゥ エーハとを酸ィ匕膜を介して貼り合わせることによって、 SOI構造を有する貼り合わせ S OIゥエーハを作製し、その後ボンドゥエーハを薄膜ィ匕して歪み Si層とする方法が開 示されている（特開 2002— 164520号公報参照)。この場合、ボンドウヱーハの薄膜 化は、イオン注入剥離法 (スマートカット (登録商標)法とも呼ばれる)などにより行わ れる。イオン注入剥離法とは、ゥエーハの表面力も水素イオンまたは希ガスイオンを 注入してイオン注入層を形成し、その後の熱処理によりイオン注入層を劈開面 (剥離 面）としてゥ ーハを薄膜状に剥離する方法である。
[0006] しかし、これらの従来の方法で作製された SGOIゥエーハの SiGe層は、酸化濃縮を 行なった後の表面にクロスハッチと呼ばれる筋状の凹凸が多数発生して表面粗れが 起こり、また貫通転位等が発生し結晶性が悪ィ匕することがあった。 発明の開示
[0007] 本発明は、格子緩和が十分に行なわれ、表面の面粗れが抑制され、かつ結晶性の よい SiGe層を有する半導体ゥヱーハの製造方法を提供することを目的とする。
[0008] 上記目的達成のため、本発明は、半導体ゥヱーハの製造方法であって、少なくとも 、ボンドゥエーハとなるシリコン単結晶ゥエーハの表面に SiGe層をェピタキシャル成 長させ、該 SiGe層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入 することにより前記ボンドゥエーハ内部にイオン注入層を形成し、前記 SiGe層の表面 とべ一スウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後前記ィォ ン注入層で剥離を行 、、前記剥離によりべ一スウェーハ側に移設した剥離層の Si層 を除去することにより SiGe層を露出させ、その後、該露出した SiGe層に対して、酸ィ匕 性雰囲気下で Geを濃縮する熱処理及び Z又は非酸化性雰囲気下で格子歪みを緩 和させる熱処理を行なうことを特徴とする半導体ゥエーハの製造方法を提供する。
[0009] このように、ボンドゥエーハの表面に SiGe層をェピタキシャル成長させた後イオン注 入層をボンドゥエーハ内部に形成し、ベースウェーハと貼り合わせ後に剥離すれば、 これによりベースウェーハ側に移設する剥離層は Si層と SiGe層力もなるものとなる。 従って、 SiGe層だけを移設する場合より剥離層の厚さを厚くできるので、剥離時の不 良が発生しにくくなり、その後高温で熱処理してもボイドゃブリスターの発生が抑制さ れる。そして、剥離層の Si層を除去してから SiGe層の Geを濃縮する熱処理及び Z 又は格子歪みを緩和させる熱処理を行なえば、該熱処理時には Si層と SiGe層との 格子定数の異なる結晶の界面が存在しないこととなる。これにより、熱処理時に格子 緩和が起こっても SiGe層にミスフィット転位が導入されな 、ので、貫通転位の発生を 抑制でき、またクロスハッチの発生による表面粗れを抑制できる。そして、 SiGe層の 表面とベースウェーハの表面とをシリコン酸ィ匕膜などの絶縁膜を介して密着させて貼 り合わせているので、 SiGe層とベースウェーハとの界面にすべりが発生しやすくなり 、し力もこの界面は結晶の界面ではないので、 SiGe層はミスフィット転位等の発生が 抑制されつつ格子緩和が十分に行われたものとなる。
なお、以下では、このように酸化性雰囲気下で SiGe層の Geを濃縮する熱処理を酸 化濃縮熱処理、また非酸化性雰囲気下で SiGe層を格子緩和させる熱処理を格子緩 和熱処理と言う場合がある。なお、非酸ィ匕性ガスとしてはアルゴン、窒素、水素、ある いはこれらの混合ガス等を用いることができる。
[0010] また、本発明は、半導体ゥエーハの製造方法であって、少なくとも、ボンドゥエーハと なるシリコン単結晶ゥエーハの表面に、 Si層を介する複数の SiGe層をェピタキシャル 成長させ、該複数の SiGe層を通して水素イオンまたは希ガスイオンの少なくとも一種 類を注入することにより前記ボンドゥエーハ内部にイオン注入層を形成し、前記複数 の SiGe層のうち最上層の SiGe層の表面とベースウェーハの表面とを絶縁膜を介し て密着させて貼り合わせ、その後前記イオン注入層で剥離を行い、前記剥離により ベースウェーハ側に移設した剥離層の Si層及び SiGe層を除去することにより前記最 上層の SiGe層を露出させ、その後、該露出した SiGe層に対して、酸化性雰囲気下 で熱酸化して Geを濃縮する熱処理及び Z又は非酸化性雰囲気下で格子歪みを緩 和させる熱処理を行なうことを特徴とする半導体ゥエーハの製造方法を提供する。
[0011] このように、ボンドゥエーハの表面にェピタキシャル成長させる層を、 Si層を介する 複数の SiGe層とすれば、移設する剥離層は複数の Si層と SiGe層からなるものとなり 、剥離層の厚さをより厚くできるので、その後高温で熱処理してもボイドゃブリスター の発生が抑制される。そして、剥離層の Si層及び SiGe層を除去して露出する最上層 の SiGe層の Geを濃縮する熱処理及び Z又は格子歪みを緩和させる熱処理を行な えば、該熱処理時には Si層と SiGe層との格子定数の異なる結晶の界面が存在せず 、格子緩和が起こっても SiGe層にミスフィット転位が導入されないので、貫通転位の 発生を抑制でき、またクロスハッチの発生により表面粗れを抑制できる。また剥離層 が複数の Si層及び SiGe層力 なるので、これを除去する際には複数の除去工程を 組み合わせて行うことで、露出させる SiGe層の表面をより滑らかにできる。そして、最 上層の SiGe層の表面とベースウェーハの表面とをシリコン酸ィ匕膜などの絶縁膜を介 して密着させて貼り合わせているので、 SiGe層とベースウェーハとの界面にすべりが 発生しやすくなり、し力もこの界面は結晶の界面ではないので、 SiGe層はミスフィット 転位等の発生が抑制されつつ格子緩和が十分に行われたものとなる。
[0012] この場合、前記 Geを濃縮する熱処理及び Z又は格子歪みを緩和させる熱処理を 行なった後、前記露出した SiGe層の表面に Si単結晶層をェピタキシャル成長させる ことが好ましい。
上述のように、本発明によれば酸化濃縮熱処理及び Z又は格子緩和熱処理を行 なった後であっても、露出した SiGe層は貫通転位の発生が抑制され、また表面粗れ も抑制されたものなので、この露出した SiGe層の表面に Si単結晶層をェピタキシャ ル成長させれば、良質で十分な歪みを有する歪み Si層を得ることができる。
[0013] また、前記イオン注入層での剥離の後、非酸ィ匕性雰囲気下 800°C以下の温度で前 記貼り合わせの強度を高める熱処理を行なうことが好ましい。
このように、非酸ィ匕性雰囲気下 800°C以下の温度で貼り合わせの強度を高める熱 処理を行なえば、ミスフィット転位が発生せずに貼り合わせ強度を高めることができる ので、貼り合わせ不良によるボイドゃブリスターの発生を防止できる。
[0014] また、前記 Si層及び Z又は SiGe層の除去を、研磨、エッチング、酸化性雰囲気下 800°C以下の温度での熱酸ィ匕後の酸ィ匕膜除去のうち少なくとも一つにより行なうこと ができる。
このように、剥離層の Si層及び Z又は SiGe層の除去を、研磨、エッチング、酸化性 雰囲気下 800°C以下の温度での熱酸ィ匕後の酸ィ匕膜除去で行なえば、露出させる Si Ge層の表面を、良質な歪み Si層をェピタキシャル成長できるような滑らかなものとで きる。そして、これらの異なる方法での除去工程を適宜組み合わせれば、露出させる SiGe層の表面をより滑らかなものとできる。
[0015] また、前記 Geを濃縮する熱処理及び Z又は格子歪みを緩和させる熱処理を行なう 前に、前記露出した SiGe層の表面に酸ィ匕膜を形成することが好ましい。
このように、酸化濃縮熱処理及び Z又は格子緩和熱処理を行なう前に、露出した S iGe層の表面に酸化膜を形成すれば、熱処理の際に SiGe層の Geが外方拡散する のを防止できる。
[0016] また、前記 SiGe層の Ge組成を 20%以下とすることが好ましい。
このように、 SiGe層の Ge組成を 20%以下とすれば、転位が十分に少ない SiGe層 とすることができる。
[0017] また、前記 SiGe層の表面とベースウェーハの表面との密着に介する絶縁膜を前記 ベースウェーハの表面に形成させることが好まし 、。
このように、ベースウェーハの表面に形成された絶縁膜を介してべ一スウェーハと Si Ge層の表面とを密着させて貼り合わせれば、 SiGe層とベースウェーハとの貼り合わ せ面にすべりが十分に発生しやすくなり、し力もこの界面は結晶界面ではないので、 その後酸ィ匕濃縮熱処理及び Z又は格子緩和熱処理がされた SiGe層は、ミスフィット 転位の発生が抑制されつつ格子緩和が十分に行われたものとなる。
[0018] また、前記 SiGe層の表面とベースウェーハの表面との密着に介する絶縁膜を少な くとも前記 SiGe層の表面に 50nm以下の厚さで形成させることが好ましい。
このように、 SiGe層の表面とベースウェーハの表面との密着に介する絶縁膜を少な くとも SiGe層の表面に 50nm以下の厚さで形成させれば、貼り合わせ面に発生する すべりは十分なものとなり、その後酸化濃縮熱処理及び Z又は格子緩和熱処理がさ れた SiGe層は、ミスフィット転位の発生が抑制されつつ格子緩和が十分に行われた ものとなる。
[0019] また、前記べ一スウェーハとしてシリコン単結晶ゥエーハまたは絶縁 ¾ゥエーハを用 いることがでさる。
このようにべ一スウェーハがシリコン単結晶ゥヱーハであれば、熱酸化や気相成長 法等により容易に絶縁膜を形成でき、その絶縁膜を介して SiGe層の表面と密着する ことができる。また、用途に応じて、石英、炭化珪素、アルミナ、ダイヤモンド等の絶縁 性のベースウェーハを用いてもよ ヽ。
[0020] また、前記 Geを濃縮する熱処理の温度を 900°C以上とすることが好ましい。
このように、 SiGe層に行なう酸ィ匕濃縮熱処理の温度を 900°C以上とすれば、 Geの 拡散速度が十分に速くなり、酸ィ匕膜と SiGe層との界面に Geが蓄積、析出するのを防 止することができる。
[0021] 本発明に従い、ボンドゥエーハの表面に SiGe層をェピタキシャル成長させた後ィォ ン注入層をボンドゥエーハ内部に形成し、ベースウェーハと貼り合わせ後に剥離すれ ば、移設する剥離層の厚さを厚くできるので、剥離時の不良が発生しに《なり、その 後高温で熱処理してもボイドゃブリスターの発生が抑制される。そして、剥離層の Si 層を除去してから SiGe層の Geを濃縮する熱処理及び Z又は格子歪みを緩和させる 熱処理を行なえば、熱処理時に格子緩和が起こっても SiGe層にミスフィット転位が 導入されないので、貫通転位の発生を抑制でき、またクロスハッチの発生による表面 粗れを抑制できる。そして、 SiGe層の表面とベースウェーハの表面とをシリコン酸ィ匕 膜などの絶縁膜を介して密着させて貼り合わせているので、 SiGe層とベースウェー ノ、との界面にすべりが発生しやすくなり、し力もこの界面は結晶の界面ではないので 、 SiGe層はミスフィット転位等の発生が抑制されつつ格子緩和が十分に行われたも のとなる。
従って、その表面に良質で十分な歪みを有する歪み Si層をェピタキシャル成長さ せることができる。 図面の簡単な説明
[0022] [図 1]本発明の第一の実施形態に従った半導体ゥエーハの製造工程の一例を示す 図である。
[図 2]本発明の第二の実施形態に従った半導体ゥエーハの製造工程の一例を示す 図である。
発明を実施するための最良の形態
[0023] 以下、本発明につ 、て詳述する。前述のように、従来の方法で作製された SGOIゥ エーハの SiGe層は、酸ィ匕濃縮を行なった後の表面にクロスハッチが多数発生して表 面粗れが起こり、また貫通転位等が発生し結晶性が悪ィ匕することがあった。このような SiGe層の上に Si層をェピタキシャル成長させても、結晶性の低い歪み Si層となって いた。
[0024] 本発明者らは、このようにクロスハッチや貫通転位が発生するのは、従来の SGOIゥ エーハでは格子定数の異なる SiGe層と Si層との結晶性界面が存在することにより、 酸化濃縮熱処理や格子緩和熱処理時にこの結晶性界面において格子緩和に伴うミ スフイット転位が生じ、 SiGe層に導入されることが原因であると考えた。このように SiG e層にミスフィット転位が導入されて形成される貫通転位は、 SiGe層上に形成した歪 み Si層にデバイスを作製した際に電流のリークパスとなり、デバイスの動作の阻害要 因となる。またミスフイツト転位の導入により SiGe層の表面にクロスハッチが発生して 表面粗れが起こり、その上に形成する歪み Si層の結晶性は低いものとなる。
[0025] そして、このような問題を解決するためには、格子緩和が起こる酸ィ匕濃縮等の 800 °Cより高!、熱処理の際には結晶性界面が存在しな 、ようにすればよ!、ことを見出した 。そして、 SGOIゥエーハを製造する際に、シリコン単結晶のボンドゥエーハの表面に SiGe層をェピタキシャル成長させ、ボンドゥエーハ内部にイオン注入層を形成し、 Si Ge層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、そ の後イオン注入層で剥離を行!ヽ、そして酸化濃縮熱処理又は格子緩和熱処理の前 に剥離した Si層を除去すれば、該熱処理の際には SiGe層と Si層との結晶性界面が 存在しないこととなる。従って、この状態で酸化濃縮熱処理等の高温の熱処理を行な つても、結晶界面に起因するミスフィット転位が発生しなくなる。よって、表面粗さが抑 制され、貫通転位密度が低減し、理想的な SiGe結晶が形成できる。
本発明者らは、上記のことに想到し、本発明を完成させた。
[0026] 以下では、本発明の実施の形態について図を用いて説明するが、本発明はこれに 限定されるものではない。
図 1 (a)〜 (i)は、本発明の第一の実施形態に従った半導体ゥヱーハの製造工程の 一例を示す図である。
まず、図 1 (a)のように、気相成長法により、ボンドウ ーハとなるシリコン単結晶ゥ ーハ 1の表面に SiGe層 2を 10〜500nm程度の厚さでェピタキシャル成長させる。こ の時、 Si単結晶との格子定数の差により SiGe層 2には格子歪み (圧縮歪み）が発生 する。この場合、 SiGe層 2の Ge組成を一定とすることもできる力 Ge組成が一定でな い層、例えば、成長初期に Ge組成を 0%とし、表面に向けて漸次増加させた傾斜組 成層として形成することもできる。なお、 Ge組成を 20%以下、好ましくは 15%以下と すれば転位を十分に抑制できる。
[0027] 気相成長は、 CVD (Chemical Vapor Deposition:化学蒸着）法や MBE (Mol ecular Beam Epitaxy:分子線エピタキシー）法などにより行うことができる。 CVD 法の場合は、例えば、原料ガスとして SiH又は SiH C1と GeHとの混合ガスを用い
4 2 2 4
ることができる。キャリアガスとしては Hが用いられる。成長条件としては、例えば温度
2
400〜1, 000°C、圧力 100Torr(l . 33 X 104Pa)以下とすれば、よ!/、。
[0028] 次に、図 1 (b)に示すように、前記 SiGe層 2を通して、水素イオンまたは希ガスィォ ンの少なくとも一種類を所定のドーズ量で注入してシリコン単結晶ゥエーハ 1の内部 にイオン注入層 3を形成する。この場合、イオン注入深さは注入エネルギーの大きさ に依存するので、所望の注入深さになるように注入エネルギーを設定すればょ ヽ [0029] 次に、図 1 (c)に示すように、 SiGe層 2の表面とベースウェーハ 4の表面とを絶縁膜 であるシリコン酸ィ匕膜 5を介して室温にて密着させて貼り合わせる。ベースウェーハ 4 として、シリコン単結晶ゥヱーハや、石英、炭化珪素、アルミナ、ダイヤモンド等の絶 縁性ゥエーハを用いることができる。この際、室温での貼り合わせを行う前には、通常 、貼り合わせ面を十分に清浄ィ匕する必要がある。例えば、 NH OHと H Oの混合水 溶液（SC—1 : Standard Cleaningl)による洗浄を行なう場合は、 Siに比べて洗浄 時のエッチング作用により面荒れを起こしやすい SiGe層表面の面荒れを最小限に 抑えるように洗浄条件を選ぶことが好ましい。この場合、シリコン酸ィ匕膜 5は SiGe層 2 の表面とベースウェーハ 4の表面の!/、ずれか一方、あるいは両方に形成することがで きるが、ベースウェーノ、 4の表面のみに形成した場合、 SiGe層 2とシリコン酸ィ匕膜 5と の界面が貼り合わせ面となるため、その貼り合わせ面においてすべりが発生しやすく 、後工程で SiGe層 2を酸ィ匕濃縮熱処理及び Z又は格子緩和熱処理する際に格子 緩和が行なわれやすく、 SiGe層 2中のミスフィット転位の発生を効果的に抑制するこ とができる。また、シリコン酸ィ匕膜 5を SiGe層 2の表面に形成する場合は、その厚さが 50nm以下であれば、貼り合わせ面に発生するすべりは十分なものとなり、その後熱 処理された SiGe層 2は、ミスフィット転位の発生が抑制されつつ格子緩和が十分に 行われたものとなる。
[0030] 次に、図 1 (d)に示すように、例えば 500°C程度の熱処理 (剥離熱処理)を加えるこ とによりイオン注入層 3を劈開面として剥離する。これにより、 SiGe層 2とシリコン単結 晶ゥエーハ 1の一部 6が剥離層としてべ一スウェーハ側に移設される。本発明ではシ リコン単結晶ゥエーハ 1の内部にイオン注入層 3を形成するので、ェピタキシャル成長 させた SiGe層 2は全部べ一スウェーハ側に移設して利用することができる。また、 Si Ge層 2と共に Si層 6も移設するので、 SiGe層 2だけを移設する場合より剥離層の厚さ を厚くできる。これにより剥離時の不良が発生しに《なり、その後高温で熱処理して もボイドゃブリスターの発生が抑制される。
[0031] なお、図 1 (c)に示す SiGe層 2の表面とベースウェーハ 4の表面とを密着させるェ 程の前処理として、両ゥヱーハの密着に供される面をプラズマ処理することにより密 着強度を高めれば、密着後の剥離熱処理を行なうことなくイオン注入層 3で機械的に 剥離することも可能である。
また、図 1 (d)に示すイオン注入層 3での剥離工程の後、非酸化性雰囲気下 800°C 以下の温度で貼り合わせの強度を高める熱処理を行なえば、ミスフィット転位が発生 せずに貼り合わせ強度を高めることができるので、 SiGe層に貫通転位や表面粗れが 発生するのを抑制でき、また貼り合わせ不良によるボイドゃブリスターの発生を防止 できる。
[0032] 次に、図 1 (e)に示すように、ベースウェーハ側に移設された Si層 6を除去する。
この除去を、研磨、エッチング、酸化性雰囲気下 800°C以下の温度での熱酸化後 の酸ィ匕膜除去のうち少なくとも一つにより行なえば、露出させる SiGe層の表面を、良 質な歪み Si層をェピタキシャル成長できるような滑らかなものとできるので好ましい。 特に研磨によれば、 Si層 6の表面に残留する剥離時に発生した面粗れを改善しなが ら Si層 6を除去できるので好ましい。この研磨は、例えば従来の CMPを用いることが できる。また、エッチングの場合は、 TMAH (水酸ィ匕テトラメチルアンモ-ゥム）をエツ チング液として用いることができる。 TMAH液によれば、 Si層が除去され TMAH液 力 iGe層に達したときには TMAH液の選択性によりエッチングが停止する、すなわ ちエッチストップが起こる。このようなエッチストップ法により露出する SiGe層の表面は 滑らかなものとなるので好ましい。また、 800°C以下の熱酸ィ匕とその後の酸ィ匕膜除去 によれば、低温の熱処理であるのでミスフィット転位が発生せず好ましい。熱酸化は 酸化性雰囲気下、例えばウエット酸素 100%の雰囲気下で行なうことができる。また 酸ィ匕膜除去は例えば 15%の HF水溶液にゥエーハを浸漬することにより行なうことが できる。そして、これらの異なる方法での除去工程を適宜組み合わせれば、露出する SiGe層の表面をより滑らかにできる。
[0033] 次に、露出した SiGe層 2に対して、酸化性雰囲気下で Geを濃縮する酸化濃縮熱 処理又は非酸化性雰囲気下で格子歪みを緩和させる格子緩和熱処理を行なう。 酸化濃縮熱処理を行なう場合は、図 1 (f)に示すように、 SiGe層 2の表面を例えば ドライ酸素雰囲気下で熱酸化し熱酸化膜 7を形成する。 SiGe層 2の一部が熱酸化さ れると、 Geは酸ィ匕膜中にはほとんど取り込まれないため、熱酸化された部分に存在 した Geは熱酸ィ匕されて 、な 、部分に移動するので、 Geが濃縮された濃縮 SiGe層 8 が形成される。以上のように SiGe層 2を酸ィ匕することにより濃縮 SiGe層 8の中の Ge 組成が高められるので濃縮 SiGe層 8の中にはより強い格子歪み (圧縮歪み）が発生 するが、本発明では酸ィ匕濃縮熱処理の際には Si層 6は除去されており、濃縮 SiGe 層 8は酸化膜 5、 7に挟まれているので、その非結晶性の界面において濃縮 SiGe層 8の歪みを緩和させるようなすべりが発生し、濃縮 SiGe層 8の中のミスフィット転位の 発生を抑制しつつ格子緩和が達成される。従って、面粗さが抑制され、貫通転位密 度が低減し、理想的な SiGe層が形成できる。なお、このような貫通転位は、貼り合わ せゥエーハをセコ（Secco)エッチングすることによりセコ欠陥として確認できる。
[0034] なお、このときの熱酸ィ匕温度が 900°C未満では Geの拡散速度が遅 、ので、熱酸ィ匕 膜 7と濃縮 SiGe層 8の界面に Geが蓄積し、析出が発生しやすくなるため、熱酸化温 度を 900°C以上、好ましくは 1000°C以上とすることが望ましい。また、酸化後に非酸 化性雰囲気での熱処理を追加することにより Geを拡散させ、深さ方向で Ge濃度が 均一となる様にすることもできる。また、酸化濃縮熱処理は、 SiGe層 2の表面のダメ ージ層をわずかに研磨 (タツチポリツシュ）した後に行なうことが好ましい。
[0035] 一方、格子緩和熱処理を行なう場合は、図 1 (g)に示すように、まず SiGe層 2の表 面に酸ィ匕膜 9を形成するのが好ましい。このようにすれば、格子緩和熱処理の際に Si Ge層 2の Geが表面力も外方拡散するのを防止できる。酸ィ匕膜 9は、 CVD法で例え ば 400°C程度の温度で形成することができる。また、ウエット酸素 100%雰囲気下で 8 00°C程度の温度での熱酸ィ匕により形成してもよい。
[0036] 次に、アルゴン等の非酸ィ匕性雰囲気下で例えば 1200°C程度の温度で格子緩和 熱処理を行なう。本発明では格子緩和熱処理の際には Si層 6は除去されており、 Si Ge層 2は酸ィ匕膜 5、 9に挟まれているので、その非結晶性の界面において SiGe層 2 の歪みを緩和するようなすべりが発生し、 SiGe層 2の中のミスフィット転位の発生を抑 制しつつ格子緩和が達成される。従って、面粗さが抑制され、貫通転位密度が低減 し、理想的な SiGe層が形成できる。
なお、酸化濃縮熱処理と格子緩和熱処理はいずれか一方を行なってもよいが、所 望の Ge組成と格子緩和を得るために両方行なってもよい。格子緩和の程度は、 X線 回折法を用いて格子緩和率を算出することにより評価できる。
[0037] 次に、図 1 (h)に示すように、酸化濃縮熱処理及び Z又は格子緩和熱処理を行な つた SiGe層表面に形成された酸ィ匕膜 7又は 9を除去し、 SiGe層 2又は濃縮 SiGe層 8を露出させる。酸化膜の除去は、例えばゥエーハを 15%の HF水溶液に浸漬するこ とで行なうことができる。
[0038] 最後に、図 1 (i)に示すように、露出した SiGe層 2又は濃縮 SiGe層 8の表面に気相 成長法により Si単結晶層 10をェピタキシャル成長させる。ェピタキシャル成長は CV D法や MBE法などにより行うことができる。 CVD法の場合は、例えば、原料ガスとし て SiH又は SiH C1を用いることができる。成長条件としては、温度 400〜1, 000°C
4 2 2
、圧力 100Torr (l. 33 X 104Pa)以下とすればよい。
このように形成された Si単結晶層 10は、その下層である SiGe層 2又は濃縮 SiGe層 8との格子定数の差異により、引っ張り歪みを内在する歪み Si層となる。貫通転位密 度が低く表面粗れが抑制されるとともに十分に格子緩和された良質の SiGe層の上に 形成されているので、十分に歪みを有する良質な歪み Si層となる。ェピタキシャル成 長するシリコン単結晶層 10の厚さは、効果的な歪みとデバイス作製時の加工性及び 品質とを確保するため、 10〜50nm程度とするのが好ましい。
[0039] 図 2 (a)〜 (i)は、本発明の第二の実施形態に従った半導体ゥエーハの製造工程の 一例を示す図である。
まず、図 2 (a)のように、気相成長法により、ボンドウ ーハとなるシリコン単結晶ゥ ーハ 1，の表面に SiGe層 2， a、 Si層 2，b、 SiGe層 2，cを 10〜500nm程度の厚さで 順次ェピタキシャル成長させる。このようにェピタキシャル成長させる SiGe層の Ge組 成や厚さ、成長方法は、前述の図 1 (a)と同様なものとできる。また Si層 2' bは、例え ば厚さを 50nmとできるが、厚さや成長方法等は特に限定されない。
[0040] 次に、図 2 (b)に示すように、 SiGe層 2， a、 Si層 2，b、 SiGe層 2， cを通して、水素ィ オンまたは希ガスイオンの少なくとも一種類を所定のドーズ量で注入してシリコン単 結晶ゥエーハ 1，の内部にイオン注入層 3，を形成する。前述のように、イオン注入深さ は注入エネルギーの大きさに依存するので、所望の注入深さになるように注入エネ ルギーを設定すればよい。
[0041] 次に、図 2 (c)〖こ示すように、最上層である SiGe層 2， cの表面とベースウェーハ 4， の表面とを絶縁膜であるシリコン酸ィ匕膜 5'を介して室温にて密着させて貼り合わせる 。前述のように、 SC— 1による洗浄を行なう場合は、 SiGe層表面の面荒れを最小限 に抑えるように洗浄条件を選ぶことが好ましい。この場合も、シリコン酸ィ匕膜 5'は SiG e層 2' cの表面とベースウェーハ 4'の表面のいずれか一方、あるいは両方に形成す ることができるが、ベースウェーハ 4'の表面のみに形成した場合、後工程の熱処理に おいて格子緩和が行なわれやすぐ SiGe層 2' c中のミスフィット転位の発生を効果的 に抑制することができる。また、シリコン酸ィ匕膜 5'を SiGe層 2' cの表面に形成する場 合は、その厚さが 50nm以下であれば、その後熱処理された SiGe層 2' cはミスフイツ ト転位の発生が抑制されつつ格子緩和が十分に行われたものとなる。
[0042] 次に、図 2 (d)に示すように、例えば 500°C程度の熱処理 (剥離熱処理)を加えるこ とによりイオン注入層 3，を劈開面として剥離する。これにより、 SiGe層 2， a、 Si層 2，b 、 SiGe層 2， cとシリコン単結晶ゥエーハ 1，の一部 6，が剥離層としてべ一スウェーハ 側に移設される。本発明では SiGe層 2' a、 Si層 2' b、 SiGe層 2' cと共に Si層 6'も移 設するので、前述の図 1 (d)の場合よりもさらに剥離層の厚さを厚くできる。これにより 剥離時の不良がより発生しにくくなり、その後高温で熱処理してもボイドゃブリスター の発生が抑制される。
[0043] なお、図 2 (c)に示す SiGe層 2' cの表面とベースウェーハ 4'の表面とを密着させる 工程の前処理として、両ゥエーハの密着に供される面をプラズマ処理することにより 密着強度を高め、密着後の剥離熱処理を行なうことなくイオン注入層 3'で機械的に 剥離することも可能である。また、図 2 (d)に示すイオン注入層 3'での剥離工程の後 、非酸ィ匕性雰囲気下 800°C以下の温度で貼り合わせの強度を高める熱処理を行な えば、ミスフィット転位が発生せずに貼り合わせ強度を高めることができるので、 SiGe 層に貫通転位や表面粗れが発生するのを抑制でき、また貼り合わせ不良によるボイ ドゃブリスターの発生を防止できる。
[0044] 次に、図 2 (e)〖こ示すように、ベースウェーハ側に移設された SiGe層 2， a、 Si層 2，b 、 Si層 6'を除去し、 SiGe層 2' cを露出させる。
この除去を、研磨、エッチング、酸化性雰囲気下 800°C以下の温度での熱酸化後 の酸ィ匕膜除去のうち少なくとも一つにより行なえば、露出させる SiGe層の表面を、良 質な歪み Si層をェピタキシャル成長できるような滑らかなものとできるので好ましい。 特に研磨によれば、 Si層 6'の表面に残留する剥離時に発生した面粗れを改善し、 S i層 6'を除去できるので好ましい。この研磨は、例えば従来の CMPを用いることがで きる。また、エッチングの場合は、 Si層を除去する際には TMAHをエッチング液とし て用いることができ、 SiGe層を除去する際には HF、 HNO、 CH COOHの混酸水 溶液を用いることができる。 TMAH液によれば、 Si層が除去され TMAH液が SiGe 層に達したときには TMAH液の選択性によりエッチストップが起こるし、上記混酸に よれば、 SiGe層が除去され混酸が Si層に達したときにエッチストップが起こる。このよ うにエッチストップを複数回繰り返すことにより露出する SiGe層の表面はより滑らかな ものとなるので好ましい。また、 800°C以下の熱酸ィ匕とその後の酸ィ匕膜除去によれば 、低温の熱処理であるのでミスフィット転位が発生せず好ましい。熱酸化は酸化性雰 囲気下、例えばウエット酸素 100%の雰囲気下で行なうことができる。また酸化膜除 去は例えば 15%の HF水溶液にゥエーハを浸漬することにより行なうことができる。そ して、これらの異なる方法での除去工程を適宜組み合わせれば、露出する SiGe層の 表面をより滑らかにできる。
次に、図 2 (f)又は (g)に示すように、露出した SiGe層 2' cに対して、酸化性雰囲気 下で Geを濃縮する酸化濃縮熱処理又は非酸化性雰囲気下で格子歪みを緩和させ る格子緩和熱処理を行なう。これらの熱処理は、図 1 (f)又は (g)と同様に行なうこと ができる。
次に、図 2 (h)に示すように、酸化濃縮熱処理及び Z又は格子緩和熱処理を行な つた SiGe層表面に形成された酸ィ匕膜 7'又は 9'を除去し、 SiGe層 2' c又は濃縮 SiG e層 8'を露出させる。そして最後に、図 2 (i)に示すように、露出した SiGe層 2' c又は 濃縮 SiGe層 8'の表面に気相成長法により Si単結晶層 10'をェピタキシャル成長さ せる。これらの工程は図 1 (f)〜 (i)と同様に行なうことができる。
このように形成された Si単結晶層 10'は、その下層である SiGe層 2' c又は濃縮 SiG e層 8'との格子定数の差異により、引っ張り歪みを内在する歪み Si層となる。貫通転 位密度が低く表面粗れが抑制されるとともに十分に格子緩和された良質な SiGe層の 上に形成されて ヽるので、十分に歪みを有する良質な歪み Si層となる。 以下、本発明の実施例及び比較例により本発明を具体的に説明するが、本発明は これらに限定されるものではない。
(実施例 1)
直径 200mmのシリコン単結晶ゥエーハの表面に CVD法により SiGe層（Ge組成 1 0%)を約 120nmだけェピタキシャル成長させ、この SiGe層を通して水素イオン（H )を注入エネルギー 20keV、ドーズ量 5 X 1016atoms/cm2の条件でイオン注入し、 シリコン単結晶ゥエーハの内部にイオン注入層を形成した。水素イオン注入後、 SiG e層表面を SC— 1洗浄液で洗浄し、この表面と、 lOOnmの熱酸ィ匕膜付きのシリコン 単結晶べ一スウェーハとを室温で密着させ、アルゴン雰囲気下で 500°C、 30分の剥 離熱処理を行ってイオン注入層で剥離し、 SiGe層とシリコン単結晶ゥエーハの一部（ Si層）をべ一スウェーハ側に移設させた。次にウエット酸素雰囲気下 800°Cの温度で Si層を酸ィ匕し、ゥエーハを 15%の HF水溶液に浸漬して酸ィ匕膜を除去することにより 、移設した Si層を除去した。こうして露出した SiGe層に対して、ドライ酸素 100%雰 囲気下 1200°Cの温度で SiGe層の一部を熱酸化することにより、 Ge組成 20%で厚 さ約 50nmの濃縮 SiGe層を形成した。その後 15%HF水溶液にゥエーハを浸漬して 熱酸化膜を除去し、濃縮 SiGe層を露出させ、その表面に CVD法によりシリコン層を 15nmの厚さだけェピタキシャル成長させた。
このようにして作製した半導体ゥエーハを 20枚用意し、表面を目視してボイド及び ブリスターの発生数をカウントしたところ、ーゥエーハあたりのボイド及びプリスターの 発生数は約 1個であった。また、表面をセコエッチングして結晶欠陥を観察したところ 、セコ欠陥は少なぐミスフィット転位の発生が抑制されており、クロスハッチもないこと が確認された。尚、シリコン層をェピタキシャル成長させる前の濃縮 SiGe層の格子緩 和率は X線回折法により約 70%であり、理論値に近い十分な値が得られていること がわかった。
(実施例 2)
直径 200mmのシリコン単結晶ゥエーハの表面に CVD法により SiGe層（Ge組成 2 0%)約 100nm、 Si層約 50nm、 SiGe層（Ge組成 20%)を約 50nmを順次ェピタキ シャル成長させ、これらのェピタキシャル層を通して水素イオン（H+)を注入エネルギ 一 20keV、ドーズ量 5 X 1016atoms/cm2の条件でイオン注入し、シリコン単結晶ゥ エーハの内部にイオン注入層を形成した。水素イオン注入後、最上層の SiGe層表 面を SC— 1洗浄液で洗浄し、この表面と、 lOOnmの熱酸ィ匕膜付きのシリコン単結晶 ベースウェーハとを室温で密着させ、アルゴン雰囲気下で 500°C、 30分の剥離熱処 理を行ってイオン注入層で剥離し、 2つの SiGe層、その層間の Si層、そしてシリコン 単結晶ゥヱーハの一部（Si層）をべ一スウェーハ側に移設させた。次にゥヱーハを T MAH液に浸漬してボンドゥエーハの一部であった Si層を除去し、次に HF、 HNO、
3
CH COOHの混酸に浸漬して lOOnmの SiGe層を除去した。次にウエット酸素雰囲
3
気下 800°Cの温度で層間の Si層を酸ィ匕し、ゥエーハを 15%の HF水溶液に浸漬して 酸ィ匕膜を除去することにより、層間の Si層を除去した。こうして露出した厚さ 50nmの SiGe層の表面に CVD法により約 20nmの酸ィ匕膜を形成した。その後、アルゴン雰囲 気下 1200°Cの温度で露出した SiGe層の格子緩和熱処理を行なった。その後 15% HF水溶液にゥエーハを浸漬して酸ィ匕膜を除去し、 SiGe層を露出させ、その表面に CVD法によりシリコン層を 15nmの厚さだけェピタキシャル成長させた。
このようにして作製した半導体ゥエーハを 20枚用意し、表面を目視してボイド及び ブリスターの発生数をカウントしたところ、ーゥエーハあたりのボイド及びプリスターの 発生数は約 1個であった。また、表面をセコエッチングして結晶欠陥を観察したところ 、セコ欠陥は少なぐミスフィット転位の発生が抑制されており、クロスハッチもないこと が確認された。尚、シリコン層をェピタキシャル成長させる前の濃縮 SiGe層の格子緩 和率は X線回折法により約 65%であり、理論値に近い十分な値が得られていること がわかった。
(比較例）
実施例 1と同様の方法で直径 200mmのシリコン単結晶ゥエーハの表面に SiGe層（ Ge組成 10%)を約 120nmだけェピタキシャル成長させ、この SiGe層に対して、ドラ ィ酸素 100%雰囲気下 1200°Cの温度で SiGe層の一部を熱酸ィ匕することにより、 Ge 組成 20%で厚さ約 50nmの濃縮 SiGe層を形成した。この段階で、濃縮 SiGe層には すでにクロスハッチが見られた。次に熱酸ィ匕膜及び濃縮 SiGe層を通して水素イオン (H+)を注入エネルギー 20keV、ドーズ量 5 X 1016atoms/cm2の条件でイオン注 入し、シリコン単結晶ゥエーハの内部にイオン注入層を形成した。水素イオン注入後 、熱酸化膜表面を SC— 1洗浄液で洗浄し、この表面と、シリコン単結晶べ一スウェー ハとを室温で密着させ、剥離熱処理を行ってイオン注入層で剥離し、 SiGe層とシリコ ン単結晶ゥエーハの一部（Si層）をべ一スウェーハ側に移設させた。次に移設した Si 層を TMAH液により除去し、濃縮 SiGe層を露出させ、その表面に CVD法によりシリ コン層を 15nmの厚さだけェピタキシャル成長させた。
このように作製した貼り合わせゥエーハの表面をセコエッチングして結晶欠陥を観 察したところ、セコ欠陥は実施例 1に比べてかなり多ぐミスフィット転位の発生が確認 された。また、濃縮 SiGe層の格子緩和率は約 50%であり、実施例 1に比べて格子緩 和率が低いことがわ力つた。
[0049] すなわち、本発明に従って作製した半導体ゥエーハは、ボイド及びプリスターの発 生数が著しく少なぐまたセコ欠陥も著しく少なぐ本発明の効果が確認された。
[0050] なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単な る例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一 な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技 術的範囲に包含される。

Claims

請求の範囲
[1] 半導体ゥエーハの製造方法であって、少なくとも、ボンドゥエーハとなるシリコン単結 晶ゥヱーハの表面に SiGe層をェピタキシャル成長させ、該 SiGe層を通して水素ィォ ンまたは希ガスイオンの少なくとも一種類を注入することにより前記ボンドゥエーハ内 部にイオン注入層を形成し、前記 SiGe層の表面とベースウェーハの表面とを絶縁膜 を介して密着させて貼り合わせ、その後前記イオン注入層で剥離を行い、前記剥離 によりべ一スウェーハ側に移設した剥離層の Si層を除去することにより SiGe層を露 出させ、その後、該露出した SiGe層に対して、酸化性雰囲気下で Geを濃縮する熱 処理及び Z又は非酸化性雰囲気下で格子歪みを緩和させる熱処理を行なうことを 特徴とする半導体ゥエーハの製造方法。
[2] 半導体ゥエーハの製造方法であって、少なくとも、ボンドゥエーハとなるシリコン単結 晶ゥヱーハの表面に、 Si層を介する複数の SiGe層をェピタキシャル成長させ、該複 数の SiGe層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入するこ とにより前記ボンドゥエーハ内部にイオン注入層を形成し、前記複数の SiGe層のうち 最上層の SiGe層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り 合わせ、その後前記イオン注入層で剥離を行い、前記剥離によりべ一スウェーハ側 に移設した剥離層の Si層及び SiGe層を除去することにより前記最上層の SiGe層を 露出させ、その後、該露出した SiGe層に対して、酸化性雰囲気下で熱酸化して Ge を濃縮する熱処理及び Z又は非酸化性雰囲気下で格子歪みを緩和させる熱処理を 行なうことを特徴とする半導体ゥエーハの製造方法。
[3] 前記 Geを濃縮する熱処理及び Z又は格子歪みを緩和させる熱処理を行なった後 、前記露出した SiGe層の表面に Si単結晶層をェピタキシャル成長させることを特徴 とする請求項 1又は請求項 2に記載の半導体ゥ ーハの製造方法。
[4] 前記イオン注入層での剥離の後、非酸ィ匕性雰囲気下 800°C以下の温度で前記貼 り合わせの強度を高める熱処理を行なうことを特徴とする請求項 1乃至請求項 3のい ずれか一項に記載の半導体ゥ ーハの製造方法。
[5] 前記 Si層及び Z又は SiGe層の除去を、研磨、エッチング、酸化性雰囲気下 800 °C以下の温度での熱酸ィ匕後の酸ィ匕膜除去のうち少なくとも一つにより行なうことを特 徴とする請求項 1乃至請求項 4のいずれか一項に記載の半導体ゥ ーハの製造方 法。
[6] 前記 Geを濃縮する熱処理及び Z又は格子歪みを緩和させる熱処理を行なう前に 、前記露出した SiGe層の表面に酸ィ匕膜を形成することを特徴とする請求項 1乃至請 求項 5のいずれか一項に記載の半導体ゥ ーハの製造方法。
[7] 前記 SiGe層の Ge組成を 20%以下とすることを特徴とする請求項 1乃至請求項 6の V、ずれか一項に記載の半導体ゥ ーハの製造方法。
[8] 前記 SiGe層の表面とベースウェーハの表面との密着に介する絶縁膜を前記べ一 スウェーハの表面に形成させることを特徴とする請求項 1乃至請求項 7のいずれか一 項に記載の半導体ゥ ーハの製造方法。
[9] 前記 SiGe層の表面とベースウェーハの表面との密着に介する絶縁膜を少なくとも 前記 SiGe層の表面に 50nm以下の厚さで形成させることを特徴とする請求項 1乃至 請求項 8のいずれか一項に記載の半導体ゥ ーハの製造方法。
[10] 前記べ一スウェーハとしてシリコン単結晶ゥエーハまたは絶縁 ¾ゥエーハを用いるこ とを特徴とする請求項 1乃至請求項 9のいずれか一項に記載の半導体ゥ ーハの製 造方法。
[11] 前記 Geを濃縮する熱処理の温度を 900°C以上とすることを特徴とする請求項 1乃 至請求項 10のいずれか一項に記載の貼り合わせゥエーハの製造方法。
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