JP2008120627A - ゲルマニウム系エピタキシャル膜の成長方法 - Google Patents
ゲルマニウム系エピタキシャル膜の成長方法 Download PDFInfo
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Abstract
【解決手段】Si基板10の主面上にGeの膜をCVD法でエピタキシャル成長させる。Geエピタキシャル膜11中にはSi基板10との界面から高密度の欠陥(貫通転位)12が導入されるが、Geエピタキシャル膜11に700乃至900℃の熱処理を施して貫通転位12をSi基板界面近傍のループ転位状欠陥12´に変化させる。続いて、Geエピタキシャル膜11の表面側からGeをイオン注入をおこなう。このGeイオン注入により、Geエピタキシャル膜表面領域の単結晶性を維持しつつ、Si基板10との界面近傍のGeエピタキシャル膜11のGe結合状態が崩れてアモルファス領域13が形成されることとなる。これに続いて、700乃至900℃の温度範囲で熱処理を施すと、Geエピタキシャル膜11の表面付近の単結晶部分が種となり、アモルファス領域13が単結晶化する。
【選択図】図1
Description
R. People, "Physics and applications of GexSi1-x/Si strained layer structures," IEEE Journal of Quantum Electronics, QE-22, 1696(1986). Luan et. al., "High efficiency photodetectors based on high quality epitaxial germanium grown on silicon substrate" Optical Materials, vol.17, pp.71-73, 2001. M. Halbwax et al., "UHV-CVD growth and annealing of thin fully relaxed Ge films on (001)Si," Optical Materials, 27(2005), pp.822-825.
11 Geエピタキシャル膜
12 欠陥
13 Geアモルファス領域
14 イオン注入層
15 イオン注入界面
16 Ge薄膜
20 支持基板
Claims (6)
- シリコン(Si)基板上にゲルマニウム(Ge)系エピタキシャル膜を化学気相堆積法で成長させるステップAと、
前記Ge系エピタキシャル膜に700乃至900℃の温度範囲で第1の熱処理を施すステップBと、
前記Ge系エピタキシャル膜の表面側からGeをイオン注入するステップCと、
前記イオン注入後のGe系エピタキシャル膜に700乃至900℃の温度範囲で第2の熱処理を施すステップDと、
を備えているゲルマニウム系エピタキシャル膜の成長方法。 - 前記ステップAは、膜厚50nm以下のSiGe混晶のバッファ層を予め成長させるサブステップを備えている請求項1に記載のゲルマニウム系エピタキシャル膜の成長方法。
- 前記第1の熱処理時の雰囲気ガスが、不活性ガスまたは酸素ガスの何れか若しくはこれらの混合ガスである請求項1又は2に記載のゲルマニウム系エピタキシャル膜の成長方法。
- 前記第2の熱処理時の雰囲気ガスが、不活性ガスまたは酸素ガスの何れか若しくはこれらの混合ガスである請求項1乃至3の何れか1項に記載のゲルマニウム系エピタキシャル膜の成長方法。
- 前記イオン注入時のドーズ量が、1×1015以上1×1017atoms/cm2以下である請求項1乃至4の何れか1項に記載のゲルマニウム系エピタキシャル膜の成長方法。
- 請求項1乃至5の何れか1項に記載の方法で得られたGe系エピタキシャル膜の表面側から水素イオンを注入する第1のステップと、
前記Ge系エピタキシャル膜および絶縁性の支持基板の少なくとも一方の主面に表面活性化処理を施す第2のステップと、
前記Ge系エピタキシャル膜と前記支持基板の主面同士を100℃以上400℃以下の温度で貼り合わせる第3のステップと、
前記Ge系エピタキシャル膜と支持基板の貼り合わせ界面に外部衝撃を付与して前記Ge系エピタキシャル膜の水素イオン注入界面に沿ってGe系結晶を剥離して前記支持基板の主面上にGe系薄膜を形成する第4のステップと、
を備えているGOI(Ge on Insulator)基板の製造方法。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004047978A (ja) * | 2002-07-11 | 2004-02-12 | Sharp Corp | シリコン基板上にSi1−xGex膜を製造する方法 |
WO2005055290A2 (en) * | 2003-12-05 | 2005-06-16 | International Business Machines Corporation | Method of fabricating a strained semiconductor-on-insulator substrate |
WO2006033292A1 (ja) * | 2004-09-24 | 2006-03-30 | Shin-Etsu Handotai Co., Ltd. | 半導体ウェーハの製造方法 |
WO2006043471A1 (ja) * | 2004-10-20 | 2006-04-27 | Shin-Etsu Handotai Co., Ltd. | 半導体ウェーハの製造方法 |
WO2006051730A1 (ja) * | 2004-11-10 | 2006-05-18 | Shin-Etsu Handotai Co., Ltd. | 半導体ウェーハの製造方法 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004047978A (ja) * | 2002-07-11 | 2004-02-12 | Sharp Corp | シリコン基板上にSi1−xGex膜を製造する方法 |
WO2005055290A2 (en) * | 2003-12-05 | 2005-06-16 | International Business Machines Corporation | Method of fabricating a strained semiconductor-on-insulator substrate |
WO2006033292A1 (ja) * | 2004-09-24 | 2006-03-30 | Shin-Etsu Handotai Co., Ltd. | 半導体ウェーハの製造方法 |
WO2006043471A1 (ja) * | 2004-10-20 | 2006-04-27 | Shin-Etsu Handotai Co., Ltd. | 半導体ウェーハの製造方法 |
WO2006051730A1 (ja) * | 2004-11-10 | 2006-05-18 | Shin-Etsu Handotai Co., Ltd. | 半導体ウェーハの製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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