WO2006051730A1 - 半導体ウェーハの製造方法 - Google Patents

半導体ウェーハの製造方法 Download PDF

Info

Publication number
WO2006051730A1
WO2006051730A1 PCT/JP2005/020185 JP2005020185W WO2006051730A1 WO 2006051730 A1 WO2006051730 A1 WO 2006051730A1 JP 2005020185 W JP2005020185 W JP 2005020185W WO 2006051730 A1 WO2006051730 A1 WO 2006051730A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
wafer
bonding
heat treatment
temperature
Prior art date
Application number
PCT/JP2005/020185
Other languages
English (en)
French (fr)
Inventor
Isao Yokokawa
Hiroji Aga
Kiyoshi Mitani
Original Assignee
Shin-Etsu Handotai Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin-Etsu Handotai Co., Ltd. filed Critical Shin-Etsu Handotai Co., Ltd.
Priority to EP05800057A priority Critical patent/EP1811543A4/en
Priority to US11/665,977 priority patent/US7959731B2/en
Publication of WO2006051730A1 publication Critical patent/WO2006051730A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S117/00—Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
    • Y10S117/915—Separating from substrate

Definitions

  • the present invention relates to an SGOI layer in which a Si Ge layer (0 ⁇ X ⁇ 1) is formed on an insulator.
  • the present invention relates to a method for manufacturing semiconductor wafers such as IW. Background art
  • the crystal lattice of the Si Ge layer grown epitaxially on the crystal surface is strained (compressive strain)
  • the strain band changes the energy band structure of the Si Ge crystal.
  • the degeneracy of the energy band is solved and an energy band is formed with high carrier mobility. Since the strained Si Ge crystal has a particularly high hole mobility, this Si
  • MOSFETs using the Ge layer as the channel region are expected to have high-speed operating characteristics.
  • the Si Ge layer has a Ge concentration higher than 0%, and the Ge concentration is 100%.
  • the force including the layer is sometimes simply referred to as the SiGe layer.
  • SiGe layer As a method of forming such a SiGe layer, after epitaxially growing a SiGe layer on an SOI (Silicon On Insulator) wafer, the surface is thermally oxidized in an oxygen atmosphere to concentrate Ge, and the Ge concentration The high concentration SiGe layer is formed and the oxidation enrichment method is disclosed! (Proceedings of the 51st Joint Conference on Applied Physics 28p— ZZ— 6, p. 22, 51st Applied Physics Related Association Lecture Proceedings 30a—YL-10, p. 414). According to this method, it is said that a thin SiGe layer having a high Ge concentration and a small thickness can be formed.
  • SOI Silicon On Insulator
  • a wafer having a SiGe layer formed on an insulating film body in this manner is referred to as SGOI (SiGe On Insulator)
  • a wafer with a Ge layer with a Ge concentration of 100% is sometimes referred to as a GOI (Ge On Insulator) wafer. Disclosure of the invention
  • the lattice strain is not sufficiently generated in the SiGe layer having lattice distortion, which is close to the original lattice constant determined by the Ge concentration, and the lattice is sufficiently distorted.
  • An object of the present invention is to provide a method for manufacturing a semiconductor wafer suitable for manufacturing a high-speed semiconductor device.
  • the present invention provides a method for manufacturing a semiconductor wafer, wherein at least a Si Ge layer (0 ⁇ X ⁇ 1) is formed on the surface of a silicon single crystal wafer to be a bond wafer.
  • an ion implantation layer is formed inside the bond wafer, and the surface of the Si Ge layer and the surface of the base wafer are adhered to each other through an insulating film.
  • a Si Ge layer is epitaxially grown on the surface of a silicon single crystal wafer that becomes a bondueha, and water is passed through the Si Ge layer.
  • An ion implantation layer is formed in the bond wafer by implanting at least one kind of elementary ion or rare gas ion, and an insulating film is formed between the surface of the Si Ge layer and the surface of the base wafer.
  • the ion implantation separation method in the bonding method is used, in which adhesion is performed through adhesion, and then separation treatment is performed in which an ion implantation layer in the bond wafer is separated. At this time, a force is generated in the lattice strain in the Si Ge layer.
  • the Si Ge layer transferred at the same time is constrained by the crystal lattice of the Si layer, and the lattice distortion is not relaxed.
  • the bonded surfaces can be bonded while maintaining the distortion of the 1-XX layer. And the bonded surface is tied like this Since the Si layer is removed after combining, lattice relaxation does not occur in the Si Ge layer.
  • Wafers with fully distorted Si Ge layers can be produced.
  • Lattice relaxation rate is 0% when the lattice constant of the SiGe layer is the same as that of Si and 100% when the lattice constant is the original lattice constant determined by the Ge concentration. Is an amount representing The lower the lattice relaxation rate, the greater the strain on the SiGe layer.
  • the thickness of the Si layer of the release layer should be 5 times or more the thickness of the Si Ge layer.
  • the thickness of the Si layer of the release layer is 5 times or more than the thickness of the Si Ge layer, Si G
  • the 1 -X X 1 -X e layer is strongly constrained by the lattice of the Si layer and can maintain sufficient strain.
  • the bonding heat treatment is preferably performed at a temperature of 500 ° C to 1100 ° C.
  • the bonding heat treatment As described above, if the bonding heat treatment is performed at 500 ° C or more, the bonding heat treatment has an effect of improving the bonding force, and if it is performed at 1100 ° C or less, the diffusion of Ge into the peeled Si layer is suppressed. Therefore, the decrease in the Ge concentration of the Si Ge layer is suppressed, so the distortion does not decrease.
  • the Zsi layer interface is kept clear without breaking, and the subsequent removal of the si layer can be suitably performed.
  • the bonding heat treatment is preferably performed at a temperature of 600 ° C to 950 ° C.
  • the bonding heat treatment is 600 ° C. or higher, the effect of improving the bonding power of the bonding heat treatment is more reliable.
  • the bonding heat treatment is performed using an RTA apparatus.
  • the SiGe layer and the ZSi layer interface are kept clear without breaking, and the subsequent removal of the Si layer can be suitably performed.
  • the removal of the Si layer of the release layer is preferably performed by etching.
  • the Si layer of the release layer is removed by etching, it can be easily removed without being uniform and rough.
  • silicon that becomes bondue has A Si Ge layer is epitaxially grown on the surface of the single crystal wafer, and the Si Ge layer is grown.
  • Implanting at least one of hydrogen ions or rare gas ions through 1 -X X 1 -X X forms an ion-implanted layer inside the bond wafer, the surface of the Si Ge layer and the surface of the base wafer.
  • the ion implantation separation method in the bonding method is used in which the surfaces are adhered to each other through an insulating film and bonded together, and then a separation process is performed to separate the surfaces by an ion implantation layer. When peeling, part of the wafer is also transferred as a Si layer.
  • the lattice distortion does not relax. Therefore, if bonding heat treatment is performed at a temperature higher than the temperature at the time of separation treatment in this state, the distortion of the Si Ge layer is maintained.
  • the bonded surface can be firmly bonded while being held. And since the bonded Si surfaces are bonded together in this way to remove the force Si layer, lattice relaxation is suppressed and the Si Ge layer is fully
  • SGOI wafers manufactured in this way are suitable for the fabrication of semiconductor devices with high hole mobility and high-speed operation characteristics because the strain of the SiGe layer is low and the strain is sufficiently large.
  • FIG. 1 is a diagram showing an example of a semiconductor wafer manufacturing process according to an embodiment of the present invention.
  • the magnitude of strain in the SiGe layer such as SGOI woofer is important for high-speed operation of semiconductor devices, and this distortion can be increased by increasing the Ge concentration.
  • the present inventors have paid attention to the fact that even if the Ge concentration is increased, distortion is reduced if lattice relaxation of the SiGe layer occurs. If lattice relaxation occurs in this way, the desired strain corresponding to the Ge concentration cannot be obtained even if the Ge concentration is increased to obtain a large strain.
  • the present inventors have solved this problem and studied SGOI wafer or a method of manufacturing GOI wafer while maintaining the strain without causing lattice relaxation.
  • SGOI wafer and the like are manufactured.
  • an ion implantation layer is formed inside the bond wafer by a bonding method using an ion implantation separation method. I came up with the idea of relocating. In this way, the SiGe layer is constrained by the crystal lattice of the Si layer, and the lattice strain is not relaxed.
  • the bonded surfaces can be bonded while maintaining the same, and then the bonded layers are bonded in this way, and then the Si layer is removed, so that lattice relaxation is suppressed and the wafer can be manufactured with a sufficiently distorted SiGe layer.
  • the idea was completed and the present invention was completed.
  • FIG. 1 is a diagram illustrating an example of a semiconductor wafer manufacturing process according to an embodiment of the present invention.
  • Si Ge layer 2 (0 ⁇ X ⁇ 1) is epitaxially grown on the surface of silicon single crystal wafer 1 to be a bond wafer by vapor deposition.
  • Si Ge layer 2 (0 ⁇ X ⁇ 1) is epitaxially grown on the surface of silicon single crystal wafer 1 to be a bond wafer by vapor deposition.
  • the thickness of 2 can be adjusted appropriately according to the Ge concentration etc. Inn! Can be up to 20nm. At this time, lattice strain (compression strain) occurs in the Si Ge layer 2.
  • lattice strain compression strain
  • X is preferably 0.2 or more.
  • Vapor phase growth can be performed by a CVD (Chemical Vapor Deposition) method, an MBE (Molecular B earn Epitaxy) method, or the like.
  • CVD Chemical Vapor Deposition
  • MBE Molecular B earn Epitaxy
  • H is used as the carrier gas.
  • growth conditions include
  • the temperature may be 400 to 1,000 ° C and the pressure may be 100 Torr (l. 33 X 10 4 Pa) or less.
  • At least one kind of silicon is implanted at a predetermined dose to form an ion implantation layer 3 inside the silicon single crystal wafer 1.
  • the ion implantation depth depends on the magnitude of the implantation energy, it is necessary to set the implantation energy so that the desired implantation depth is obtained.
  • FIG. 1 (c) a silicon single crystal base wafer 4 having a silicon oxide film 5 formed on the surface with, for example, thermal acid is prepared, and FIG. 1 (d) As shown in the Si Ge layer 2
  • the surface of the Si Ge layer surface is prone to surface roughness due to the etching action during cleaning compared to Si, for example, by setting the liquid temperature lower than usual.
  • the ion-implanted layer 3 is peeled off as a cleavage plane by covering a peeling heat treatment at a temperature of usually 500 ° C.
  • a peeling heat treatment at a temperature of usually 500 ° C.
  • Part 6 of Aha 1 is transferred to the base wafer side as a release layer.
  • the Si layer 6 is also transferred to the base wafer side together with the Si Ge layer 2, the Si Ge layer 2
  • the Si crystal lattice of the Si layer 6 is constrained by the Si crystal lattice of the Si layer 6 to maintain compressive strain, and no lattice relaxation occurs.
  • the surface to be used for adhesion of both wafers is plasma treated to increase the adhesion strength, and it is about room temperature without performing a peeling heat treatment after adhesion. It can be mechanically peeled even at low temperatures. Also in this case, the compressive strain of the Si Ge layer 2 is maintained by the presence of the Si layer 6.
  • the thickness of the Si layer 6 is a force determined by the ion implantation energy. More than 5 times the thickness of the Si Ge layer 2
  • the Si Ge layer 2 is strongly bound to the lattice of the Si layer 6.
  • the distortion can be maintained sufficiently.
  • the upper limit of the thickness can be appropriately determined according to the value of X, but is preferably about 30 times, more preferably 10 times or more. Moreover, if it is about 50 times, the effect of maintaining the distortion does not change even if it is more than that, and is sufficient.
  • the condition of the bonding heat treatment is higher than room temperature due to the Ge concentration and thickness of the Si Ge layer 2.
  • V ⁇ temperature should be selected as appropriate! However, if it is carried out at a temperature of 500 ° C or higher, which is the normal peeling heat treatment temperature when performing the peeling heat treatment, the bond strength is increased. Even when the Si layer is removed with a polishing solution, the problem that the bonded surface is eroded by the etching solution does not occur, and even when the Si layer is removed by polishing, polishing defects are less likely to occur. Further, it is more preferable to carry out at a temperature of 600 ° C. or higher because the strength of the bond is more reliably increased. Moreover, if the temperature is 1100 ° C or lower, the Ge diffusion rate is low, so that the diffusion of Ge in the Si Ge layer 2 into the Si layer 6 is suppressed, and the Ge concentration in the Si Ge layer 2 is reduced.
  • the melting temperature of Si Ge is X
  • the temperature is about 950 ° C, and the force that becomes higher as X becomes smaller. If the bonding heat treatment temperature is too high, Ge dissolves and recrystallizes to localize.
  • Ge layer 2 crystallinity may decrease. If the temperature is 950 ° C or less, Ge is highly concentrated.
  • this bonding heat treatment may be performed by an ordinary resistance heating apparatus, if it is performed using an RTA apparatus capable of rapid heating and rapid cooling, Ge diffusion can be reliably prevented and distortion can be prevented. This is preferable because it does not decrease, the interface between the SiGe layer and the ZSi layer is kept clear and the subsequent Si layer can be removed suitably. Since this bonding heat treatment is performed so that lattice relaxation does not occur, it may be about 5 to 20 minutes for a resistance heating apparatus and about 10 to 60 seconds for an RTA apparatus.
  • This removal can be performed by polishing, etching, or a combination thereof.
  • polishing for example, conventional CMP can be used.
  • etching even if the Si Ge layer is thin, it can be removed uniformly and without surface roughness.
  • Si is more etched than Si Ge.
  • TMAH tetramethyl ammonium hydroxide
  • TMAH solution when the Si layer 6 is removed and the TMAH fluid i Ge layer 2 is reached, the etching stops due to the selectivity of the TMAH solution. That is, etch stop occurs.
  • Such an etch stop method is preferable because the Si layer 6 is surely removed and the surface of the Si Ge layer 2 becomes smooth.
  • the present invention tetramethyl ammonium hydroxide
  • the heat treatment can be performed so that Ge is not diffused during the bonding heat treatment, the SiGe layer ZSi layer interface is kept clear without being broken, and the etch stop becomes easier.
  • the SGOI woofer or the GOI woofer manufactured in this way has a Si Ge layer having a sufficiently large strain and no lattice relaxation occurring and a low lattice relaxation rate, this Si G
  • a semiconductor device If a semiconductor device is fabricated in the X layer, it becomes a semiconductor device that operates at high speed with high carrier mobility.
  • the measurement of the lattice relaxation rate can be performed, for example, by X-ray diffraction or Raman spectroscopy.
  • the source gas is GeH and the growth temperature is 6
  • a Ge layer with a Ge concentration of 100% was epitaxially grown by lOnm at 00 ° C by CVD, and hydrogen ions (H +) were implanted through this Ge layer under the conditions of an implantation energy of 30 keV and a dose of 6 X 10 16 ionsZcm 2 Then, an ion implantation layer was formed inside the silicon single crystal wafer. After hydrogen ion implantation, the surface of the Ge layer was cleaned with SC-1 cleaning solution. This cleaning was performed at a temperature lower than 50 ° C below normal temperature to prevent surface roughness of the Ge layer.
  • This surface was bonded to a silicon single crystal base wafer with a 145 nm thermal oxide film at room temperature, and bonded and bonded at 500 ° C for 30 minutes in an argon atmosphere. Then, it was peeled off by an ion implantation layer formed to a depth of 3 lOnm, and the Ge layer and a part of the silicon single crystal wafer (Si layer) were moved to the base wafer side. That is, in this case, the thickness of the Si layer was 300 nm, which was 30 times that of the Ge layer.
  • the selection ratio of AH solution is 500 times. Since the temperature of the TMAH solution is 30 ° C and the etching rate is 46 nmZmin in this case, the etching was performed for 8 minutes in order to remove the 300 nm thick Si layer.
  • the Ge layer had a Ge concentration of 100%, a thickness of 10 nm, and a silicon oxide film thickness of 145 nm.
  • the lattice relaxation rate of the Ge layer was measured by Raman spectroscopy, the lattice relaxation rate was 2%, which was almost the same as before the bonding heat treatment, and the Ge layer maintained the original strain determined by the Ge concentration. It was confirmed that Further, the surface roughness was RMS force SO. 2 nm (measurement range: 10 m ⁇ 10 m square), and no cross hatch pattern was observed on the surface with little surface roughness.
  • the source gases are GeH and SiH.
  • Ions were implanted under the conditions of 0.5 0.5 and a dose of 6 ⁇ 10 16 ionsZcm 2 to form an ion implantation layer inside the silicon single crystal wafer. After hydrogen ion implantation, the surface of the Si Ge layer is
  • This surface and a silicon single crystal base wafer with a 145 nm thermal oxide film are adhered and bonded at room temperature, and then subjected to a peeling heat treatment at 500 ° C. for 30 minutes in an argon atmosphere, and 310 nm from the bonding interface.
  • the Si Ge layer and a part of the silicon single crystal wafer (Si layer) are separated by an ion-implanted layer formed at a depth of
  • the thickness of the Si layer is 295 nm, which is approximately 19 times that of the Si Ge layer.
  • the Si Ge layer has a Ge concentration of 50% and a thickness of 1%.
  • the silicon oxide film thickness was 5 nm and 145 nm.
  • the lattice relaxation rate of this Si Ge layer is
  • the lattice relaxation rate is 1.5%, which is almost unchanged from that before bonding heat treatment, and it is confirmed that the Si Ge layer maintains the original strain determined by the Ge concentration.
  • the surface roughness was 0.2 nm (measurement range: 10 mX m square), and the surface roughness was small, and no cross-hatch pattern was observed on the surface.
  • a Ge layer having a Ge concentration of 100% is epitaxially grown by lOnm on the surface of a silicon single crystal wafer having a diameter of 200 mm in the same manner as in Example 1, and an ion implantation delamination method is performed under the same conditions as in Example 1.
  • the layer and the 300nm thick Si layer were moved to the base wafer side.
  • the lattice relaxation rate of this Ge layer was measured by Raman spectroscopy, the lattice relaxation rate was 2%, as in Example 1, and the lattice relaxation was almost unaffected.
  • etching was performed by an etch stop method using a TMAH solution, the Si layer was removed, and then a bonding heat treatment was performed using the RTA apparatus under the same conditions as in Example 1.
  • the lattice relaxation rate of the Ge layer of the GOI wafer fabricated in this way was measured by Raman spectroscopy, the lattice relaxation rate was about 20%, and it was confirmed that lattice relaxation occurred due to the bonding heat treatment. .

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

　本発明は少なくとも、ボンドウェーハとなるシリコン単結晶ウェーハの表面にＳｉ１－ＸＧｅＸ層（０＜Ｘ≦１）をエピタキシャル成長させ、該Ｓｉ１－ＸＧｅＸ層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することにより前記ボンドウェーハ内部にイオン注入層を形成し、前記Ｓｉ１－ＸＧｅＸ層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後前記イオン注入層で剥離する剥離処理を行い、少なくとも前記剥離処理を行う際の温度以上の温度で前記貼り合わせ面を結合させる結合熱処理を行なった後、前記剥離によりベースウェーハ側に移設した剥離層のＳｉ層を除去する半導体ウェーハの製造方法である。これによりＳＧＯＩウェーハやＧＯＩウェーハにおいて、歪みを有するＳｉＧｅ層に格子緩和が発生せず、格子が十分に歪んでおり、高速の半導体デバイスの作製に適する半導体ウェーハの製造方法が提供される。

Description

半導体ゥ ーハの製造方法
技術分野
[0001] 本発明は、絶縁体上に Si Ge層（0<X≤1)が形成された SGOIゥ
1 -X X
Iゥエーハ等の半導体ゥ ーハの製造方法に関するものである。 背景技術
[0002] 近年、半導体デバイスの高性能化の要求に応えるため、シリコン単結晶の表面に S i Ge層（0<X≤ 1)をェピタキシャル成長させた半導体ゥエーハを用いることが提
1 -X X
案されており、例えばこの Si Ge層をチャネル領域に用いた高速の MOSFET(
1 -X X
Metal - Oxide - Semiconductor Field Effect Transistor)などの半導体デ バイスが提案されている。
[0003] この場合、 Si Ge結晶は Si結晶に比べて格子定数が大きいため、シリコン単結
1 -X X
晶の表面にェピタキシャル成長させた Si Ge層の結晶格子には歪み (圧縮歪み）
1 -X X
が生じている。その歪み応力により Si Ge結晶のエネルギーバンド構造が変化し
1 -X X
、その結果エネルギーバンドの縮退が解けキャリア移動度の高 、エネルギーバンドが 形成される。歪みを有する Si Ge結晶は特に正孔移動度が高くなるので、この Si
1 -X X 1
Ge層をチャネル領域として用いた MOSFETは高速の動作特性が期待される。
-X X
ここで、 Si Ge層は Ge濃度が 0%より高いものであり、 Ge濃度が 100%である Ge
1 -X X
層も含む力 以下では単に SiGe層と記載する場合がある。
[0004] このような SiGe層を形成する方法として、 SOI (Silicon On Insulator)ゥヱーハ 上に SiGe層をェピタキシャル成長後、酸素雰囲気中で表面を熱酸ィ匕して Geを濃縮 し、 Ge濃度の高 ヽ SiGe層を形成すると ヽぅ酸化濃縮法が開示されて!ヽる（第 51回 応用物理学関係連合講演会 講演予稿集 28p— ZZ— 6、 p. 22、第 51回応用物 理学関係連合講演会 講演予稿集 30a—YL—10、 p. 414参照)。この方法によ れば、 Ge濃度が高ぐ厚さが薄い SiGe層を形成できるとされている。
[0005] 以下、このように絶縁膜体に SiGe層が形成されたゥエーハを、 SGOI (SiGe On Insulator)ゥエーノヽ、 Ge濃度が 100%の Ge層が形成されたゥエーハを GOI (Ge O n Insulator)ゥヱーハと記載する場合がある。 発明の開示
[0006] 本発明は、 SGOIゥエーハゃ GOIゥェーハにおいて、格子歪みを有する SiGe層が 、 Ge濃度により定まる本来の格子定数に近づく現象である格子緩和が発生せず、格 子が十分に歪んでおり、高速の半導体デバイスの作製に適する半導体ゥ ーハの製 造方法を提供することを目的とする。
[0007] 上記目的達成のため、本発明は、半導体ゥヱーハの製造方法であって、少なくとも 、ボンドゥエーハとなるシリコン単結晶ゥエーハの表面に Si Ge層（0<X≤ 1)をェ
1 -X X
ピタキシャル成長させ、該 Si Ge層を通して水素イオンまたは希ガスイオンの少な
1 -X X
くとも一種類を注入することにより前記ボンドゥエーハ内部にイオン注入層を形成し、 前記 Si Ge層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り
1 -X X
合わせ、その後前記イオン注入層で剥離する剥離処理を行い、少なくとも前記剥離 処理を行なう際の温度以上の温度で前記貼り合わせ面を結合させる結合熱処理を 行なった後、前記剥離によりべ一スウェーハ側に移設した剥離層の Si層を除去する ことを特徴とする半導体ゥエーハの製造方法を提供する。
[0008] このように、 SGOIゥエーハ等を製造する際に、ボンドゥエーハとなるシリコン単結晶 ゥエーハの表面に Si Ge層をェピタキシャル成長させ、該 Si Ge層を通して水
1 -X X 1 -X X
素イオンまたは希ガスイオンの少なくとも一種類を注入することによりボンドウヱーハ 内にイオン注入層を形成し、 Si Ge層の表面とベースウェーハの表面とを絶縁膜
1 -X X
を介して密着させて貼り合わせ、その後ボンドゥエーハ内にあるイオン注入層で剥離 する剥離処理を行うという、貼り合わせ法におけるイオン注入剥離法を用いる。このと き Si Ge層には格子歪みが生じている力 イオン注入層をボンドゥエーハの内部
1 -X X
に形成して剥離の際にはそのゥエーハの一部も Si層として移設することで、同時に移 設する Si Ge層は Si層の結晶格子に拘束されるので格子歪みが緩和しない。こ
1 -X X
の状態で剥離処理の際の温度以上の温度で結合熱処理を行なえば、 Si Ge
1 -X X層 の歪みを維持したまま貼り合わせ面を結合できる。そしてこのように貼り合わせ面を結 合させてから Si層を除去するので、その後も Si Ge層には格子緩和が発生せず、
1 -X X
Si Ge層が十分に歪んだゥエーハを製造できる。
1 -X X
[0009] なお、歪みの大きさは格子緩和率により評価できる。格子緩和率とは、 SiGe層の格 子定数が Siの格子定数と同じである場合を 0%、Ge濃度により定まる本来の格子定 数である場合を 100%として、相対的に格子緩和の程度を表す量である。格子緩和 率が低!、ほど SiGe層の歪みが大き 、ことになり好まし 、。
[0010] この場合、前記剥離層の Si層の厚さを、前記 Si Ge層の厚さの 5倍以上とするこ
1 -X X
とが好ましい。
このように、剥離層の Si層の厚さを Si Ge層の厚さの 5倍以上とすれば、 Si G
1 -X X 1 -X e層は Si層の格子に強く拘束され、歪みを十分に維持できる。
X
[0011] また、前記結合熱処理を 500°C〜1100°Cの温度で行なうことが好ましい。
このように、結合熱処理を 500°C以上で行なえば、結合熱処理が結合力向上の効 果を奏するものとなるし、 1100°C以下で行なえば、剥離した Si層への Geの拡散が抑 制され、 Si Ge層の Ge濃度の低下が抑えられるので歪みが減少せず、また SiGe
1 -X X
層 Zsi層界面が崩れずに明確に保たれ、その後の si層の除去を好適に行なえる。
[0012] また、前記結合熱処理を 600°C〜950°Cの温度で行なうことが好ましい。
このように、さらに結合熱処理が 600°C以上であれば、結合熱処理の結合力向上 の効果がより確実となり、また、 950°C以下であれば、 Geが高濃度であっても Geの溶 解'再結晶化による局在が起こらず、結晶性が高く均一な Si Ge
1 -X X層とできる。
[0013] また、前記結合熱処理を RTA装置を用いて行なうことが好まし 、。
このように、結合熱処理を高速加熱 ·高速冷却が可能な RTA (Rapid Thermal Anneal)装置で行なえば、 Geの拡散を確実に防止でき、 Si Ge層の歪みが減少
1 -X X
せず、また SiGe層 ZSi層界面が崩れず明確に保たれ、その後の Si層の除去を好適 に行なえる。
[0014] また、前記剥離層の Si層の除去をエッチングにより行なうことが好ましい。
このように、剥離層の Si層の除去をエッチングにより行なえば、均一でかつ表面粗 れのな 、除去が容易にできる。
[0015] 本発明に従えば、 SGOIゥエーハ等を製造する際に、ボンドゥエーハとなるシリコン 単結晶ゥヱーハの表面に Si Ge層をェピタキシャル成長させ、該 Si Ge層を
1 -X X 1 -X X 通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することによりイオン 注入層をボンドウヱーハの内部に形成し、 Si Ge層の表面とベースウェーハの表
1 -X X
面とを絶縁膜を介して密着させて貼り合わせ、その後イオン注入層で剥離する剥離 処理を行うという、貼り合わせ法におけるイオン注入剥離法を用いる。そして、剥離の 際にはそのゥエーハの一部も Si層として移設することで、同時に移設する Si Ge
1 -X X 層は Si層の結晶格子に拘束されるので格子歪みが緩和しない。従ってこの状態で剥 離処理の際の温度以上の温度で結合熱処理を行なえば、 Si Ge層の歪みを維
1 -X X
持したまま貼り合わせ面を強固に結合できる。そしてこのように貼り合わせ面を結合さ せて力 Si層を除去するので、その後も格子緩和が抑制され、 Si Ge層が十分に
1 -X X
歪んだゥエーハを製造できる。このように製造された SGOIゥエーハ等は、 SiGe層の 格子緩和率が低ぐ歪みが十分に大きいから、正孔移動度が高く高速動作特性を有 する半導体デバイスの作製に適するゥエーハとなる。
図面の簡単な説明
[0016] [図 1]本発明の実施形態に従った半導体ゥエーハの製造工程の一例を示す図である
発明を実施するための最良の形態
[0017] 以下、本発明につ 、て詳述する。前述のように、 SGOIゥヱーハ等の SiGe層の歪 みの大きさは半導体デバイスの高速動作のために重要であり、この歪みは Ge濃度を 高めることで大きくできる。
しかし、本発明者らは、 Ge濃度を高くしても、 SiGe層の格子緩和が起こってしまうと 歪みが小さくなつてしまうことに着目した。このように格子緩和が起こってしまうと、大き い歪みを得るために Ge濃度を高くしてもそれに応じた所望の歪みが得られなくなる。
[0018] そこで本発明者らは、この問題を解決し、格子緩和を起こさず歪みを維持したまま S GOIゥエーハあるいは GOIゥエーハを製造する方法にっ 、て検討した結果、 SGOI ゥエーハ等を製造する際に、イオン注入剥離法を用いた貼り合わせ法により、イオン 注入層をボンドゥエーハの内部に形成して剥離の際にはそのゥエーハの一部も Si層 として移設することに想到した。このようにすれば、 SiGe層は Si層の結晶格子に拘束 され格子歪みが緩和しな 、ので、この状態で剥離処理の際の温度以上の温度で結 合熱処理を行なえば、 SiGe層の歪みを維持したまま貼り合わせ面を結合できるし、 その後このように貼り合わせ面を結合させてから Si層を除去するので、その後も格子 緩和が抑制され、 SiGe層が十分に歪んだゥエーハを製造できることに想到し、本発 明を完成させた。
[0019] 以下では、本発明の実施の形態について図を用いて説明するが、本発明はこれに 限定されるものではない。
図 1は、本発明の実施形態に従った半導体ゥヱーハの製造工程の一例を示す図で ある。
まず、図 1 (a)のように、気相成長法により、ボンドウ ーハとなるシリコン単結晶ゥ ーハ 1の表面に Si Ge層 2 (0<X≤1)をェピタキシャル成長させる。 Si Ge層
1 -X X 1 -X X
2の厚さは Ge濃度等に応じて適宜調整することができる力 例えば Inn！〜 20nmと できる。この時、 Si Ge層 2には格子歪み (圧縮歪み）が発生する。 Xについては
1 -X X
格子歪みが発生する値であればよいが、十分な歪みを発生させるために、 Xは 0. 2 以上とすることが好ましい。
[0020] 気相成長は、 CVD (Chemical Vapor Deposition)法や MBE (Molecular B earn Epitaxy)法などにより行うことができる。 CVD法の場合は、例えば、 X= lなら ば原料ガスとして GeH 、 0<X< 1ならば GeHと SiH又は SiH CI等との混合ガス
4 4 4 2 2
を用いることができる。キャリアガスとしては Hが用いられる。成長条件としては、例え
2
ば温度 400〜1, 000°C、圧力 100Torr(l . 33 X 104Pa)以下とすればよい。
[0021] 次に、図 1 (b)に示すように、 Si Ge層 2を通して、水素イオンまたは希ガスィォ
1 -X X
ンの少なくとも一種類を所定のドーズ量で注入してシリコン単結晶ゥエーハ 1の内部 にイオン注入層 3を形成する。この場合、イオン注入深さは注入エネルギーの大きさ に依存するので、所望の注入深さになるように注入エネルギーを設定すればょ 、。
[0022] 次に、図 1 (c)に示すように、例えば熱酸ィ匕等で表面にシリコン酸ィ匕膜 5を形成した シリコン単結晶のベースウェーハ 4を用意し、図 1 (d)に示すように、 Si Ge層 2の
1 -X X 表面とベースウェーハ 4の表面とを絶縁膜であるシリコン酸ィ匕膜 5を介して室温にて 密着させて貼り合わせる。ベースウェーハ 4としては、上記のシリコン単結晶ゥエーハ の他、石英、炭化珪素、アルミナ、ダイヤモンド等の絶縁性ゥエーハを用いることがで きる。この際、室温での貼り合わせを行う前には、通常、貼り合わせ面を十分に清浄 化する必要がある。例えば、 NH OHと H Oの混合水溶液（SC—1 : Standard C1
4 2 2
eaningl)による洗浄を行なう場合は、例えば液温を通常より低めに設定する等、 Si に比べて洗浄時のエッチング作用により面荒れを起こしやすい Si Ge層表面の面
1 -X X
荒れを最小限に抑えるように洗浄条件を選ぶことが好ま 、。
[0023] 次に、図 1 (e)に示すように、通常 500°Cの温度で剥離熱処理をカ卩えることによりィ オン注入層 3を劈開面として剥離する。これにより、 Si Ge層 2とシリコン単結晶ゥ
1 -X X
エーハ 1の一部 6が剥離層としてべ一スウェーハ側に移設される。本発明では、このよ うに Si層 6も Si Ge層 2と共にべ一スウェーハ側に移設されるので、 Si Ge層 2
1 -X X 1 -X X は Si層 6の Si結晶格子に拘束されて圧縮歪みが維持され、格子緩和は起こらない。 尚、図 1 (d)に示す貼り合わせ工程の前処理として、両ゥ ーハの密着に供される面 をプラズマ処理することにより密着強度を高め、密着後の剥離熱処理を行なうことなく 室温程度の低温でも機械的に剥離することができる。この場合も Si層 6の存在により Si Ge層 2の圧縮歪みは維持される。
1 -X X
[0024] Si層 6の厚さはイオン注入エネルギーにより決まる力 Si Ge層 2の厚さの 5倍以
1 -X X
上とすることが好ましい。このようにすれば、 Si Ge層 2は Si層 6の格子に強く拘束
1 -X X
され、歪みを十分に維持できる。また、厚さの上限については Xの値に応じて適宜決 定できるが、 10倍以上がより好ましぐ 30倍程度が特に好ましい。また 50倍程度であ ればそれ以上としても歪み維持の効果は変わらず、十分である。
[0025] 次に、図 1 (f)に示すように、少なくとも図 1 (e)に示す剥離処理の際の温度以上の 温度で貼り合わせ面を結合させる結合熱処理を行なう。このようにすれば、 Si Ge
1 -X X 層 2が Si層 6の格子に強く拘束されたまま貼り合わせ面の結合強度を高めることがで きるので、その後 Si層 6を除去しても Si Ge層 2の歪みを十分に維持できる。
1 -X X
[0026] この場合、結合熱処理の条件は Si Ge層 2の Ge濃度や厚さにより室温よりも高
1 -X X
Vヽ温度で適宜選択すればよ!、が、剥離熱処理を行なう場合の通常の剥離熱処理温 度である 500°C以上の温度で行なえば、結合強度が高まり、例えばその後エツチン グ液で Si層を除去する場合でも、貼り合わせ面がエッチング液に侵食される等という 問題は発生しないし、研磨により Si層を除去する場合でも、研磨不良が発生しにくく なるので好ましい。また 600°C以上の温度で行なえば、結合の強度がより確実に高ま るのでさらに好ましい。また、 1100°C以下の温度で行なえば、 Geの拡散速度が低い ので、 Si層 6への Si Ge層 2の Geの拡散が抑制され、 Si Ge層 2の Ge濃度の
1 -X X 1 -X X
低下が抑えられるので歪みが減少せず、また SiGe層 ZSi層界面が崩れず明確に保 たれ、その後の Si層 6の除去を好適に行なえる。さらに、 Si Geの溶解温度は X=
1 -X X
1の場合は約 950°Cであり、 Xが小さくなるに従ってこれより高い温度となる力 あまり 結合熱処理温度が高いと Geが溶解し、これが再結晶化することにより局在し、 Si
1 -X
Ge層 2の結晶性が低下する場合もある力 950°C以下であれば Geが高濃度であつ
X
てもこのような問題は起こらず、確実に結晶性が高く均一な Si Ge層とできる。
1 -X X
[0027] また、この結合熱処理を、通常の抵抗加熱装置で行なってもよいが、急速加熱'急 速冷却が可能な RTA装置を用いて行なえば、 Geの拡散を確実に防止でき、歪みが 減少せず、また SiGe層 ZSi層界面が崩れず明確に保たれ、その後の Si層の除去を 好適に行えるので好ましい。なお、この結合熱処理は、格子緩和が発生しないように 行なうものであるから、抵抗加熱装置なら 5〜20分程度、 RTA装置なら 10〜60秒程 度とすればよい。
[0028] 最後に、図 1 (g)に示すように、ベースウェーハ側に移設された Si層 6を除去する。
結合熱処理により Si Ge層 2とべ一スウェーノ、 4とが強く結合しているので、このよ
1 -X X
うに Si層 6を除去した後も、 Si Ge層 2の格子緩和は発生せず、歪みを十分に維
1 -X X
持できる。
この除去は、研磨、エッチング、又はこれらの組み合わせにより行なうことができる。 研磨により除去する場合は、例えば従来の CMPを用いることができる。また、エッチ ングの場合は、 Si Ge層が薄くても、均一でかつ表面粗れのない除去ができるの
1 -X X
で好ましい。またこの場合、エッチング液としては Si Geよりも Siがよりエッチングさ
1 -X X
れるものであれば限定されな 、が、 TMAH (水酸化テトラメチルアンモ-ゥム）をエツ チング液として用いることができる。 TMAH液によれば、 Si層 6が除去され TMAH液 力 i Ge層 2に達したときには TMAH液の選択性によりエッチングが停止する、 すなわちエッチストップが起こる。このようなエッチストップ法により Si層 6が確実に除 去され、また Si Ge層 2の表面が滑らかなものとなるので好ましい。特に、本発明
1 -X X
にお 、ては結合熱処理にぉ 、て Geが拡散しな 、ように熱処理を行なえるので、 SiG e層 ZSi層界面が崩れずに明確に保たれるので、エッチストップがより容易になる。
[0029] このようにして製造された SGOIゥヱーハ又は GOIゥヱーハは、歪みが十分に大きく 、また格子緩和が起こらず格子緩和率が低い Si Ge層を有するので、この Si G
1 -X X 1 -X e
X層に半導体デバイスを作製すれば、キャリア移動度が高ぐ高速動作する半導体 デバイスとなる。
なお、格子緩和率の測定は、例えば X線回折法やラマン分光法により行なうことが できる。
[0030] 以下、本発明の実施例及び比較例により本発明を具体的に説明するが、本発明は これらに限定されるものではない。
(実施例 1)
直径 200mmのシリコン単結晶ゥヱーハの表面に、原料ガスを GeH、成長温度を 6
4
00°Cとして CVD法により Ge濃度 100%の Ge層を lOnmだけェピタキシャル成長さ せ、この Ge層を通して水素イオン（H+)を注入エネルギー 30keV、ドーズ量 6 X 1016 ionsZcm2の条件でイオン注入し、シリコン単結晶ゥエーハの内部にイオン注入層を 形成した。水素イオン注入後、 Ge層表面を SC— 1洗浄液で洗浄した。この洗浄は、 Ge層の表面粗れを防止するため、通常より温度を下げて 50°C以下で行なった。この 表面と、 145nmの熱酸ィ匕膜付きのシリコン単結晶べ一スウェーハとを室温で密着さ せて貼り合わせ、アルゴン雰囲気下で 500°C、 30分の剥離熱処理を行い、貼り合わ せ界面から 3 lOnmの深さに形成したイオン注入層で剥離し、 Ge層とシリコン単結晶 ゥエーハの一部（Si層）をべ一スウェーハ側に移設させた。すなわち、この場合 Si層 の厚さは 300nmであり、 Ge層の 30倍の厚さであった。
[0031] 次に、この Ge層の格子緩和率をラマン分光法で測定したところ、格子緩和率は 2% であり、格子緩和はほとんど起こっていなかった。次に、 RTA装置により 900°C、 30 秒の結合熱処理を行なった。次に、 TMAH液を用いたエッチストップ法によりエッチ ングを行い、 Si層を除去した。なお、 Si Ge層の Ge濃度が 50%以上のときの TM
1 -X X
AH液の選択比は 500倍である。 TMAH液の液温は 30°Cであり、この場合エツチン グレートは 46nmZminであるので、 300nmの厚さの Si層を除去するためにエツチン グを 8分間行なった。
[0032] このようにして作製した GOIゥエーハは、 Ge層は Ge濃度が 100%で厚さが 10nm、 シリコン酸ィ匕膜厚が 145nmであった。また、この Ge層の格子緩和率をラマン分光法 で測定したところ、格子緩和率は 2%であり、結合熱処理前とほとんど変わっておらず 、 Ge層が Ge濃度で決まる本来の歪みを維持していることが確認された。また表面粗 さは、 RMS力 SO. 2nm (測定範囲 10 m X 10 m角）であり表面粗れは少なぐ表 面にクロスハッチ模様は見られなかった。
[0033] (実施例 2)
直径 200mmのシリコン単結晶ゥエーハの表面に、原料ガスを GeH及び SiH、成
4 4 長温度を 600°Cとして CVD法により Ge濃度 50%の Si Ge 層を 15nmだけェピタ
0. 5 0. 5
キシャル成長させ、この Si Ge 層を通して水素イオンを注入エネルギー 30keV
0. 5 0. 5 、 ドーズ量 6 X 1016ionsZcm2の条件でイオン注入し、シリコン単結晶ゥエーハの内部 にイオン注入層を形成した。水素イオン注入後、 Si Ge 層表面を 50°C以下の S
0. 5 0. 5
C 1洗浄液で洗浄した。この表面と、 145nmの熱酸ィ匕膜付きのシリコン単結晶べ一 スウェーハとを室温で密着させて貼り合わせ、アルゴン雰囲気下で 500°C、 30分の 剥離熱処理を行い、貼り合わせ界面から 310nmの深さに形成したイオン注入層で 剥離し、 Si Ge 層とシリコン単結晶ゥヱーハの一部（Si層）をべ
0. 5 0. 5 一スウェーハ側に 移設させた。すなわち、この場合 Si層の厚さは 295nmであり、 Si Ge 層の約 19
0. 5 0. 5
. 7倍の厚さであった。
[0034] 次に、この Ge層の格子緩和率をラマン分光法で測定したところ、格子緩和率は 1.
5%であり、格子緩和はほどんど起こっていな力つた。次に、抵抗加熱炉にて 800°C 、 10分の結合熱処理を行なった。次に、 TMAH液を用いたエッチストップ法によりェ ツチングを行い、 Si層を除去した。このとき、実施例 1と同様に TMAH液の液温を 30 °Cとして、エッチングを 8分間行なった。 [0035] このようにして作製した GOIゥエーハは、 Si Ge 層は Ge濃度が 50%で厚さが 1
0. 5 0. 5
5nm、シリコン酸化膜厚が 145nmであった。この Si Ge 層の格子緩和率をラマ
0. 5 0. 5
ン分光法で測定したところ、格子緩和率は 1. 5%であり、結合熱処理前とほとんど変 わっておらず、 Si Ge 層が Ge濃度で決まる本来の歪みを維持していることが確
0. 5 0. 5
認された。また表面粗さは、 RMSが 0. 2nm (測定範囲 10 mX m角）であり表 面粗れは少なぐ表面にクロスハッチ模様は見られなカゝつた。
[0036] (比較例 1)
実施例 1と同様の方法で直径 200mmのシリコン単結晶ゥエーハの表面に Ge濃度 100%の Ge層を lOnmだけェピタキシャル成長させ、実施例 1と同様の条件でイオン 注入剥離法を行 、、 Ge層と厚さ 300nmの Si層とをべ一スウェーハ側に移設させた。 この Ge層の格子緩和率をラマン分光法で測定したところ、格子緩和率は実施例 1と 同様に 2%であり、格子緩和はほどんど起こっていな力つた。
次に、 TMAH液を用いたエッチストップ法によりエッチングを行 、Si層を除去した 後、 RTA装置にて実施例 1と同様の条件で結合熱処理を行なつた。
[0037] このようにして作製した GOIゥヱーハの Ge層の格子緩和率をラマン分光法で測定 したところ、格子緩和率は約 20%であり、結合熱処理により格子緩和が発生したこと が確認された。
[0038] なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単な る例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一 な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技 術的範囲に包含される。

Claims

請求の範囲
[1] 半導体ゥエーハの製造方法であって、少なくとも、ボンドゥエーハとなるシリコン単結 晶ゥヱーハの表面に Si Ge層（0<X≤1)をェピタキシャル成長させ、該 Si Ge
l -X X 1 -X 層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することにより
X
前記ボンドゥエーハ内部にイオン注入層を形成し、前記 Si Ge層の表面とベース
1 -X X
ゥエーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後前記イオン注入 層で剥離する剥離処理を行い、少なくとも前記剥離処理を行う際の温度以上の温度 で前記貼り合わせ面を結合させる結合熱処理を行なった後、前記剥離によりベース ゥエーハ側に移設した剥離層の Si層を除去することを特徴とする半導体ゥエーハの 製造方法。
[2] 前記剥離層の Si層の厚さを、前記 Si Ge層の厚さの 5倍以上とすることを特徴と
1 -X X
する請求項 1に記載の半導体ゥ ーハの製造方法。
[3] 前記結合熱処理を 500°C〜1100°Cの温度で行なうことを特徴とする請求項 1又は 請求項 2に記載の半導体ゥ ーハの製造方法。
[4] 前記結合熱処理を 600°C〜950°Cの温度で行なうことを特徴とする請求項 1乃至 請求項 3のいずれか一項に記載の半導体ゥ ーハの製造方法。
[5] 前記結合熱処理を RTA装置を用いて行なうことを特徴とする請求項 1乃至請求項 4のいずれか一項に記載の半導体ゥ ーハの製造方法。
[6] 前記剥離層の Si層の除去をエッチングにより行なうことを特徴とする請求項 1乃至 請求項 5のいずれか一項に記載の半導体ゥ ーハの製造方法。
PCT/JP2005/020185 2004-11-10 2005-11-02 半導体ウェーハの製造方法 WO2006051730A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP05800057A EP1811543A4 (en) 2004-11-10 2005-11-02 METHOD FOR PRODUCING A SEMICONDUCTOR WAFERS
US11/665,977 US7959731B2 (en) 2004-11-10 2005-11-02 Method for producing semiconductor wafer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004-326156 2004-11-10
JP2004326156A JP2006140187A (ja) 2004-11-10 2004-11-10 半導体ウェーハの製造方法

Publications (1)

Publication Number Publication Date
WO2006051730A1 true WO2006051730A1 (ja) 2006-05-18

Family

ID=36336412

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/020185 WO2006051730A1 (ja) 2004-11-10 2005-11-02 半導体ウェーハの製造方法

Country Status (5)

Country Link
US (1) US7959731B2 (ja)
EP (1) EP1811543A4 (ja)
JP (1) JP2006140187A (ja)
KR (1) KR20070084075A (ja)
WO (1) WO2006051730A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008120627A (ja) * 2006-11-10 2008-05-29 Shin Etsu Chem Co Ltd ゲルマニウム系エピタキシャル膜の成長方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200802544A (en) * 2006-04-25 2008-01-01 Osram Opto Semiconductors Gmbh Composite substrate and method for making the same
JP4577382B2 (ja) * 2008-03-06 2010-11-10 信越半導体株式会社 貼り合わせウェーハの製造方法
JP4790786B2 (ja) * 2008-12-11 2011-10-12 信越化学工業株式会社 塗布型ケイ素含有膜の剥離方法
US8877608B2 (en) * 2012-07-02 2014-11-04 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences Method for preparing GOI chip structure
CN102738060B (zh) * 2012-07-02 2014-04-23 中国科学院上海微系统与信息技术研究所 一种goi晶片结构的制备方法
CN103594411A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 绝缘体上锗硅的形成方法
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
US10176991B1 (en) 2017-07-06 2019-01-08 Wisconsin Alumni Research Foundation High-quality, single-crystalline silicon-germanium films

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001046992A (ja) * 1999-08-05 2001-02-20 Ohbayashi Corp 既設廃棄物処分場の補修方法
JP2001284558A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 積層半導体基板及びその製造方法並びに半導体装置
WO2002043153A1 (fr) * 2000-11-27 2002-05-30 Shin-Etsu Handotai Co.,Ltd. Procede de fabrication de plaquette de semi-conducteur
JP2003017705A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 電界効果トランジスタ及び半導体装置の製造方法
WO2003046992A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production d'une tranche de soi
WO2004006327A2 (en) * 2002-07-09 2004-01-15 S.O.I. Tec Silicon On Insulator Technologies Transfer of a thin layer from a wafer comprising a buffer layer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
JP3607194B2 (ja) 1999-11-26 2005-01-05 株式会社東芝 半導体装置、半導体装置の製造方法、及び半導体基板
US6690043B1 (en) * 1999-11-26 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
WO2003046993A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes soi
US7018910B2 (en) * 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
FR2851848B1 (fr) * 2003-02-28 2005-07-08 Soitec Silicon On Insulator Relaxation a haute temperature d'une couche mince apres transfert
JP2004265975A (ja) * 2003-02-28 2004-09-24 Trecenti Technologies Inc 半導体装置の製造方法および半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001046992A (ja) * 1999-08-05 2001-02-20 Ohbayashi Corp 既設廃棄物処分場の補修方法
JP2001284558A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 積層半導体基板及びその製造方法並びに半導体装置
WO2002043153A1 (fr) * 2000-11-27 2002-05-30 Shin-Etsu Handotai Co.,Ltd. Procede de fabrication de plaquette de semi-conducteur
JP2003017705A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 電界効果トランジスタ及び半導体装置の製造方法
WO2003046992A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production d'une tranche de soi
WO2004006327A2 (en) * 2002-07-09 2004-01-15 S.O.I. Tec Silicon On Insulator Technologies Transfer of a thin layer from a wafer comprising a buffer layer

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
MALEVILLE C ET AL: "Smart-cut (R) technology: from 300 mm ultrathin SOI production to advanced engineered substrates.", SOLID STATE ELETRONICS., vol. 48, no. 6, June 2004 (2004-06-01), pages 1055 - 1063, XP004492653 *
See also references of EP1811543A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008120627A (ja) * 2006-11-10 2008-05-29 Shin Etsu Chem Co Ltd ゲルマニウム系エピタキシャル膜の成長方法

Also Published As

Publication number Publication date
US20080138959A1 (en) 2008-06-12
JP2006140187A (ja) 2006-06-01
KR20070084075A (ko) 2007-08-24
EP1811543A1 (en) 2007-07-25
US7959731B2 (en) 2011-06-14
EP1811543A4 (en) 2011-06-22

Similar Documents

Publication Publication Date Title
JP4617820B2 (ja) 半導体ウェーハの製造方法
JP5107911B2 (ja) 転位の無い歪んだ結晶を作成するための方法
WO2006051730A1 (ja) 半導体ウェーハの製造方法
US6927147B2 (en) Coplanar integration of lattice-mismatched semiconductor with silicon via wafer bonding virtual substrates
JP2002164520A (ja) 半導体ウェーハの製造方法
US7067430B2 (en) Method of making relaxed silicon-germanium on insulator via layer transfer with stress reduction
JP2005516395A (ja) ひずみ緩和されたＳｉＧｅオン・インシュレータ及びその製造方法
JP2006524426A (ja) 基板上に歪層を製造する方法と層構造
KR101142138B1 (ko) 적층기판의 세척방법, 기판의 접합방법 및 접합 웨이퍼의제조방법
JP4654710B2 (ja) 半導体ウェーハの製造方法
KR101554754B1 (ko) 붙여 맞댐 기판의 제조 방법
JP4296726B2 (ja) 半導体基板の製造方法及び電界効果型トランジスタの製造方法
EP1437764A1 (en) A compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate
JPH10326883A (ja) 基板及びその作製方法
WO2013067572A1 (en) A semiconductor-on-insulator structure and process for producing same
JP4613656B2 (ja) 半導体ウエーハの製造方法
JP2008205062A (ja) 半導体基板の製造方法および半導体基板
JP2008159692A (ja) 半導体基板の製造方法
WO2007007537A1 (ja) ボンドウエーハの再生方法及びボンドウエーハ並びにｓｓｏｉウエーハの製造方法
JP4649918B2 (ja) 貼り合せウェーハの製造方法
JP4626133B2 (ja) 貼り合せウェーハの製造方法
JP2002118242A (ja) 半導体部材の製造方法
JP5031190B2 (ja) 歪みＳｉ層を有する半導体ウェーハの製造方法
JP2004320000A (ja) 歪Ｓｉ−ＳＯＩ基板の製造方法
JP2001291851A (ja) 半導体部材の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KM KN KP KR KZ LC LK LR LS LT LU LV LY MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11665977

Country of ref document: US

REEP Request for entry into the european phase

Ref document number: 2005800057

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2005800057

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020077010462

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2005800057

Country of ref document: EP