TWI391516B - 低溫製造高應變ｐｅｃｖｄ氮化矽薄膜之方法 - Google Patents

低溫製造高應變ｐｅｃｖｄ氮化矽薄膜之方法 Download PDF

Info

Publication number
TWI391516B
TWI391516B TW095111515A TW95111515A TWI391516B TW I391516 B TWI391516 B TW I391516B TW 095111515 A TW095111515 A TW 095111515A TW 95111515 A TW95111515 A TW 95111515A TW I391516 B TWI391516 B TW I391516B
Authority
TW
Taiwan
Prior art keywords
pressure source
source material
amorphous film
film pressure
plasma
Prior art date
Application number
TW095111515A
Other languages
English (en)
Other versions
TW200700578A (en
Inventor
Michael P Belyansky
Oleg Gluschenkov
Ying Li
Anupama Mallikarjunan
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200700578A publication Critical patent/TW200700578A/zh
Application granted granted Critical
Publication of TWI391516B publication Critical patent/TWI391516B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Description

低溫製造高應變PECVD氮化矽薄膜之方法
本發明關於半導體裝置製造，尤其關於增加非晶薄膜壓力源(stressor)(即應力誘發(stress inducing))材料的應力位準(stress level)。
應力工程在增加半導體裝置性能方面，扮演重要的角色。此類應力應用的典型範例廣泛用於應變的半導體雷射及應變的電晶體(例如，應變通道之場效電晶體，FET)，以及相關的應變電路，例如互補式金氧半(CMOS)電路)。於應變FET通道案例中，係以下列方式將應力施於電晶體結構，使得裝置通道區有利地應變，導致電子(或電洞)遷移率增加，因而實質改善裝置速度。電子與電洞遷移率的晶格應變的正面效果，係取決於特定半導體的結晶對稱性，以及電晶體通道的應變張量(tensor)的各種組件與半導體結晶對稱性如何的相關，或者尤其是與晶格的對稱性的對稱平面、軸與中心如何的相關。
因此，有益的通道應變類型為以下的函數：(a)半導體類型；(b)載子類型(電子或電洞)；(c)通道平面的晶向與旋轉；及(d)通道中電流的方向。再者，有益的通道應變可由許多不同的技術誘發，因其取決於電晶體的幾何結構與如何應用外部應力。
於一有用的範例中，經由高度應力膜(highly stressed film)(其覆蓋電晶體閘極並部分覆蓋源極/汲極區)，將應力施於形成在標準(100)矽晶圓上之矽基nFET與pFET。高度應力膜的類型於此技藝中稱為應力閘極襯層。於此類應用中，拉伸應力閘極襯層應用於nFET裝置，以改善電子遷移率，而壓縮應力襯層用以加速pFET裝置。此情況顯示於圖1。
尤其是圖1顯示(經由剖面圖)半導體結構100，其包含半導體基板102，係包含由隔離區108分隔的nFET裝置區104與pFET裝置區106。在nFET裝置區104上面的是nFET 120，其包含閘極介電質122與摻雜n型摻雜質的閘極導體124。nFET 120包含位於半導體基板102內的源極/汲極擴散區126，以及位在至少閘極導體124裸露側壁上的間隙壁121。pFET裝置區106包含pFET 128，係包含閘極介電質122與摻雜p型摻雜質的閘極導體124。pFET 128的源極/汲極擴散區126呈現於半導體基板102的pFET 128足印(footprint)，以及間隙壁121亦呈現在至少閘極導體124的裸露側壁。如圖所示，拉伸氮化物襯層130呈現於nFET裝置區104，而壓縮氮化物襯層132呈現於pFET裝置區106。
於此先前技藝範例中，應力襯層(由襯層130與132表示)為壓力源材料，其施力於電晶體結構。壓力源的形狀(於此範例中，襯層自行對準電晶體通道)及其應力類型(拉伸或壓縮)，以及電晶體結構對各別的電晶體通道125產生有益的應變。一旦電晶體與壓力源的結晶類型與幾何形狀為不變的，壓力源的高應力位準將使通道產生較高的應變，而導致較佳的性能改善。因此，非常希望能增加壓力源材料的應力位準。
先前技藝中亦熟知壓力源材料的其他類型。例如，嵌於矽結晶的SiGe結晶島可導致Si周圍的高度壓縮應力。此結晶壓力源可用於改善矽基pFET的性能。於另一範例中，使非晶氮化矽壓力源形成為閘極間隙壁的形式。
亦知各種類型與形狀的壓力源的組合可進一步改善裝置性能。例如，上述的嵌入SiGe結晶壓力源可與上述的非晶應力閘極襯層結合，進一步改善矽基pFET的性能。
儘管先前技藝中具有形成非晶應力閘極襯層的優點，仍有需要提供改善的非晶壓力源材料，其中拉伸與壓縮應變的應力位準均增加。此類材料可用以增加半導體結構鄰近有益的應變位準，而與特定壓力源形狀、半導體結晶類型、半導體裝置類型及裝置的幾何無關。
再者，非常希望改善的壓力源材料是在低溫(約400－550℃的等級或更低)形成，以保護鄰近微結構的溫度敏感元件。例如，某些III－V化合物半導體(例如，GaAs)在500℃以上是不穩定的。此外，矽基電晶體的某些元素(例如，矽化物接觸與高活化摻雜質)在高溫製程會有不想要的影響。
在電漿增強化學氣相沈積(PECVD)製程執行於約500℃以下。已知的非晶壓力源材料的範例是由PECVD製程沉積的非晶氮化矽膜。一般而言，PECVD形成的氮化矽膜的應力是由最佳化氣體流量、電漿功率與其他沉積參數調變。此類最佳化僅提供應力位準有限的增益，而對調整應力符號(sign)(壓縮或拉伸)非常有效。
藉由增加PECVD沉積溫度(超過500℃)，或在約600℃或以上的溫度使用高溫快速熱化學氣相沉積(RT CVD)也可能使SiN薄膜達到相當高的應力位準。當RT CVD可產生高度應變的拉伸SiN膜時，RT CVD製程的典型溫度接近700℃。
再者，尚未知有存在的壓縮的RT CVD膜。現今CMOS裝置具有相當低的中間製程(MOL)溫度預算，其逐漸地接近後段製程溫度，約400℃。MOL溫度預算議題對於以高溫不穩定的NiSi為主的裝置而言變得特別重要，因為這些裝置的缺陷程度隨著溫度大於450℃而戲劇化地增加。因此，所有高溫MOL的解決方案均無法使用，而且在低溫(低於450℃)由PECVD技術達到高應力位準變成65與45 nm節點裝置工程的關鍵組件。
本發明提供一種藉由修改壓力源內部結構，以增加非晶薄膜壓力源之應力位準的方法。本發明方法包含：形成一非晶膜壓力源材料之一第一部分於一基板之至少一表面上，此第一部分具有定義一第一應力值之一第一機械應變狀態；及緻密化非晶膜壓力源材料之第一部分，使得第一機械應變狀態實質未改變，而增加第一應力值。
於本發明方法中，“基板”一詞用意乃包含半導體基板及/或一FET。
於一些實施例中，重複任何次數的形成及緻密化步驟，以獲得具有預選所欲厚度之非晶薄膜壓力源材料。
由上述發明方法所形成的壓力源膜在緻密化表面後，可選擇性地利用任何一已知方法改變(增加)其機械應變，並因而進一步增加其應力。也可利用微影與蝕刻使壓力源選擇性地塑形成任何形式，以最大化其對可用微結構的影響(施加力)。
於本發明之實施例中，非晶壓力源為習知沉積製程所形成的含氫非晶氮化矽(SiN)膜。沉積之後，含氫非晶SiN膜經歷緻密化處理，其係使用低溫電漿處理，導入活化氮(例如，原子氮、分子氮或原子氮離子)至SiN膜的上區域(upper region)，以緻密化SiN薄膜的上區域。於此實施例中，電漿處理執行於約550℃或更低的溫度。
本發明方法可與其他已知增加壓力源內部應力的方法結合，亦可用於各種明智地應用此類壓力源改善可用微裝置的電與光學參數的幾何方案中。本發明方法更可在約550℃或以下的低製程溫度下運作，使本發明方法特別適用於溫度敏感微結構。
增加薄膜的應力位準的其他已知後置處理，係針對藉由實質重排其化學鍵結，而改變被處理膜內部的機械應變狀態。因此，使用此類方法僅增加一種類型的應力(拉伸或壓縮)。例如，密集加熱應力氮化矽膜，導致氫自此類膜的Si－H與N－H鍵脫離或移除，而增加拉伸應力，但卻降低壓縮應力。本發明的教示不同於此類技藝，因其對拉伸與壓縮膜兩者均有同等作用。
本方法不同於先前技藝，因為針對保護所沉積膜的機械應變狀態，而增加其應力。因而允許獨立地最佳化初鍍膜(as－deposited film)中的機械應變符號及位準，以及所致膜的最終應力位準。
本發明提供一種增加非晶薄膜壓力源材料之應力位準的方法，其係藉由改變膜內部結構的技術，現在參考下面論述與本申請案相關的圖式詳細說明。請注意，本申請案的圖式係用以說明，因此未按比例描繪。
現在參考圖2A－2C，說明本發明的基本處理步驟。尤其是，圖2A繪示結構10，其包含形成在半導體基板12表面上方的非晶薄膜壓力源材料14。注意圖2A－2C僅繪示半導體基板12的一小部分，而本發明方法可用於半導體基板12的整個表面，其可包含電晶體裝置於其上，例如圖3所示。圖3的結構將於後更詳細論述。雖然以下討論的情況是當壓力源材料沉積在半導體基板上，但是本發明對於壓力源材料形成在FET上，或同時形成在FET與半導體基板上亦有同等作用。
參考回圖2A，此結構首先由提供的半導體基板12形成。半導體基板12可以是經預處理的基板，其具有一或多個電晶體位於其表面上。為了清楚說明，電晶體未顯示於圖2A－2C的剖面圖。用於本發明的半導體基板12包含任何半導體材料，包含舉例如：Si、SiGe、SiGeC、SiC、GaAs、InAs、InP及其他III/V與II/V化合物半導體。半導體基板12也可包含層疊半導體基板，例如，Si/SiGe、絕緣層上矽(SOI)或絕緣層上SiGe基板。半導體基板12可經摻雜、未摻雜或包含一或多個摻雜區於其中。例如，半導體基板12可包含井區、源極/汲極擴散區、源極/汲極延伸區、環狀區(halo regions)及類似者。半導體基板12也可包含隔離區，其使各類型的半導體裝置彼此隔開。半導體基板12可包含任何主要或次要晶向，包含如(110)、(100)或(111)。半導體基板12可以是未受應變、應變、或應變與未受應變區域的組合。
半導體基板12可以是混成半導體基板，其包含至少兩相同或不同半導體材料的平面區，當製造時各區域具有不同晶向，例如，於2003年6月17日申請之同受讓人及同申請中之美國申請序號10/250,241，名稱為“High－Performance CMOS SOI Devices on Hybrid Crystal Oriented Substrates”。
提供基板12之後，非晶薄膜壓力源材料14係形成在半導體基板12之至少一表面上。根據本發明，本發明的非晶薄膜壓力源材料14具有定義第一應力值的第一機械應變狀態(不是壓縮就是拉伸)。第一應力值可依據所沉積的材料、將材料形成於其上的基板、以及沉積膜的技術而變化。PECVD沉積的非晶含氫SiN膜處於拉伸應變下之典型第一應力值約為0.5－1.0 GPa，而相同的膜處於壓縮應變下之典型第一應力值約為－1－1.5 GPa。
可利用習知沉積製程形成非晶薄膜壓力源材料14(其可稱為初鍍膜(as deposited film))，習知沉積製程包含，例如：化學氣相沈積、電漿增強化學氣相沉積或快速熱化學氣相沉積。一般而言，沉積製程在約550℃或更低的溫度執行，而不致於影響位於半導體基板12內或上的溫度敏感元件。較佳地，非晶薄膜壓力源14係以電漿增強化學氣相沉積製程形成。
本發明此時點所形成的初鍍非晶薄膜壓力源材料14，典型具有約1至200 nm的厚度，而更典型的厚度約20至約100 nm。
非晶薄膜壓力源材料14包含任何應力誘發材料，包含例如：氮化物、氧化物或金屬。較佳地，非晶壓力源材料14是由SiN組成。應力誘發材料可包含氫，因此於此完成含氫的材料(例如含氫的SiN)。“非晶(amorphous)”一詞表示壓力源材料14缺少界定良好的結晶結構。
應注意的是，於本發明此時點，顯示於圖2A的初鍍非晶薄膜壓力源材料14與先前技藝的壓力源材料並無不同。圖2B顯示包含初鍍壓力源材料14的結構受到緻密化步驟後形成的結構。根據本發明，執行緻密化步驟的條件，係使壓力源材料的第一機械應變狀態實質未改變，而增加第一應力值。換言之，本發明之緻密化步驟增加壓力源材料14的應力值至大於第一應力值的數值，而不改變此層是處於壓縮或拉伸應變。舉例而言，本發明的緻密化步驟增加拉伸應變含氫SiN材料的應力值，由初鍍值約0.8 Gpa增加至一第二應力值約1.2 GPa，而壓縮應變材料的應力值也由初鍍值約1.4 GPa增加至一第二應力值約2.0 GPa。
如圖2B所示，緻密化步驟導致非晶薄膜壓力源材料16具有一上區域20與一下區域18。上區域20的密度大於下區域18的密度。下區域18的密度通常為初鍍膜14的密度。上區域及下區域內的密度可以依據一些因子而異，該些因子包含，例如：壓力源材料的類型及其厚度，以及緻密化步驟的條件。一般而言，關於上述例示的壓力源材料，含氫SiN壓力源膜的下區域18的密度約為2.4 gm/cc，而同膜的上區域的密度約為2.6 gm/cc。
由本發明緻密化步驟形成之非晶薄膜壓力源材料16的上區域20的厚度，係依據所用的緻密化製程的類型及條件而異。一般而言，緻密化形成的上區域20的厚度約0.5至約20 nm，更典型的厚度是約1至約10 nm。
初鍍非晶薄膜壓力源材料14的緻密化可，利用任何能增加該層表面部分的密度的技術執行。可用於增加初鍍薄膜應力材料14的應力值之緻密化處理，包含但不限於：在約550℃或更低的溫度執行電漿氮化或輻射暴露。較佳地，本發明利用電漿氮化製程達到緻密化。
當利用電漿氮化緻密化初鍍非晶薄膜壓力源材料14的上部分時，可使用任何含氮電漿，其包含原子氮、分子氮或原子氮離子。含氮電漿係衍生自任何含氮的來源，例如，N2 、NO、NH3 、N2 O或其混合物。如上所述，本發明使用的電漿氮化製程是執行於約550℃或更低的溫度，而更典型的溫度是約350℃至約450℃。電漿氮化製程通常執行一段時間約0.5至約200秒，而更典型的時間是約5至約60秒。應注意的是，延長於此提及的時間範圍並不會進一步改善應力位準。
於本發明此時點，相較於初鍍膜，具有增加的應力值的緻密化非晶薄膜壓力源材料16可塑形成任何形式，例如間隙壁或襯層，以最大化其對有用微型結構的效應(亦即，施加力)。塑形可由微影及蝕刻達成。
於一些實施例及如圖2C所示，可重複任何次數的沉積及緻密化步驟，以提供具有交替的非緻密化與緻密化區域的多層式非晶薄膜壓力源材料。再者，可重複任何次數的本發明步驟，以提供具有預選厚度及具有增加應力值的壓力源材料。於圖2C中，結構包含三層緻密化薄膜壓力源材料(16、16A與16B)，各包含一下非緻密化區(18、18A與18B)與一上緻密化區(20、20A與20B)。
圖2C所示的多層式非晶薄膜壓力源材料可塑形成任何形式，例如間隙壁或襯層，以最大化其對有用微型結構的效應(即，施加力)。再者，可選擇性地以任何習知可進一步增加材料應力值的方法，處理多層式非晶薄膜壓力源材料。
應注意的是，本發明的各種步驟可在原址執行，而在沉積與緻密化步驟間不必破真空，或者在沉積與緻密化步驟間，或在多次的沉積與緻密化步驟間可破真空。
如上所述，本發明方法可用於增加應力襯層材料的應力值，其係形成在包含電晶體形成於其上的半導體基板上方。此類結構如圖3所示。應注意圖3與圖1相似，除了呈現本發明包含下非緻密化區18與上緻密化區20之緻密化非晶薄膜壓力源材料16外。
尤其是圖3顯示(經由剖面圖)半導體結構50，其包含半導體基板12，係包含由隔離區56分隔的nFET裝置區52與pFET裝置區54。在nFET裝置區52上方的是nFET66，其包含閘極電介質58與摻雜n型摻雜質的閘極導體60。nFET 66亦包含位於半導體基板12內之源極/汲極擴散區62，以及位在至少閘極導體60裸露側壁上的間隙壁64。pFET裝置區54包含pFET 68，其包含閘極電介質58與摻雜p型摻雜質的閘極導體60。pFET 68的源極/汲極擴散區62呈現於半導體基板12的pFET 68足印，以及間隙壁64亦呈現在至少閘極導體60的裸露側壁。如圖所示，包含區域18T與20T之拉伸氮化物襯層16T位於nFET裝置區52，而包含區域18C與20C之壓縮氮化物襯層16C位於pFET裝置區54。
圖3所示缺少本發明具有上區域密度比下區域高的壓力源材料之結構，係使用此技藝中熟知的習知製程來形成。例如，首先經由微影與蝕刻定義溝渠於基板，來形成隔離區域56。蝕刻步驟後，可形成選擇性的溝渠介電襯層，而後，可沉積溝渠介電質(例如氧化物)於溝渠內。溝渠填塞後，接著可進行平坦化製程，例如化學機械研磨(CMP)或碾磨。
選替地，可利用區域氧化矽製程來形成隔離區域。
接著，利用任何習知CMOS製程將FET形成在半導體基板12表面上之nFET裝置區52與pFET裝置區54。方法包含形成包含閘極介電質與閘極導體之層狀堆疊於半導體基板12表面上的步驟。閘極介電質可利用熱製程，例如氧化或習知沉積製程形成。可用於本發明之閘極介電質包含：氧化物、氮化物、氮氧化物、或其多層組合。閘極導體可利用習知沉積製程形成。當使用多晶Si或SiGe閘極時，導體材料可由原址摻雜沉積製程，或沉積後接著離子植入來形成。植入遮罩與不同的離子植入可用以形成不同導電性的FET。在形成層狀堆疊後，利用微影與蝕刻圖案化至少該閘極導體(或閘極介電質為選擇性)。可利用熱製程形成鈍化層鄰接各圖案化閘極區域。之後，利用離子植入與退火，形成源極/汲極延伸。接著，利用沉積與蝕刻形成側壁間隙壁，之後利用離子植入與退火形成源極/汲極擴散區。可以省略用於活化上述S/D延伸的退火步驟，而使活化可以發生在源極/汲極的活化期間。於一些實施例中，側壁間隙壁可包含本發明的緻密化非晶壓力源材料，單獨地或與其他絕緣材料一起。
除此技術外，可利用習知閘極替換製程形成FET於半導體基板表面上。
接著，藉由上述步驟形成本發明的壓力源材料。尤其是，可於單一製程使用本發明的步驟，處理在各FET上的壓力源材料。選替地，在多重步驟中處理各FET上的壓力源材料，其中在位於未受保護區的壓力源材料形成期間，於裝置區上方形成阻擋遮罩(block mask)，然後移除阻擋遮罩，並重複製程在含有本發明壓力源材料之先前未受保護區，形成阻擋遮罩。在緻密化之後，可利用蝕刻步驟使壓力源材料塑形成任何所欲形狀。
圖4A與4B為處於拉伸應變(圖4A)與壓縮應變(圖4B)本發明多層式緻密化非晶SiN壓力源材料，以及多層式中斷式(interrupted)沉積的習知薄膜SiN壓力源材料之圖式。本發明的材料標示為〝發明〞，而習知材料標示為〝習知〞。應注意，利用各種SiN層中斷式沉積形成SiN膜的習知方法，係為提供增加壓力源材料應力值的已知方式。圖中所示數據顯示本發明方法提供進一步增加SiN應力值，且超出使用先前技藝所能達到的應力值的手段。
尤其是，相較於各沉積步驟間未經緻密化之類似的多層膜，使用本發明製程能達到增加70%的應力。拉伸與壓縮SiN膜兩者皆顯示出增加。
使用本發明方法準備十六層的應力SiN膜，其中係利用PECVD。多層式結構中各SiN層的厚度約為10－10,000之間，且在各沉積間，使用活化氮處理，亦即電漿氮化，使SiN膜歷經緻密化。該膜的X－射線反射(XRR)資料顯示，各獨立層由兩個區域(一下區域與一上區域，上區域的蜜地比下區域高)構成。表1概述上區域的密度。顯然地，活化氮處理導致實質密集的上膜。上區域的厚度估計在15－25之間。處理的最佳歷時是10至60秒。處理超過此時間範圍並不會使上區域的密度產生任何實質的增加，也不會增加膜的厚度或應力值。
雖然特別顯示與描述本發明與其相關的較佳實施例。熟悉此項技藝者應了解以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
10．．．結構
12．．．半導體基板
14．．．非晶薄膜壓力源材料
16．．．緻密化薄膜壓力源材料
16A．．．緻密化薄膜壓力源材料
16B．．．緻密化薄膜壓力源材料
16C．．．壓縮氮化物襯層
16T．．．拉伸氮化物襯層
18．．．下區域
18A．．．下非緻密化區
18B．．．下非緻密化區
18C．．．區域
18T．．．區域
20．．．上區域
20A．．．上緻密化區
20B．．．上緻密化區
20C．．．區域
20T．．．區域
50．．．半導體結構
52．．．nFET裝置區
54．．．pFET裝置區
56．．．隔離區
58．．．閘極介電質
60．．．閘極導體
62．．．源極/汲極擴散區
64．．．間隙壁
66．．．nFET
68．．．pFET
100．．．半導體結構
102．．．半導體基板
104．．．nFET裝置區
106．．．pFET裝置區
108．．．隔離區
120．．．nFET
121．．．間隙壁
122．．．閘極介電質
124．．．閘極導體
125．．．電晶體通道
126．．．源極/汲極擴散區
128．．．pFET
130．．．拉伸氮化物襯層
132．．．壓縮氮化物襯層
圖1是說明習知半導體結構的剖面示意圖，其中藉由在電晶體上方施以高應力SiN襯層，而於CMOS電晶體通道區域產生應力。
圖2A－2C是說明本發明增加形成在半導體基板表面的壓力源材料應力值的各製程步驟的剖面示意圖。
圖3是說明半導體結構的剖面示意圖，其中藉由在半導體基板的部分頂部以及形成在基板上的電晶體裝置，施以本發明高應力壓力源材料，而於CMOS電晶體通道區域產生應力。
圖4A－4B圖示顯示本發明SiN壓力源材料與習知多層中斷式沉積的SiN壓力源材料相比較，處於拉伸應變(圖4A)與壓縮應變(圖4B)的圖式。
12．．．半導體基板
16．．．緻密化薄膜壓力源材料
18．．．下區域
20．．．上區域

Claims (24)

  1. 一種增加一初鍍壓力源材料之應力位準的方法，包含：形成一非晶膜壓力源材料於一基板之至少一表面上，該非晶膜壓力源材料具有定義一應力值之一拉伸或壓縮機械應變；及緻密化該非晶膜壓力源材料，使得當增加該應力值時該拉伸或壓縮機械應變實質未改變，其中該緻密化包含輻射暴露或者於一電漿存在時之電漿氮化，該電漿包含以下其中之一：原子氮、分子氮、原子氮離子及上述組合。
  2. 如請求項1所述的方法，其中重複任何次數的該形成及緻密化步驟，以提供具有一預選厚度之一多層壓力源材料。
  3. 如請求項1所述的方法，其中該非晶膜壓力源材料包含氮化物、氧化物或金屬。
  4. 如請求項3所述的方法，其中該非晶膜壓力源材料更包含氫。
  5. 如請求項1所述的方法，其中該非晶膜壓力源材料包含SiN或含氫SiN。
  6. 如請求項1所述的方法，其中形成該非晶膜壓力源材料包含：在約550℃或更低的溫度，執行沉積製程。
  7. 如請求項6所述的方法，其中該沉積製程包含以下其中之一：化學氣相沈積、電漿增強化學氣相沉積或快速熱化學氣相沉積。
  8. 如請求項7所述的方法，其中該沉積製程為電漿增強化學氣相沉積。
  9. 如請求項1所述的方法，其中該電漿氮化係執行於溫度約550℃或更低。
  10. 如請求項9所述的方法，其中該電漿氮化執行的時間約0.5至約200秒。
  11. 如請求項1所述的方法，其中該緻密化形成該非晶膜壓力源材料之一上區域與一下區域，相較於該下區域，該上區域具有一較高的密度。
  12. 如請求項11所述的方法，其中該上區域的厚度約1至約50nm。
  13. 如請求項1所述的方法，更包含塑形該緻密化的非晶 膜壓力源材料。
  14. 一種增加一初鍍壓力源材料之應力位準的方法，包含：藉由電漿增強化學氣相沉積形成一非晶膜壓力源材料於一基板之至少一表面上，該非晶膜壓力源材料具有定義一應力值之一拉伸或壓縮機械應變；及於約550℃或更低之一溫度，藉由電漿氮化以緻密化該非晶膜壓力源材料，使得當增加該應力值時該拉伸或壓縮機械應變實質未改變。
  15. 如請求項14所述的方法，其中重複任何次數的該形成與緻密化步驟，以提供具有一預選厚度之一多層壓力源材料。
  16. 如請求項14所述的方法，其中該非晶膜壓力源材料包含氮化物、氧化物或金屬。
  17. 如請求項16所述的方法，其中該非晶膜壓力源材料更包含氫。
  18. 如請求項14所述的方法，其中該非晶膜壓力源材料包含SiN或含氫SiN。
  19. 如請求項14所述的方法，其中該電漿氮化係執行於一 含氮電漿存在時，該含氮電漿包含以下其中之一：原子氮、分子氮或原子氮離子。
  20. 如請求項14所述的方法，其中該電漿氮化執行的時間約0.5至約200秒。
  21. 如請求項14所述的方法，其中該緻密化形成該非晶膜壓力源材料之一上區域與一下區域，相較於該下區域，該上區域具有一較高的密度。
  22. 如請求項21所述的方法，其中該上區域的厚度約1至約50nm。
  23. 如請求項14所述的方法，更包含塑形該緻密化的非晶膜壓力源材料。
  24. 一種形成一半導體結構的方法，包含：提供一半導體基板，其包含有至少一nFET之至少一nFET裝置區及有至少一pFET之一pFET裝置區，係由一隔離區分開；形成一非晶膜壓力源材料於該基板之至少一表面上，且於該nFET與該pFET頂上，該非晶膜壓力源材料具有定義一應力值之一拉伸或壓縮機械應變；及緻密化該非晶膜壓力源材料，使得當增加該應力 值時該拉伸或壓縮機械應變實質未改變，其中該緻密化包含輻射暴露或者於一電漿存在時之電漿氮化，該電漿包含以下其中之一：原子氮、分子氮、原子氮離子及上述組合。
TW095111515A 2005-04-01 2006-03-31 低溫製造高應變ｐｅｃｖｄ氮化矽薄膜之方法 TWI391516B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/907,454 US7585704B2 (en) 2005-04-01 2005-04-01 Method of producing highly strained PECVD silicon nitride thin films at low temperature

Publications (2)

Publication Number Publication Date
TW200700578A TW200700578A (en) 2007-01-01
TWI391516B true TWI391516B (zh) 2013-04-01

Family

ID=37071113

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095111515A TWI391516B (zh) 2005-04-01 2006-03-31 低溫製造高應變ｐｅｃｖｄ氮化矽薄膜之方法

Country Status (6)

Country Link
US (1) US7585704B2 (zh)
EP (1) EP1864319A4 (zh)
JP (1) JP4818352B2 (zh)
CN (1) CN101584025B (zh)
TW (1) TWI391516B (zh)
WO (1) WO2006107669A2 (zh)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7582555B1 (en) * 2005-12-29 2009-09-01 Novellus Systems, Inc. CVD flowable gap fill
US9257302B1 (en) 2004-03-25 2016-02-09 Novellus Systems, Inc. CVD flowable gap fill
US7524735B1 (en) 2004-03-25 2009-04-28 Novellus Systems, Inc Flowable film dielectric gap fill process
TWI259534B (en) * 2005-05-20 2006-08-01 Ind Tech Res Inst Method for fabricating semiconductor device
US8129290B2 (en) 2005-05-26 2012-03-06 Applied Materials, Inc. Method to increase tensile stress of silicon nitride films using a post PECVD deposition UV cure
US7566655B2 (en) * 2005-05-26 2009-07-28 Applied Materials, Inc. Integration process for fabricating stressed transistor structure
US8138104B2 (en) * 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
US20070105292A1 (en) * 2005-11-07 2007-05-10 Neng-Kuo Chen Method for fabricating high tensile stress film and strained-silicon transistors
US8936702B2 (en) * 2006-03-07 2015-01-20 Micron Technology, Inc. System and method for sputtering a tensile silicon nitride film
US7560318B2 (en) * 2006-03-13 2009-07-14 Freescale Semiconductor, Inc. Process for forming an electronic device including semiconductor layers having different stresses
JP2007324391A (ja) * 2006-06-01 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20070298623A1 (en) * 2006-06-26 2007-12-27 Spencer Gregory S Method for straining a semiconductor device
US7479465B2 (en) 2006-07-28 2009-01-20 Freescale Semiconductor, Inc. Transfer of stress to a layer
US20080083955A1 (en) * 2006-10-04 2008-04-10 Kanarsky Thomas S Intrinsically stressed liner and fabrication methods thereof
BRPI0622098A2 (pt) 2006-10-31 2011-12-27 Telecom Italia Spa terminais de modo duplo e de modo énico, sistema de comunicaÇço, e, produto de software
US9245739B2 (en) 2006-11-01 2016-01-26 Lam Research Corporation Low-K oxide deposition by hydrolysis and condensation
US7700499B2 (en) * 2007-01-19 2010-04-20 Freescale Semiconductor, Inc. Multilayer silicon nitride deposition for a semiconductor device
DE102007004824A1 (de) * 2007-01-31 2008-08-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Verwendung einer zusätzlichen Verspannungsschicht über einer Schicht mit dualer Verspannung in einem Halbleiterbauelement
US7608522B2 (en) * 2007-03-11 2009-10-27 United Microelectronics Corp. Method for fabricating a hybrid orientation substrate
US20080237658A1 (en) * 2007-03-26 2008-10-02 United Microelectronics Corp. Semiconductor device and method of fabricating the same
JP2008282901A (ja) 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
US8440580B2 (en) * 2007-09-11 2013-05-14 United Microelectronics Corp. Method of fabricating silicon nitride gap-filling layer
DE102007052051B4 (de) * 2007-10-31 2012-09-20 Advanced Micro Devices, Inc. Herstellung verspannungsinduzierender Schichten über einem Bauteilgebiet mit dichtliegenden Transistorelementen
US7863646B2 (en) * 2007-12-13 2011-01-04 International Business Machines Corporation Dual oxide stress liner
US20090152639A1 (en) * 2007-12-18 2009-06-18 Texas Instruments Incorporated Laminated Stress Overlayer Using In-SITU Multiple Plasma Treatments for Transistor Improvement
DE102007063272B4 (de) * 2007-12-31 2012-08-30 Globalfoundries Inc. Dielektrisches Zwischenschichtmaterial in einem Halbleiterbauelement mit verspannten Schichten mit einem Zwischenpuffermaterial
DE102007063230B4 (de) * 2007-12-31 2013-06-06 Advanced Micro Devices, Inc. Halbleiterbauelement mit verspannten Materialschichten und Kontaktelement sowie Herstellungsverfahren hierfür
US8557712B1 (en) 2008-12-15 2013-10-15 Novellus Systems, Inc. PECVD flowable dielectric gap fill
US8278224B1 (en) 2009-09-24 2012-10-02 Novellus Systems, Inc. Flowable oxide deposition using rapid delivery of process gases
CN102652353B (zh) * 2009-12-09 2016-12-07 诺发系统有限公司 新颖间隙填充整合
US8685867B1 (en) 2010-12-09 2014-04-01 Novellus Systems, Inc. Premetal dielectric integration process
US9719169B2 (en) 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication
JP5665557B2 (ja) * 2011-01-14 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9637810B2 (en) 2011-09-30 2017-05-02 Intel Corporation Tungsten gates for non-planar transistors
WO2013048516A1 (en) 2011-09-30 2013-04-04 Intel Corporation Capping dielectric structure for transistor gates
US8981435B2 (en) 2011-10-01 2015-03-17 Intel Corporation Source/drain contacts for non-planar transistors
DE112011105925B4 (de) * 2011-12-06 2023-02-09 Tahoe Research, Ltd. Mikroelektronischer Transistor und Verfahren zum Herstellen desselben
DE112011106131B3 (de) 2011-12-06 2022-06-09 Intel Corporation Integrierte schaltkreisstruktur und verfahren zu ihrerherstellung
US8846536B2 (en) 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
US8927387B2 (en) * 2012-04-09 2015-01-06 International Business Machines Corporation Robust isolation for thin-box ETSOI MOSFETS
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9847222B2 (en) 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US9722076B2 (en) 2015-08-29 2017-08-01 Taiwan Semiconductor Manufacturning Co., Ltd. Method for manufacturing semiconductor device with contamination improvement
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
US9916977B2 (en) 2015-11-16 2018-03-13 Lam Research Corporation Low k dielectric deposition via UV driven photopolymerization
CN107305865B (zh) * 2016-04-18 2020-07-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
JP6540650B2 (ja) * 2016-10-19 2019-07-10 株式会社村田製作所 半導体装置およびその製造方法
JP6540651B2 (ja) * 2016-10-19 2019-07-10 株式会社村田製作所 半導体装置およびその製造方法
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
CN110473768A (zh) * 2018-05-09 2019-11-19 上海新微技术研发中心有限公司 氮化硅薄膜的制备方法
WO2024006211A1 (en) * 2022-06-27 2024-01-04 Lam Research Corporation Deposition and etch of silicon-containing layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5756404A (en) * 1995-12-07 1998-05-26 Micron Technologies, Inc. Two-step nitride deposition
TW560007B (en) * 2002-10-16 2003-11-01 Taiwan Semiconductor Mfg CMOS device and its manufacturing method
TW200410363A (en) * 2002-12-13 2004-06-16 Taiwan Semiconductor Mfg Chip incorporating partially-depleted, fully-depleted and multiple-gate transistors and method of fabricating the multiple-gate transistor

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5730337A (en) * 1980-07-30 1982-02-18 Nec Corp Formation of surface protecting film for semiconductor
DE3418596A1 (de) * 1983-05-18 1984-11-22 Konishiroku Photo Industry Co., Ltd., Tokio/Tokyo Elektrophotographischer photorezeptor
DE3511315A1 (de) * 1984-03-28 1985-10-24 Konishiroku Photo Industry Co., Ltd., Tokio/Tokyo Elektrostatographisches, insbesondere elektrophotographisches aufzeichnungsmaterial
US4742020A (en) * 1985-02-01 1988-05-03 American Telephone And Telegraph Company, At&T Bell Laboratories Multilayering process for stress accommodation in deposited polysilicon
US5153701A (en) * 1987-12-28 1992-10-06 At&T Bell Laboratories Semiconductor device with low defect density oxide
JPH04299570A (ja) * 1991-03-27 1992-10-22 Canon Inc 薄膜半導体装置の製造方法
JPH0822986A (ja) * 1994-07-05 1996-01-23 Sony Corp 絶縁膜の成膜方法
JPH08203894A (ja) * 1995-01-30 1996-08-09 Sony Corp 半導体装置の製造方法
JPH0982217A (ja) * 1995-09-08 1997-03-28 Yamaha Corp 電界放出型素子の製造方法
EP0766304A2 (en) * 1995-09-29 1997-04-02 AT&T Corp. Method for coating heterogeneous substrates with homogeneous layers
US6051511A (en) * 1997-07-31 2000-04-18 Micron Technology, Inc. Method and apparatus for reducing isolation stress in integrated circuits
US5981403A (en) * 1997-11-24 1999-11-09 Lucent Technologies, Inc. Layered silicon nitride deposition process
US6134971A (en) * 1998-08-27 2000-10-24 University Of Hawaii Stress induced voltage fluctuation for measuring stress and strain in materials
JP4597479B2 (ja) * 2000-11-22 2010-12-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
JP2003092409A (ja) * 2001-09-19 2003-03-28 Casio Comput Co Ltd 薄膜半導体素子およびその製造方法
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
EP1394619B1 (en) * 2002-08-02 2010-03-03 Canon Kabushiki Kaisha Method for producing electrophotographic photosensitive member, electrophotographic photosensitive member and electrophotographic apparatus using the same
US7253868B2 (en) * 2002-08-21 2007-08-07 Samsung Electronics Co., Ltd. Liquid crystal display device comprising a plurality of spacers having compression ratios gradually increasing as advancing from a center to left and right edges of display region
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
US6939814B2 (en) * 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
US7125758B2 (en) * 2004-04-20 2006-10-24 Applied Materials, Inc. Controlling the properties and uniformity of a silicon nitride film by controlling the film forming precursors
US7381619B2 (en) * 2004-04-27 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dual work-function metal gates
US7053400B2 (en) * 2004-05-05 2006-05-30 Advanced Micro Devices, Inc. Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility
JP4700295B2 (ja) * 2004-06-08 2011-06-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
US20060105106A1 (en) * 2004-11-16 2006-05-18 Applied Materials, Inc. Tensile and compressive stressed materials for semiconductors
US7432553B2 (en) * 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5756404A (en) * 1995-12-07 1998-05-26 Micron Technologies, Inc. Two-step nitride deposition
TW560007B (en) * 2002-10-16 2003-11-01 Taiwan Semiconductor Mfg CMOS device and its manufacturing method
TW200410363A (en) * 2002-12-13 2004-06-16 Taiwan Semiconductor Mfg Chip incorporating partially-depleted, fully-depleted and multiple-gate transistors and method of fabricating the multiple-gate transistor

Also Published As

Publication number Publication date
US20060223290A1 (en) 2006-10-05
EP1864319A4 (en) 2009-11-18
EP1864319A2 (en) 2007-12-12
WO2006107669A3 (en) 2009-04-09
JP4818352B2 (ja) 2011-11-16
JP2008538257A (ja) 2008-10-16
CN101584025A (zh) 2009-11-18
WO2006107669A2 (en) 2006-10-12
CN101584025B (zh) 2013-03-13
TW200700578A (en) 2007-01-01
US7585704B2 (en) 2009-09-08

Similar Documents

Publication Publication Date Title
TWI391516B (zh) 低溫製造高應變ｐｅｃｖｄ氮化矽薄膜之方法
TWI411100B (zh) 用於增進通道載子移動性之具有高應力襯料之基於Ｓｉ-Ｇｅ的半導體裝置
JP5179200B2 (ja) 高性能ｃｍｏｓ技術のための低コストの歪みｓｏｉ基板
US7763510B1 (en) Method for PFET enhancement
US7915148B2 (en) Method of producing a tensioned layer on a substrate
US6882025B2 (en) Strained-channel transistor and methods of manufacture
KR100992036B1 (ko) 응력이 가해진 게이트 금속 실리사이드층을 포함하는고성능 ｍｏｓｆｅｔ 및 그 제조 방법
KR100946038B1 (ko) 입상의 반도체 물질을 갖는, 스트레스가 주어진 반도체장치 구조
US7498229B1 (en) Transistor and in-situ fabrication process
JP4700569B2 (ja) 直接チャネル応力
TWI331781B (en) Semiconductor fabrication method, method of forming a strained semiconductor structure
KR101600553B1 (ko) 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
US20010003364A1 (en) Semiconductor and fabrication method thereof
US20090289284A1 (en) High shrinkage stress silicon nitride (SiN) layer for NFET improvement
JP2011171706A (ja) トランジスタ及びその製造方法
US20060244074A1 (en) Hybrid-strained sidewall spacer for CMOS process
US7615433B2 (en) Double anneal with improved reliability for dual contact etch stop liner scheme
GB2469240A (en) Fabrication of a stressed MOS device
JP2013506289A (ja) 酸素拡散バリア層を有する半導体デバイスおよびそれを製造するための方法
JP2006524426A5 (zh)
US20080242020A1 (en) Method of manufacturing a mos transistor device
JP4255836B2 (ja) 改善されたトランジスタ性能に対する複合スペーサライナー
KR20120018064A (ko) 인장 스트레스 막과 수소 플라즈마 처리를 이용한 ｃｍｏｓ 트랜지스터의 형성방법
JP2007005627A (ja) 半導体装置の製造方法
JP2010502025A (ja) 簡単化されたデュアル応力ライナ構成を用いる向上した性能をもつ半導体構造体