CN101584025A - 低温制作高应变等离子体增强化学气相沉积氮化硅薄膜的方法 - Google Patents

低温制作高应变等离子体增强化学气相沉积氮化硅薄膜的方法 Download PDF

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Abstract

提供了一种通过改良应力源的内部结构增加非晶薄膜应力源的应力水平的方法。该方法包括首先在基板(12)的至少一表面上形成非晶膜应力源材料的第一部分(14)，所述第一部分(18)具有确定第一应力值的第一状态的机械应变。该形成步骤之后，非晶膜应力源材料的第一部分被致密化(20)以使得第一状态的机械应变没有被实质地改变，而增加了该第一应力值。在某些实施例中，形成和致密化的步骤被重复任何多次(20、20A、20B)以获得预定的和期望的应力源的厚度。

Description

低温制作高应变等离子体增强化学气相沉积氮化硅薄膜的方法
技术领域
本发明涉及半导体器件制造，更特别地涉及一种增加非晶薄膜应力源(stressor)即导致应力的材料的应力水平的方法。
背景技术
应力工程(stress engineering)在增加半导体器件的性能方面扮演重要的角色。这种应力的应用的典型实例是广泛使用的应变半导体激光器和应变晶体管(例如，应变沟道场效应晶体管，FETs)和比如互补金属氧化物半导体(CMOS)电路的相关的应变电路。在应变FET沟道的情况，应变以这种方式施加到晶体管结构以使得器件沟道区被有益地应变而引起电子(或空穴)的迁移率增加，这又引起器件速度的显著改善。晶体晶格应变对电子或空穴迁移率的正面影响取决于特定半导体的晶体对称性和晶体管沟道中的应变张量的各个分量是如何与半导体晶格对称性相关或，更具体地，如何与晶格的对称面、轴和对称中心相关。
因此，有益的沟道应变的类型与(a)半导体类型；(b)载流子类型(电子或空穴)；(c)沟道面的晶体取向和旋量；和(d)沟道中的电子电流的方向很有关。此外，有益的沟道应变能由许多不同的技术导致，因为它取决于晶体管的几何结构和如何施加外力。在一个有用的实例中，应力经由覆盖晶体管栅极并部分覆盖源/漏区的高应力膜施加到形成于标准(100)硅晶片上的硅基nFETs和pFETs。在现有技术中这种类型的高应力膜被称为应力栅极衬垫(liner)。在这种应用中，张应力栅极衬垫施加到nFET以改善电子迁移率，而压应力栅极衬垫显示出能加速pFET器件。图1中示出这种情况。
具体地，图1示出(通过截面图)半导体结构100，该半导体结构包括半导体基板102，该半导体基板102包括被隔离区108隔离的nFET器件区104和pFET器件区106。nFET器件区104的顶上是包括栅极电介质122和用n型掺杂剂掺杂的栅极导体124的nFET 120。nFET 120包括位于半导体基板102内的源/漏扩散区126和位于至少栅极导体124的暴露的侧壁上的间隙壁(spacer)121。pFET器件区106包括pFET 128，pFET 128包括栅极电介质122和用p型掺杂剂掺杂的栅极导体124。pFET128的源/漏扩散区126出现在pFET 128的足印处的半导体基板102内，且间隙壁121也出现在至少栅极导体124的暴露的侧面上。如所示的，拉伸的氮化物衬垫130出现在nFET器件区146内，压缩的氮化物衬垫132出现在pFET器件区106内。
在现有技术的实例中，应力的衬垫(由衬垫130和132代表)是在晶体管结构上施加力的应力源材料。应力源的形状(在这个实例中，衬垫与晶体管沟道自对准)，应力源的应力类型(张应力或压应力)，和晶体管结构在各自晶体管沟道125内产生有益的应变。一旦晶体管的晶体类型和几何形状与应力源被固定，应力源中高水平的应力引起沟道125中更高的应变而导致更高的性能改善。因此，强烈期望增加应力源材料中的应力水平。
在现有技术中也有已知的其它类型的应力源。例如，嵌入到硅晶体中的SiGe晶体岛能在周围的硅中引起高的压应力。这种晶体应力源能用以改善Si基pFET的性能。在另一个实例中，非晶硅氮化物应力源成形为栅极间隙壁的形式。
也已知各种类型和形状的应力源的结合以进一步改善器件性能。例如，上述嵌入的SiGe晶体应力源能与上述非晶应力的栅极衬垫结合以进一步改善Si基pFET的性能。
尽管在现有技术中用于形成非晶应力的栅极衬垫而作出了进步，仍需提供改善的非晶应力源材料，其中对于张应变和压应变都增加应力水平。这种材料将被用于增加相邻的半导体结构中有益的应变水平，而无论具体的应力源形状，半导体晶体的类型，半导体器件的类型和器件的几何形状如何。
此外，强烈期望在低温下(在约400-550℃的量级或更低)形成改善的应力源材料以保持相邻的微结构的温度敏感元件。例如，某个比如例如GaAs的III-V族化合物半导体在500℃以上不稳定。另外，硅基晶体管某个元件(例如，硅化物接触和高活性掺杂剂)能被高温工艺不期望地影响。
等离子增强化学气相沉积(PECVD)工艺在低于500℃下进行。一个著名的非晶应力源材料的实例是由PECVD工艺沉积非晶氮化硅膜。典型地，由PECVD形成的氮化硅膜中的应力通过优化气体流、等离子体功率和其它沉积参数被调制。这种优化仅仅提供应力水平的适当的增加，同时它对于调节应力符号(压缩的或拉伸的)非常有效。
通过增加PECVD的沉积温度(高于500℃)或在约600℃以上的温度使用高温快速热化学气相沉积(RT CVD)技术，也可以在SiN薄膜中获得相对高的应力水平。虽然RT CVD能制作高应变拉伸SiN膜，但是RT CVD工艺的典型的温度接近700℃。
同时，还不知到有压缩的RT CVD膜的存在。当前技术的CMOS器件具有相对低的中线(MOL，middle-of-the-line)的温度预算，其逐渐接近约400℃的后端(BEOL，back-end-of-the-line)的温度。对于基于高温不稳定的NiSi的器件，MOL温度预算问题正变得特别尖锐，因为在这些器件中的缺陷水平在高于450℃的温度显著增加。因此所有高温MOL解决方法都不能使用，且在低温下(小于450℃)由PECVD技术获得高应力水平正成为65nm和45nm节点器件工程的关键部分。
发明内容
本发明提供一种通过改良应力源的内部结构来增加非晶薄膜应力源的应力水平的方法。本发明的方法包括：
在基板的至少一表面上形成非晶膜应力源的第一部分，所述第一部分具有确定第一应力值的第一状态的机械应变；以及
致密化非晶膜应力源材料的第一部分，使得第一状态的机械应变没有被实质地改变，而且增加了第一应力值。
在本发明的方法中，术语“基板”意指包括半导体基板和/或FET。
在一些实施例中，形成和致密化的步骤被任何多次地重复以获得预定的和期望的非晶薄膜应力源材料的厚度。
由上述发明的方法形成的应力源膜可以可选地在由一种已知的改变(增加)其机械应变的表面致密化之后被处理，并因此进一步增加它的应力。应力源也可以可选地由光刻和蚀刻成形至任何形式以最大化对有用的微结构的效应(力的施加)。
在本发明的一个实施例中，非晶应力源是由常规沉积工艺形成的含氢非晶氮化硅(SiN)膜。沉积之后，含氢非晶SiN膜受到使用低温等离子体处理进行的致密化工艺，其通过引入活性氮(比如，例如，原子氮、分子氮或原子氮离子)到SiN膜的上部区域来致密化SiN膜的上部区域。在这个实施例中，等离子体在约550℃或更低的温度进行。
本发明的方法可以与其它已知的增加应力源的应力的方法结合使用，也可以用在巧妙地应用这种应力源以改善有用的微器件的电学和光学参数的各种几何方案中。本发明的方法还在约550℃或更低的低工艺温度下起作用，这使得本发明的方法对温度敏感微结构特别有用。
其它已知的增加薄膜的应力水平的后处理涉及通过显著地再排列它的化学键来改变所处理的膜内部的机械应变的状态。因此，这种方法仅对一种类型的应力(拉伸的或压缩的)起作用。例如，应力的氮化硅膜的剧烈的加热导致氢原子从存在于这种膜中的Si-H和N-H键脱离和并被除去，这增加了张应力的水平，但降低了压应力的水平。本发明的教导与这种工艺不同，因为它对拉伸的和压缩的膜同样有效。
本发明的方法从现有技术偏离，因为它旨在保持沉积的膜的机械应变状态，而增加它的应力。因此它允许在原始沉积(as-deposited)的膜中机械应变的符号和水平以及所得的膜中的最终应力水平被独立地优化。
附图说明
图1是示出现有技术的半导体结构的图(通过剖面图)，在该半导体结构中通过在晶体管的顶上应施加高应力的SiN衬垫而在CMOS晶体管的沟道区内产生应力。
图2A至图2C是示出增加形成于半导体基板表面上的应力源材料的应力值的本发明的各个工艺步骤的图(通过剖面图)。
图3是示出半导体结构的图(通过剖面图)，在该半导体结构中通过在半导体基板的部分和形成于基板的顶上的晶体管器件的顶上施加本发明的高应力的应力源材料而在CMOS晶体管的沟道区内产生应力。
图4A至图4B是示出在张应变下(图4A)和在压应变下(图4B)本发明的SiN应力源材料与由多层间断的沉积形成的现有技术的SiN应力源材料相比较的曲线图。
具体实施方式
现将参考下面的讨论和本申请的附图来更详细地描述本发明，本发明提供由其中改良膜的内部结构的技术来增加非晶薄膜应力源材料的应力水平的方法。应该注意的是本申请的附图为说明性的目的提供，这样它们不是按比例画出。
参考图2A至图2C，其示出了本发明的基本工艺步骤。具体地，图2A示出包括形成在半导体基板12的表面的顶上的非晶薄膜应力源材料14的基板10。可以发现，图2A至图2C仅仅示出半导体基板12的一小部分，且本发明的方法可以在包括有在其上的比如图3所示的晶体管器件的半导体基板12的整个表面上使用。图3中图示的结构将在下面更详细地讨论。尽管下面的讨论描述当应力源材料沉积在半导体基板上时的情况，本发明在应力源材料形成于FET上或形成于FET和半导体基板上时同样有效。
回头参考图2A，该结构通过首先提供半导体基板12来制造。半导体基板12可以是具有一个或多个晶体管位于其表面上的预处理的基板。为了清晰，晶体管没有在图2A至2C的剖面图中示出。应用在本发明中的半导体基板12包括任何半导体材料，其包括例如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它III/V和II/VI族化合物半导体。半导体基板12也可以包括叠层的半导体基板，比如例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe基板。半导体基板12可以是掺杂的、未掺杂的或包括一个或多个在其中的掺杂区域。例如，半导体基板12可以包括阱区，源/漏扩散区，源/漏扩展区，晕(halo)区等。半导体基板12也包括将各种类型的半导体器件彼此隔离的隔离区。半导体基板12可以具有包括例如(110)、(100)或(111)的任何主或次晶体学取向。半导体基板12可以是未应变的，应变的、或具有应变的和未应变的区域的结合。
半导体基板12可以是包括相同的或不同的半导体材料的至少两个平面区域的混合半导体基板，每个区域具有不同的晶体取向，如例如在2003年6月17日提交的标题为“High-Performance CMOS SOI Devices on HybridCrystal Oriented Substrates”的同一申请人并未决的美国申请No.10/250,241中制作。
在提供半导体基板12之后，非晶薄膜应力源材料14形成于半导体基板12的至少一表面上。根据本发明，本发明的非晶薄膜应力源材料14具有确定第一应力值的第一状态的机械应变(压缩的或拉伸的)。第一应力值根据被沉积的材料、其上形成该材料的基板、以及用于沉积该膜的技术而变化。张应变下的PECVD沉积的含氢SiN膜的典型的第一应力值约为0.5-1.0GPa，而压应变下的相同的膜的典型的第一应力值约为-1-1.5GPa。
非晶薄膜应力源材料(其能被称为原始沉积的膜)使用例如包括化学气相沉积、等离子体增强化学气相沉积或快速热化学气相沉积的常规沉积工艺形成。典型地，沉积工艺在约550℃或更低的温度形成以不会不利地影响位于半导体基板12内或上的任何温度敏感元件。优选地，非晶薄膜应力源材料14由等离子体增强化学气相沉积工艺形成。
在本发明的这一点形成的原始沉积的非晶薄膜应力源材料14典型地具有从约1nm至200nm的厚度，更典型地具有从约20nm至约100nm的厚度。
非晶薄膜应力源材料14包括任何引起应力的材料，其例如包括氮化物、氧化物或金属。优选地，非晶应力源材料14由SiN组成。引起应力的材料可以包含氢和比如含氢SiN的含氢材料。在这里使用术语“非晶”以表示应力源材料14缺乏清晰界定的晶体结构。
应该注意的是如2A中所示的原始沉积的非晶薄膜应力源材料14在本发明的这一点与现有技术的应力源材料不同。图2B示出使包括原始沉积的应力源材料14的结构受到致密化步骤之后形成的结构。按照本发明，致密化步骤在一定条件下进行以使得应力源材料的第一状态的机械应变没有被实质地改变，而增加了第一应力值。即，本发明的致密化步骤使应力源材料14的应力值增加到比第一应力值大的值，而没有改变该层是处于压应变还是处于张应变。例如，本发明的致密化步骤使张应变的含氢SiN材料的应力值从0.8GPa的原始沉积的值增加到约1.2GPa的第二应力值，而压应变的材料的应力值也从约1.4GPa的原始沉积的值增加到约2.0GPa的第二应力值。
如图2B所示，致密化步骤导致具有上区域20和下区域18的非晶薄膜应力源材料16。上区域20的密度高于下区域18的密度；下区域18的密度典型地为原始沉积的膜14的密度。上和下区域内的密度可以取决于一些因素而变化，所述因素例如包括应力源材料的类型及其厚度以及致密化步骤的条件。典型地，对于上面例示的应力源材料，含氢SiN应力源膜的下区域18具有约2.4gm/cc的密度，而该膜的上区域20具有约2.6gm/cc的密度。
由本发明的致密化步骤形成的非晶薄膜应力源材料16的上区域20的厚度可以取决于使用的致密化工艺的类型以及在致密化中使用的条件而变化。典型地，由致密化形成的上区域20的厚度为从约0.5nm至约20nm，更典型地从约1nm至10nm。
原始沉积的薄膜应力源材料14的致密化可以使用能够增加层的表面部分的密度的任何技术来进行。可以用于增加原始沉积的薄膜应力材料14的应力值的致密化工艺包括，但不限于：在约500℃或更低的温度进行的等离子体氮化或辐射曝光。优选地，在本发明中通过使用等离子体氮化工艺实现致密化。
当采用等离子体氮化以致密化原始沉积的非晶薄膜应力源材料14的上部时，可以采用包括原子氮、分子氮、原子氮离子或它们的结合的任何含氮等离子体。含氮等离子体得自比如例如N2、NO，NH3、N2O或它们的混合物的任何含氮源。如上面指出的，在本发明中采用的等离子体氮化工艺在约550℃或更低的温度实施，更典型地在从约350℃至约450℃的温度下实施。等离子体氮化工艺典型地进行从约0.5秒至约200秒的持续时间，更典型地进行从约5秒至约60秒的持续时间。应该注意的是超过这里提及的时间范围，不会有应力水平的进一步的改善。
在本发明的这一点，与原始沉积的膜相比具有增加的应力水平的致密化的非晶薄膜应力源材料16可以被成形为比如例如间隙壁或衬垫的任何形式，以最大化它对有用的微结构的效应(即，力的施加)。成形可以由光刻和蚀刻来实现。
在某些实施例中和如图2C所示，沉积和致密化步骤可以被重复任何多次以提供具有非致密化和致密化区域的交替的层的多层非晶薄膜应力源材料。而且，本发明的步骤可以被多次重复以提供具有预定的厚度的具有增加的应力值的应力源材料。在图2C中，该结构包括三层致密化薄膜应力源材料(16、16A和16B)，每个具有下非致密化区域(18、18A和18B)和上致密化区域(20、20A和20B)。
如图2C中所示的多层非晶薄膜应力源材料能被成形为比如例如间隙壁和衬垫的任何形式，以最大化它对有用的微结构的效应(即，力的施加)。同时，多层致密化非晶薄膜应力材料可以可选地用能够进一步增加材料的应力值的任何常规方法处理。
应该注意的是本发明的各个步骤可以原位进行而不需要在沉积和致密化步骤之间破坏真空，或者可以在沉积和致密化步骤之间或多个沉积和致密化步骤之间破坏真空。
如上面所表明的，本发明的方法可以用于增加形成于包括其上形成的晶体管的半导体基板的顶上的衬垫材料的应力值。例如，这样的结构在图3中示出。应该注意除了存在包括下非致密化区域18和上致密化区域20的本发明的致密化非晶薄膜应力源材料16之外，图3与图1相似，。
具体地，图3示出(通过剖面图)了半导体结构50，该半导体结构包括半导体基板12，该半导体基板12包括由隔离区56隔离的nFET器件区域52和pFET器件区域54。nFET器件区域52的顶上是包括栅极电介质58和用n型掺杂剂掺杂的栅极导体60的nFET 56。nFET 56还包括位于半导体基板12内的源/漏扩散区域62和位于至少栅极导体60的暴露的侧壁上的间隙壁64。pFET器件区域54包括pFET 68，pFET 68包括栅极电介质58和用p型掺杂剂掺杂的栅极导体60。pFET 68的源/漏扩散区域62存在于pFET68的足印处的半导体基板12内，且间隙壁64也出现在至少栅极导体60的暴露的侧面上。如所示的，包括区域18T和20T的拉伸的氮化物衬垫16T存在于nFET器件区域52内，同时包括区域18C和20C的压缩的氮化物衬垫16C存在于pFET器件区域54内。
如图3所示的结构，除了具有比下区域有更高的密度的上区域的本发明的应力源材料，使用本领域中公知的常规的工艺形成。例如，隔离区56能通过首先经由光刻和蚀刻在基板中界定沟槽而形成。蚀刻步骤之后，可以形成可选的沟槽电介质衬垫，和此后比如氧化物的沟槽电介质被沉积到沟槽中。在沟槽填充之后进行比如化学机械抛光(CMP)或研磨的平面化工艺。或者，可以使用局部氧化工艺以形成隔离区。
下面，使用任何常规CMOS工艺，形成在半导体基板12的表面上在nFET器件区域52和pFET器件区域54中形成FET。一种方法包括形成包括栅极电介质和栅极导体的叠层到半导体基板12的表面上的步骤。栅极电介质能由比如氧化的热工艺或由常规沉积工艺形成。在本发明中可以采用的栅极电介质包括氧化物、氮化物、氧氮化物或它们的多层。栅极导体由常规沉积工艺形成。当使用多晶硅和SiGe栅极时，导电材料能由原位掺杂沉积工艺或由沉积和随后的离子注入形成。可以使用注入掩模和不同的离子注入以形成不同导电性的FETs。形成叠层之后，至少栅极导体(和可选的栅极电介质)由光刻和蚀刻图形化。可以使用热工艺以在每个图形化的栅极区域周围形成钝化层。此后，源/漏扩展区由离子注入和退火形成。下面，侧壁间隙壁由沉积和蚀刻形成，且此后源/漏扩散区由离子注入和退火形成。用于激活上面提及的S/D扩展区的退火步骤可以被省略且激活可以在源/漏区域的激活中进行。在某些实施例中，侧壁间隙壁可以包括单独的本发明的致密化的非晶应力源材料或还有另一种绝缘材料。
除了这种技术，可以使用常规的栅极放置工艺在半导体基板的表面上形成FETs。
然后本发明的应力源材料通过使用上述步骤形成。具体地，在每个FET上的应力源材料可以在在单一的工艺中使用本发明的步骤被处理。或者，在每个FET上的应力源材料可以在多个步骤中被处理，其中形成应力源材料的过程中，在未保护区域中一个器件区域之上形成阻挡掩模，然后那个阻止掩模被除去，且通过在包括本发明的应力源材料的先前未保护的区域上形成阻挡掩模，重复该工艺。致密化之后，使用蚀刻步骤以使应力源材料成形为任何期望的形状。
图4A和4B是比较在张应变下(图4A)和在压应变下(图4B)本发明的多层致密化非晶SiN应力源材料与多层间断沉积的现有技术的薄膜SiN应力源材料的曲线图。发明的材料标示为“本发明的”，而现有技术材料标示为“现有技术”。注意通过各种SiN层的间断沉积形成SiN膜的现有技术的方法提供已知的手段以增加应力源材料的应力值。在这些图中示出的数据表明本发明的方法提供了进一步增加超过使用现有技术能获得的SiN的应力值的手段。
具体地，与在每个沉积步骤之间没有受到致密化的类似的多层膜相比，使用本发明的工艺可以获得应力的70％的增加。对于拉伸的和压缩的SiN膜均显示了增加。
使用采用PECVD的本发明的方法制备了十六层的应力SiN膜。此多层结构的每个SiN层具有10-10000埃的厚度，且在每次沉积之间SiN膜受到使用活性氮的致密化处理，即等离子体氮化。膜的X射线反射(XRR)数据示出每个单独的层由两个区域组成(下区域和具有比下区域更高的密度的上区域)。下面的表1总结了上区域的密度。显然，活性氮处理导致显著致密的顶膜。上区域的厚度估计在15-25埃之间。处理的优化的持续时间为从10到60秒。超过这个时间范围的处理的增加不会产生上区域的密度的任何实质的增加，也不会增加膜的厚度和应力值。
表1：XRR数据
  样品  致密化后的SiN膜的上区域的密度(gm/cc)  未致密化的SiN膜的下区域的密度(gm/cc)
  拉伸的SiN  2.63  2.41
  压缩的SiN  3.17  2.57
当本发明参考其优选实施例已被具体地示出和描述，本领域的技术人员可以理解的是，在不偏离本发明的精神和范围的情况下，可以在形式和细节上做出的前述的或其它改变。因此，本发明旨在不被限于所描述和图示的精确的形式和细节，而只要落在所附的权利要求的范围内。
工业实用性
本发明可用于半导体器件的制造。更特别地，本发明提供在非晶薄膜应力源中的增加的应力水平。提供有这种导致应力的材料的半导体器件示出显著更好的性能，这对CMOS电路非常重要。

Claims (30)

1.一种增加沉积的应力源材料的应力水平的方法，包括：
在基板(12)的至少一表面上形成非晶膜应力源的第一部分(16)，所述第一部分(16)具有确定第一应力值的第一状态的机械应变；以及
致密化所述非晶膜应力源材料的第一部分(16)以使得所述第一状态的机械应变没有被实质地改变，而增加了所述第一应力值。
2.如权利要求1所述的方法，其中所述的形成和致密化的步骤被重复任何多次以提供具有预定厚度的多层应力源材料。
3.如权利要求1所述的方法，其中所述非晶膜应力源材料包括氮化物、氧化物或金属。
4.如权利要求3所述的方法，其中所述非晶膜应力源材料进一步包含氢。
5.如权利要求1所述的方法，其中所述非晶膜应力源材料包括SiN或含氢的SiN。
6.如权利要求1所述的方法，其中所述的第一状态的机械应变是拉伸的。
7.如权利要求1所述的方法，其中所述第一状态的机械应变是压缩的。
8.如权利要求1所述的方法，其中形成所述非晶应力源材料包括在约550℃或更低的温度下进行的沉积工艺。
9.如权利要求8所述的方法，其中所述的沉积工艺包括化学气相沉积、等离子增强化学气相沉积或快速热化学气相沉积中的一种。
10.如权利要求9所述的方法，其中所述沉积工艺是等离子体增强化学气相沉积。
11.如权利要求1所述的方法，其中所述的致密化包括等离子体氮化或辐射曝光中的一种。
12.如权利要求11所述的方法，其中所述致密化包括在含氮等离子体存在下在约550℃或更低的温度进行的等离子体氮化。
13.如权利要求12所述的方法，其中所述含氮等离子体包括原子氮、分子氮或原子氮离子中的一种。
14.如权利要求12所述的方法，所述等离子体氮化进行约从0.5到约200秒的持续时间。
15.如权利要求1所述的方法，其中所述的致密化形成所述非晶膜应力源材料(16)的上区域(20)和下区域(18)，所述的上区域(20)具有与所述的下区域(18)相比更高的密度。
16.如权利要求15所示的方法，其中所述的上区域具有从约1到约50nm的厚度。
17.如权利要求1所述的方法，还包括将所述致密化的非晶应力源膜材料成形。
18.一种增加原始沉积的应力源材料的应力水平的方法，包括：
在基板的至少一表面上通过等离子体增强化学气相沉积形成非晶膜应力源材料的第一部分，所述第一部分具有确定第一应力值的第一状态的机械应变，以及
在约550℃或更低的温度通过等离子氮化致密化所述非晶膜应力源材料的第一部分以使得所述第一状态的机械应变没有被实质地改变，而增加了所述第一应力值。
19.如权利要求18所述的方法，其中所述形成和致密化的步骤被重复任何多次以提供具有预定的厚度的多层应力源材料。
20.如权利要求18所述的方法，其中所述非晶膜应力源材料包括氮化物、氧化物或金属。
21.如权利要求20所述的方法，其中所述非晶膜应力源材料还包含氢。
22.如权利要求18所述的方法，其中所述非晶膜应力源材料包括SiN或含氢的SiN。
23.如权利要求18所述的方法，其中所述第一状态的机械应变是拉伸的。
24.如权利要求18所述的方法，其中所述第一状态的机械应变是压缩的。
25.如权利要求18所述的方法，其中所述的等离子体氮化在含氮等离子体的存在下进行，该含氮等离子体包括原子氮、分子氮或原子氮离子中的一种。
26.如权利要求18所述的方法，其中所述等离子体氮化进行从约0.5到约200秒的持续时间。
27.如权利要求18所述的方法，其中所述致密化形成所述非晶膜应力源材料的上区域和下区域，所述上区域具有与所述下区域相比更高的密度。
28.如权利要求27所述的方法，其中所述上区域具有从约1到约50nm的厚度。
29.如权利要求1所述的方法，还包括将所述致密化的非晶应力源膜材料成形。
30.一种形成半导体结构的方法，包括：
提供包括由隔离区隔离的至少一个nFET器件区域和至少一个pFET区域的半导体基板，nFET器件区域包括至少一个nFET，pFET器件区域包括至少一个pFET；
在所述半导体基板的至少一表面和所述nFET和pFET的顶上形成非晶膜应力源材料的第一部分，所述第一部分具有确定第一应力值的第一状态的机械应变；以及
致密化所述非晶膜应力源材料的第一部分以使得所述第一状态的机械应变没有被实质地改变，而增加了所述第一应力值。
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