CN107305865A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括提供半导体衬底，在半导体衬底上形成栅极结构，其中用于形成不同尺寸器件的栅极结构具有不同的宽/长比和间距；形成覆盖栅极结构的多层应力材料层，其中具有不同的宽/长比和间距的栅极结构具有不同层数和厚度的应力材料层；在形成每一应力材料层之后分别执行退火工艺或在形成所有应力材料层之后执行退火工艺，以使各应力材料层作用于所述栅极结构；在执行最后一步的退火工艺之后去除各层应力材料层。该方法针对各尺寸器件的特征，使用和各器件尺寸相匹配的应力记忆技术，可以使电路结构布局优化，各尺寸的器件电性能均得到提高。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
随着半导体工艺生产过程中晶体管的尺寸不断缩小，晶体管元件工作需要的电压和电流不断降低，晶体管开关的速度也随之加快，随之对半导体工艺各方面要求大幅提高。为提高CMOS晶体管等半导体器件的性能，业界引入应力记忆技术。应力记忆技术通过在半导体衬底的沟道中引入应力，以使半导体器件的性能得到改善，通过应力改善器件性能的工艺已经成为半导体领域常见的技术手段。
现有技术中应力记忆技术包括在半导体器件上方沉积应力层(例如氮化层等)，接着，进行高温退火工艺以使应力被记忆在半导体器件上，在应力被记忆在栅极多晶硅或扩散区或半导体衬底的有源区后去除应力层。压应力薄膜或拉应力薄膜均可以用于改善器件性能。比如对于CMOS晶体管中的NMOS晶体管，采用应力记忆技术可以在纵向方向上施加应力(例如，压应力)，从而提高NMOS晶体管的电子迁移率，提高NMOS晶体管驱动电流(Idrive)，进而提高NMOS晶体管的性能。
然而，通常的诸如应力记忆技术、双应力技术等均是在电路所有器件上形成一层厚度均匀的应力薄膜，这层应力薄膜在所有器件上的厚度相同，因此对不同尺寸的器件电性能提高程度不同，电路结构布局没有得到最优化，尤其对大宽/长沟道的器件性能改善有限，电路结构布局因此相对受限。这是因为这层应力材料需要考虑到最短沟道器件所能承受的最大应力，亦即最短沟道器件所能承受的最大应力薄膜厚度。
因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可以用于有针对性的选择性最优化半导体器件的性能，优化电路结构布局，同时使大尺寸器件和小尺寸器件的电性能均得到改善。
本发明的一个实施例提供一种半导体器件的制造方法，用于选择性最优化半导体器件的性能，所述方法包括：提供半导体衬底，在所述半导体衬底上形成栅极结构，其中用于形成不同尺寸器件的所述栅极结构具有不同的宽/长比和间距；形成覆盖所述栅极结构的多层应力材料层，其中具有不同的宽/长比和间距的栅极结构具有不同层数和厚度的应力材料层；在形成每一应力材料层之后分别执行退火工艺或在形成所有应力材料层之后执行退火工艺，以使各应力材料层作用于所述栅极结构，通过应力记忆技术改善各尺寸器件性能；在执行最后一步的退火工艺之后去除所述各层应力材料层。
示例性地，所述应力材料层参数基于所述不同尺寸器件的应力设计要求确定。
示例性地，所述多个栅极结构还包括用于调节相邻的用于形成器件的栅极结构之间的距离的虚拟栅极结构。
示例性地，所述虚拟栅极结构的数量数基于所述不同尺寸器件的应力设计要求确定。
示例性地，在相邻的用于形成器件的栅极结构之间的虚拟栅极结构的数量为0、1或2或者大于2。
示例性地，所述应力材料层的层数至少为两层。
示例性地，所述半导体器件为NMOS器件。
本发明的另一个实施例提供一种采用上述方法制作的半导体器件，所述半导体器件包括半导体衬底，在所述半导体衬底上形成有多个用于形成不同尺寸器件的不同宽/长比的栅极结构，其中所述不同尺寸的器件的性能通过形成相匹配的应力材料层进行选择性调整，以使大尺寸器件和小尺寸的性能均得到改善。
示例性地，所述半导体器件为NMOS器件。
本发明的再一个实施例提供一种电子装置，包括本发明提供的上述半导体器件以及与所述半导体器件相连接的电子组件。
本发明提供的半导体器件制造方法，在形成栅极结构时针对不同尺寸器件设计了不同宽/长比的栅极(电路设计中需要考虑到应力记忆效应对电性能提高的程度)；根据栅极结构的关键尺寸/空间(CD/space)的不同,首先针对小尺寸器件使用诸如化学气相沉积方式形成相对匹配厚度(比较薄)的拉应力材料层并经退火处理，此即为针对小尺寸器件的NMOS应力记忆技术；然后，针对比小尺寸器件稍微要大些的器件，使用上述的化学气相沉积方法形成一定匹配厚度的拉应力材料层并重复第一步的退火处理工艺，在第二步的化学气相沉积拉应力材料层步骤前可以根据需要沉积一定厚度的氧化物材料层，以优化应力分布；最后步骤是使用前面的化学气相沉积方法沉积针对大尺寸器件的相对应厚度的拉应力材料层并重复前面的退火处理过程；拉应力材料层数和后续工艺步骤数可以根据实际的电路栅极设计特征作相应的变化。整个工艺制程的目的是使不同尺寸的器件通过应力记忆技术的优化来获得电性能优化的器件，最终获得电性能/电路结构布局优化的电路/电子装置。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出根据本发明提供的半导体器件的制造方法的一种流程图；
图2A～图2E示出根据本发明一实施例的半导体器件的制造方法的相关步骤形成的大尺寸器件的结构的剖视图；
图3A～图3E示出根据本发明一实施例的半导体器件的制造方法的相关步骤形成的小尺寸器件的结构的剖视图；
图4示出根据本发明一实施例的的半导体器件的制造方法的一种流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了可以克服现有应力技术的局限，使大尺寸器件和小尺寸器件的性能均可以得到改善和电路结构布局得到优化，本发明提供了一种半导体器件的制造方法，用于选择性调整半导体器件的性能，如图1所示，该方法包括：步骤S101，供半导体衬底，在所述半导体衬底上形成栅极结构，其中用于形成不同尺寸器件的所述栅极结构具有不同的宽/长比和间距；步骤S102，形成覆盖所述栅极结构的多层应力材料层，其中具有不同的宽/长比和间距的栅极结构具有不同层数和厚度的应力材料层；步骤S103，在形成每一应力材料层之后分别执行退火工艺或在形成所有应力材料层之后执行退火工艺，以使各应力材料层作用于所述栅极结构，通过应力记忆技术改善各尺寸器件性能；步骤S104，在执行最后一步的退火工艺之后去除所述各层应力材料层。
本发明提供的半导体器件制造方法，首先设计形成具有特定特征包括特定栅极结构/虚拟栅极结构的电路，通过逐层形成覆盖所述半导体衬底和所述多个栅极结构的两层以上的应力材料层，使得所述两层以上的应力材料层在所述多个栅极结构的顶部的厚度相同，而在所述多个栅极结构中不同宽长比的相邻栅极结构之间的厚度不同，这样由于不同宽长比的相邻栅极结构之间的厚度应力材料层不同，从而可以不同宽长比的栅极结构对应的器件获得和器件尺寸相匹配的应力，进而器件电性能获得针对性的提高。
更优选地，所述两层以上的应力材料层在相邻的大宽/长比的栅极结构之间的厚度大于在相邻的小宽/长比的栅极结构之间的厚度，这样可以使大尺寸器件和小尺寸的性能均得到改善。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图2A至图2E、图3A～图3E以及图4来具体描述本发明的一个实施例的一种半导体器件的制造方法。其中，图2A～图2E示出根据本发明一实施例的半导体器件的制造方法的相关步骤形成的大尺寸器件的结构的剖视图；图3A～图3E示出根据本发明一实施例的半导体器件的制造方法的相关步骤形成的小尺寸器件的结构的剖视图，图4示出根据本发明一实施例的的半导体器件的制造方法的一种流程图。
在本实施例中，为了描述方便，在图2A～图2E中示出采用本发明的半导体器件的制造方法时，大尺寸器件上应力材料层的形成过程示意图；图3A～图3E示出采用本发明的半导体器件的制造方法时，小尺寸器件上应力材料层的形成过程示意图，而可以理解的是，实际制造过程中，大尺寸器件和小尺寸器件形成于同一半导体衬底的不同区域，本发明仅是出于便于理解的目的进行分别表示。此处的大尺寸器件和小尺寸器件指的是大宽长比沟道/栅极和小宽长比沟道/栅极器件，下文均提到的大尺寸器件和小尺寸器件均为该含义，将不再做说明。
本实施例的半导体器件的制造方法，包括如下步骤：
步骤S401：提供半导体衬底200，在所述半导体衬底200上形成多个栅极结构(202、203)，所述多个栅极结构包括多个用于形成不同尺寸器件的不同宽/长比的栅极结构，形成的结构如图2A和图3A所示。其中，图2A示出在半导体200上形成的用于形成大尺寸器件的栅极结构202，图3A示出在半导体200上形成的用于形成小尺寸器件的栅极结构203。图2A和图3A中栅极结构的数量仅是示意性的，不代表真实数量，其他附图中也是类似的，在后文中将不再赘述。
其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
在半导体衬底200中还可以形成其他需要的任何结构，比如浅沟槽隔离结构201，所述浅沟槽隔离结构201用于分割半导体衬底200的各个有源区，在每个有源区中还可以形成于NMOS器件或PMOS器件对应的阱区(图未示)，所述浅沟槽隔离结构201和阱区均是通过本领域常用方法形成，在此不再赘述。
栅极结构202和203通过本领域常用的方法形成，比如先形成栅极氧化层和多晶硅层，然后通过光刻刻蚀等工艺图形化该栅极氧化层和多晶硅层，随后在栅极两侧形成侧墙以形成最终的栅极结构。
示例性地，在本实施中，为了能够更好地产生应力作用，引入了应力临近技术(Stress proximity Technology，SPT)，即通过缩小栅极两侧的栅极侧墙的厚度，沉积应力层，以缩小应力层与半导体衬底和栅极之间的距离，进而提高了应力层对半导体衬底及栅极的应力作用，进一步提高半导体器件的性能。在本实施例中，在形成应力材料层之前，在栅极两侧仅形成有偏移侧墙(offset spacer)，这样使得应力层与半导体衬底和栅极之间的距离缩小，提高了应力层对半导体衬底及栅极的应力作用。
步骤S402：形成覆盖所述半导体衬底200和所述多个栅极结构的第一应力材料层204，形成的结构如图2B和图3B所示。
示例性地，在本实施例中第一应力材料层204为氮化硅层。氮化硅作为第一应力材料层204，其应力记忆性好，且氮化硅为半导体工艺中常见材质，制造成本相对较低。第一应力材料层204可以采用等离子体化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、快速热化化学气相沉积(RTCVD)或高密度等离子体沉积(HDP)等方法形成，采用的反应气体可以包括SiH4、SiH2Cl2、SiH2F2和NH3，所述应力层110较佳的厚度为200～1000埃，在后续高温退火工艺中能够达到较佳的应力记忆效果。
步骤S403：在所述第一应力材料层204上形成第二应力材料层205，形成的结构如图2C和图3C所示。
示例性地，在本实施例中第二应力材料层205为氮化硅层，其形成方法如前所述，在此不再赘述。示例性地，第二应力材料层205厚度为
步骤S404：在所述第二应力材料层205上形成第三应力材料层206，所形成的结构如图2D和图3D所示。
示例性地，在本实施例中第三应力材料层206为氮化硅层，，其形成方法如前所述，在此不再赘述。示例性地，第三应力材料层206厚度为
步骤S405：执行退火工艺，以使所述第一应力材料层204、所述第二应力材料层205和第三应力材料层206作用于所述半导体衬底200和多个栅极结构，以改善器件性能。
示例性地，在本实施中进行高温退火工艺，所述高温退火工艺的退火温度为900℃～1300℃，在此步骤中，所述第一应力材料层204、所述第二应力材料层205和第三应力材料层206对半导体衬底200及栅极结构202和203产生应力作用，改善了对应器件的性能。
步骤S406：去除所述第一应力材料层204、所述第二应力材料层205和第三应力材料层206，所形成的结构如图2E和图3E所示。
所述第一应力材料层204、所述第二应力材料层205和第三应力材料层206可以采用本领域常用的干法或湿法刻蚀方法去除。示例性地，由于本实施例中，第一应力材料层204、所述第二应力材料层205和第三应力材料层206均为氮化硅层，因而可以通过氟离子的干法刻蚀或磷酸湿法刻蚀去除第一应力材料层204、所述第二应力材料层205和第三应力材料层206。
至此完成了本实施半导体器件的所有步骤，可以理解的是，在上述步骤之前、之中或之后还可以包括其它步骤。比如步骤S406之后包括在所述半导体衬底200上覆盖形成第一介质层；然后，进行接触孔、金属引线等工艺步骤等，其为本领域技术人员常见技术手段，在此不做赘述，并且其同样包含在本发明中。或者在所述步骤S402之前还可以包括形成源漏极的步骤，以及用于进行LDD注入的栅极侧墙的形成或去除步骤，其采用本领域技术人员常见技术手段，在此不做赘述，并且其同样包含在本发明中。
本实施例的半导体器件制造方法，在半导体衬底和所述多个栅极结构形成三层应力材料层，并且由于大尺寸器件对应的栅极结构202之间的距离d1和小尺寸器件对应的栅极结构203之间的距离d2不同(如图2A所示)，使得最终形成的应力材料层的在栅极结构202和栅极结构203顶部上的总厚度h1相同，而大尺寸器件对应的栅极结构202之间的应力材料层的总厚度T1大于小尺寸器件对应的栅极结构203之间的应力材料层的总厚度T2，而对器件性能改善起主要作用的是栅极结构之间的应力材料层，因此由于大尺寸器件对应的栅极结构202之间的应力材料层的总厚度T1大于小尺寸器件对应的栅极结构203之间的应力材料层的总厚度T2，大尺寸器件将获得更强的性能改善，而小尺寸器件获得与其承受能力相适应的器件性能改善，使得大尺寸器件和小尺寸的性能均得到改善。
进一步，基于本实施例中的上述分析，可知为了使大尺寸器件和小尺寸的性能均得到改善，需要控制大尺寸器件和小尺寸各自对应的栅极结构之间的距离以及虚拟栅极结构和数量等，因而为了使应力材料不超过小尺寸器件的承受能力，同时可以使大尺寸器件的性能得到足够改善，在本实施例中，可以在大尺寸器件对应的栅极结构202之间和小尺寸器件对应的栅极结构203之间形成对应的虚拟栅极结构，比如在图3A中，图中所示的三个栅极结构203，左右两侧的栅极结构可以为真实用于形成小尺寸器件的栅极结构，而中间的栅极结构为与左右栅极结构尺寸相同的虚拟栅极结构，用于调节/缩小用于形成小尺寸器件的栅极结构(即左右两个栅极结构)之间的距离d，这样可以使后续形成多个应力材料层时，对应于小尺寸的器件的栅极结构之间的应力材料层的厚度较小，因而小尺寸器件受后续应力材料层的作用力较小，不会超过小尺寸器件的承受能力。类似地，在对应于大尺寸器件的栅极结构之间形成尺寸相同的虚拟栅极结构。
可以理解的是，虽然，本实施例中形成三层应力材料层，但是应力材料层的层数不局限于此，而是基于所述不同尺寸器件的应力设计要求确定。类似地，所述虚拟栅极结构的数量数也基于所述不同尺寸器件的设计和其它设计要求确定，而不局限于上述说明的一个，即在相邻的用于形成器件的栅极结构之间的虚拟栅极结构的数量为0、1或2，甚至更多个。此外，所述虚拟栅极仅用于调节相邻的用于形成器件的栅极结构之间的距离，而不用于形成器件。
还可以理解的是，虽然在本实施中，虽然第一应力材料层204、所述第二应力材料层205和第三应力材料层206采用相同的材料，但是在其他实施方式中，也可以采用不同的材料，以形成不同大小的应力作用或者不同类型的应力作用。此外，虽然在本实施例中，在形成第一应力材料层204、所述第二应力材料层205和第三应力材料层206之后才执行退火工艺，但是在其他实施例中，也可以在形成第一应力材料层204、所述第二应力材料层205和第三应力材料层206每层之后分别单独执行一次退火工艺以使相应的应力材料层作用于栅极结构，从而提高器件性能。
综上可知，采用本实施例的半导体器件制造方法，通过合理设计应力材料层的数量以及大尺寸器件和小尺寸各自对应的栅极结构之间的距离可以在不超过小尺寸器件承受能力的前提下，使大尺寸器件和小尺寸的性能均得到明显改善。
实施例二
本发明的另一个实施例提供一种半导体器件，其可以采用如上所述的方法制备。本发明实施例的半导体器件包括半导体衬底，在所述半导体衬底上形成有多个用于形成不同尺寸器件的不同宽/长比的栅极结构，其中所述不同尺寸的器件的性能通过本发明上述方法进行选择性调整，以使大尺寸器件和小尺寸的性能均到改善。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为根据上述的半导体器件的制造方法所制得的半导体器件，或者为如上所述的半导体器件。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
示例性地，所述半导体器件包括半导体衬底，半导体衬底，在所述半导体衬底上形成有多个用于形成不同尺寸器件的不同宽/长比的栅极结构，其中所述不同尺寸的器件的性能通过本发明上述方法进行选择性调整，以使大尺寸器件和小尺寸的性能均的到改善。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，用于优化电路结构布局，提高半导体器件的性能，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成栅极结构，其中用于形成不同尺寸器件的所述栅极结构具有不同的宽/长比和间距；
形成覆盖所述栅极结构的多层应力材料层，其中具有不同的宽/长比和间距的栅极结构具有不同层数和厚度的应力材料层；
在形成每一应力材料层之后分别执行退火工艺或在形成所有应力材料层之后执行退火工艺，以使各应力材料层作用于所述栅极结构，通过应力记忆技术改善各尺寸器件性能；
在执行最后一步的退火工艺之后去除所述各层应力材料层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述应力材料层参数基于所述不同尺寸器件的应力设计要求确定。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述多个栅极结构还包括用于调节相邻的用于形成器件的栅极结构之间的距离的虚拟栅极结构。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述虚拟栅极结构的数量数基于所述不同尺寸器件的应力设计要求确定。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，在相邻的用于形成器件的栅极结构之间的虚拟栅极结构的数量为0、1或2或者大于2。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述应力材料层的层数至少为两层。
7.如权利要求1述的半导体器件的制造方法，其特征在于，所述半导体器件为NMOS器件。
8.一种采用如权利要求1-7任意一项所述的半导体器件制造方法制造的半导体器件，其特征在于，所述半导体器件包括半导体衬底，在所述半导体衬底上形成有多个用于形成不同尺寸器件的具有不同宽/长比的栅极结构，其中所述不同尺寸的器件的性能通过形成相匹配的应力材料层进行选择性调整，以使大尺寸器件和小尺寸的性能均得到改善。
9.根据权利要求8所述的半导体器件，其特征在于，所述半导体器件为NMOS器件。
10.一种电子装置，其特征在于，包括如权利要求8或9所述的半导体器件以及与所述半导体器件相连接的电子组件。
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