CN100461454C - 半导体元件及形成半导体元件的方法 - Google Patents

半导体元件及形成半导体元件的方法 Download PDF

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Abstract

本发明提供一种半导体元件及形成半导体元件的方法，所述半导体元件包含有栅极、间隙壁、缓冲层、源极/漏极区域。栅极包括有栅极电极及栅极介电层，且栅极介电层位于上述栅极电极之下。间隙壁形成栅极电极及栅极介电层的侧壁。缓冲层位于一半导体基底上，上述缓冲层具有一第二部分于栅极介电层及间隙壁之下，并具有一第一部分与间隙壁相邻，其中位于第一部分的缓冲层的上表面较位于第二部分的缓冲层的上表面凹陷。源极/漏极区域大致与间隙壁对齐。缓冲层的晶格常数大于位于其下的基底的晶格常数。上述半导体元件更包括有一半导体覆盖层，位于缓冲层及栅极介电层之间，其中半导体覆盖层的晶格常数小于缓冲层的晶格常数。

Description

半导体元件及形成半导体元件的方法
技术领域
本发明是有关于一种半导体，尤其是指具有应力沟道的互补式金属氧化物半导体晶体管(CMOS)元件。
背景技术
目前的半导体技术仍持续地朝降低超大型集成电路(VeryLarge Scale Integration，VLSI)电路的体积努力。当电路尺寸越小、操作越快时，增加每一元件的驱动电流变成越发重要的课题。元件电流与栅极长度、栅极电容和载流子移动率(mobility)密切相关。缩短多晶硅栅极长度、增加栅极电容和加快载流子移动率都可以增加元件电流。在缩短栅极长度方面，代表的是降低元件的尺寸。增加栅极电容方面，可由降低栅极介电层的厚度、增加栅极介电常数等来达成。而为了改进元件电流，如何增加载流子移动率也已被广泛研究。
现有增加载流子移动率的方法之一为形成一个应变沟道(strained channel)。应变力可以增加基体(bulk)电子和空穴的移动力。应变沟道可以增加金属氧化物半导体晶体管(Metal OxideSemiconductor，MOS)元件的效能。这种技术的好处在于不改变栅极长度，亦不会增加额外的电路制程或设计。
当硅受到一平面(in-plane)应力，室温下的电子移动率会大大地增加。施加应力的其中一个方法为以渐层改变锗浓度的硅化锗外延为基底(substrate)。将一层硅形成于一松弛的硅化锗层上，该层硅就会受到一应力，再形成金属氧化物半导体晶体管于该层硅上。因为硅化锗的晶格常数大于硅的晶格常数，所以硅层就受到一二维的张力，使得载流子的移动率也因为受到应力而提升。
在一个元件中，应力可以来自三种不同的方向：平行于金属氧化物半导体晶体管沟道长度的方向、平行于金属氧化物半导体晶体管沟道宽度的方向以及垂直于沟道平面的方向。平行于沟道长度和宽度的应力称为平面应力。据研究结果显示，二维的、平面张力可以增加N型金属氧化物半导体晶体管的效能，而平行于沟道长度方向的压缩应力可以增加P型金属氧化物半导体晶体管的效能。
发明内容
有鉴于此，本发明主要提出一方法，以对N型金属氧化物半导体晶体管增加张力，而对P型金属氧化物半导体晶体管施加压缩应力，以增加金属氧化物半导体晶体管效能。
本发明提出一种沟道受到应力的半导体元件，以及一种其制造方法。
本发明提出一种半导体元件，包括有栅极、间隙壁(spacer)、缓冲层、源极/漏极区域。栅极包括有栅极电极及栅极介电层，且上述栅极介电层位于上述栅极电极之下。间隙壁形成上述栅极电极及上述栅极介电层的侧壁。缓冲层位于一半导体基底上，上述缓冲层具有一第一部分和较第一部分厚的第二部分于上述栅极介电层及上述间隙壁之下，其中位于上述缓冲层的第一部分的上表面较位于上述缓冲层的第二部分的上表面凹陷，并构成一凹部。源极/漏极区域大致与上述间隙壁对齐。缓冲层的晶格常数大于位于其下的基底的晶格常数。上述半导体元件更包括有一半导体覆盖层，位于上述第二部分的缓冲层及栅极介电层之间，其中半导体覆盖层的晶格常数小于缓冲层的晶格常数。
本发明所述的半导体元件，位于上述第二部分的缓冲层的厚度约介于2纳米至50纳米之间。
本发明所述的半导体元件，该半导体元件是为一P型金属氧化物半导体晶体管，且上述凹部的深度约小于50纳米。
本发明所述的半导体元件，该半导体元件是为一N型金属氧化物半导体晶体管，且上述凹部的深度约介于2纳米至50纳米之间。
本发明所述的半导体元件，上述缓冲层包括硅、锗、碳或其混和物。
本发明所述的半导体元件，上述间隙壁延伸至上述栅极介电层以下，延伸的深度约小于30纳米。
本发明所述的半导体元件，上述半导体覆盖层的成份包括硅及锗，且上述半导体覆盖层的锗浓度小于上述缓冲层的锗浓度。
本发明所述的半导体元件，所述半导体元件是为一P型金属氧化物半导体晶体管，且上述半导体覆盖层的厚度约介于0.5纳米至20纳米之间。
本发明所述的半导体元件，所述半导体元件是为一N型金属氧化物半导体晶体管，且上述半导体覆盖层的厚度约介于0.6纳米至25纳米之间，具上述半导体覆盖层的厚度大于所述P型金属氧化物半导体晶体管的半导体覆盖层的厚度。
本发明所述的半导体元件，移除缓冲层的一部分，使位于上述第一部分的缓冲层下的上述半导体基底的上表面凹陷。
本发明所述的半导体元件，P型金属氧化物半导体晶体管的半导体覆盖层厚度比N型金属氧化物半导体晶体管的半导体覆盖层厚度要薄。
由于晶格常数的差异，使得半导体覆盖层受到一张力，而缓冲层受到一压缩力，这种混和了张力和压缩力结构使得P型金属氧化物半导体晶体管N型金属氧化物半导体晶体管的效能都被提升。
本发明提供一种半导体元件，所述半导体元件包括：一半导体基底；一栅极结构，包括一栅极电极及一栅极介电层，且上述栅极电极位于上述栅极介电层之上，上述栅极介电层位于上述半导体基底之上；一间隙壁，形成于上述栅极结构的侧壁；以及一缓冲层，上述缓冲层位于上述半导体基底与上述栅极结构及上述间隙壁之间，且上述缓冲层具有一第一部分、一较第一部分厚的第二部分以及一凹陷的上表面，大致不被上述栅极结构覆盖，并构成一凹部，大致与上述间隙壁的外缘对齐，且上述缓冲层的晶格常数大于上述半导体基底的晶格常数。
本发明所述的半导体元件，上述凹部的下表面向下延伸至上述半导体基底。
本发明所述的半导体元件，更包括一半导体覆盖层，介于上述缓冲层及上述栅极结构之间，且上述凹部的下表面向下延伸至上述半导体覆盖层。
本发明另提出一种形成一半导体元件的方法，包括形成一缓冲层于一基底上，其中上述缓冲层的晶格常数与上述基底的晶格常数不同，且上述缓冲层具有一第一部分与较第一部分厚的第二部分；形成一栅极介电层于上述缓冲层之上；形成一栅极电极于上述栅极介电层上，分别图案化出上述栅极介电层及栅极电极层；形成一间隙壁于栅极的侧壁，使不位在栅极及间隙壁下的缓冲层凹陷；以及形成源极/漏极区域，大致与上述间隙壁对齐。上述的半导体元件可为一凹陷深度不超过50纳米的P型金属氧化物半导体晶体管；或可为一凹陷深度介于2纳米到50纳米之间的N型金属氧化物半导体晶体管。
凹部的下表面向下可以延伸至半导体基底处，在较佳实施例中，凹陷深度不超过栅极介电层以下30纳米处。
上述方法更包括形成一半导体覆盖层，上述半导体覆盖层的晶格常数小于缓冲层的晶格常数，且上述半导体覆盖层位于缓冲层及栅极介电层之间。若上述半导体元件为一P型金属氧化物半导体晶体管，则半导体覆盖层的厚度约介于0.5纳米到20纳米之间。若上述半导体元件为一N型金属氧化物半导体晶体管，则半导体覆盖层的厚度约介于0.6纳米到25纳米之间。在较佳实施例中，P型金属氧化物半导体晶体管的半导体覆盖层厚度小于N型金属氧化物半导体晶体管的半导体覆盖层厚度。
本发明所述半导体元件及形成半导体元件的方法，是对N型金属氧化物半导体晶体管增加张力，而对P型金属氧化物半导体晶体管施加压缩应力，以增加金属氧化物半导体晶体管效能。
附图说明
图1至图5D为依据本发明的较佳实施例显示在制造一半导体元件的中间过程的剖面图；
图6A至图6B为N型和P型金属氧化物半导体晶体管的沟道示意图；
图7为关闭状态(off-state)下漏电流对工作电流(drivecurrent)的关系图。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
图1至图5D为依据本发明的较佳实施例显示在一制造半导体元件的中间过程的剖面图。在不同图示中，相同的数字代表相同的元件。
图1显示3层依序堆叠的2、4及6层。基底2多为半导体材料，一般采用一硅作为基底的材料。基底2可为基体硅(bulk silicon)或现有的绝缘物上硅(silicon-on-insulator，SOI)结构，其中绝缘物上硅为在一埋层氧化层(buried oxide later，BOX)上形成一绝缘层。
缓冲层4多半外延成长于基底2之上。缓冲层4的晶格常数(lattice constant)多半大于基底2的晶格常数。在较佳实施例中，缓冲层4的成份包括硅及锗(geranium)。尽管缓冲层并非只用到硅及锗两种元素，但为简化表示，缓冲层4亦可写为硅锗层4。在其他实施例中，缓冲层4的成份包括有硅、锗及碳(carbon)。在较佳实施例中，缓冲层的厚度约介于2纳米(nm)至50纳米之间。
一个半导体覆盖层6外延成长于缓冲层4上。在较佳实施例中，半导体覆盖层6的晶格常数小于缓冲层4的晶格常数，且由硅组成。在其他实施例中，半导体覆盖层6的成份可能包括硅、锗或其他相似性质的材料，且锗的浓度会低于缓冲层中锗的浓度。故整体来说，半导体覆盖层6的晶格常数小于缓冲层4的晶格常数。尽管半导体覆盖层并非只用到半导体材料，但为简化表示，半导体覆盖层6亦可写为硅覆盖层6。在较佳实施例中，P型金属氧化物半导体晶体管的半导体覆盖层6的厚度多半小于N型金属氧化物半导体晶体管的半导体覆盖层6的厚度。在较佳实施例中，厚度可由以下两种方法决定。(1)同时在N型及P型金属氧化物半导体晶体管形成半导体覆盖层，再减少P型金属氧化物半导体晶体管的半导体覆盖层的厚度。(2)同时在N型及P型金属氧化物半导体晶体管形成具有一第一厚度的半导体覆盖层，将P型金属氧化物半导体晶体管遮盖起来(masking)，再于N型金属氧化物半导体晶体管上形成具有一第二厚度的半导体覆盖层。在P型金属氧化物半导体晶体管上的半导体覆盖层厚度约介于0.5纳米至20纳米之间。而N型金属氧化物半导体晶体管上的半导体覆盖层厚度约介于0.6纳米至25纳米之间。
接着形成栅极介电层8和栅极电极10，如图2所示。一栅极介电层形成于半导体覆盖层6之上，栅极电极再形成于栅极介电层之上。接着在栅极介电层和栅极电极层上图案化(pattern)出所需要的位置及大小，再进行蚀刻。在较佳实施例中，栅极介电层8的成分包括二氧化硅(SiO2)，亦可称为栅极氧化层8。在其他的实施例中，栅极介电层8的成分包括氮氧化硅(oxynitride)、氮化硅(nitride)、高介电常数(high-k)材料或其他具有相似性质的材料。尽管栅极电极可用其他材料如金属、金属硅化物或其他相似性质的材料，但在较佳实施例中，栅极电极10的成分多为多晶硅(polysilicon)。
图3显示一对间隙壁12形成于栅极介电层8及栅极电极10的侧壁。间隙壁12有如提供随后制程步骤的源极/漏极一自我对准遮罩。源极/漏极留待稍后详述。间隙壁12可由现有的毯覆式沉积(blanket deposit)一介电层的方法，再自介电层的下表面非等向蚀刻(anisotropic etch)移除上述介电层，留下来的就是间隙壁12。值得注意的是，当图案化栅极介电层8和栅极电极10时，由于制程的变异，有可能因为过度蚀刻而使间隙壁12延伸至半导体覆盖层6。因此，降低了半导体覆盖层的伸张应力(tensile strain)。故在较佳实施例中，半导体覆盖层6的过度蚀刻的深度Dpoly需小于30纳米。
凹部9是沿着间隙壁12形成，如图4A、图4B所示。图4A显示，在较佳实施例中，凹部9的下表面向下延伸至半导体覆盖层6及缓冲层4，并位于基底2之上。凹部9于基底2的深度Dsubstrate约小于50纳米。自由表面(free surface)5、7位于缓冲层4的侧壁。其中，自由表面代表于退火(anneal)时几乎没有其他材料覆盖于其上，使此处的材料可以自由的膨胀或是收缩到其可达到的最大极限，然而，最后的结构还是会覆盖一层间介电层(inter-layerdielectric)。当缓冲层4退火时，缓冲层4会倾向于松弛并回复其晶格架构，于是缓冲层4便会膨胀。自由表面5、7使缓冲层4可自由的膨胀。在后续的退火程序中，缓冲层4会向自由表面5的左边以及自由表面7的右边膨胀。由于自由表面两边的作用力平衡，缓冲层4就产生了压缩应力(compressive strain)，而半导体覆盖层6就产生了伸张应力。在较佳的实施例中，两个自由表面5、7使缓冲层4可以自由膨胀。在其他的实施例中，栅极介电层8及栅极电极旁仅产生一凹部9，故仅有一自由表面5或7。当缓冲层退火的时候，缓冲层大致上仅向一个方向膨胀。
图4A、图4B显示较佳实施例中，一凹部9自两边间隙壁12延伸至浅沟槽隔离物(shallow trench isolation，STI)11。在其他的实施例中，如图4C所示，凹部9有一宽度W，小于间隙壁12到浅沟槽隔离物11的距离。W的宽度多半大到使缓冲层4退火时尚有膨胀空间。
即使缓冲层4的侧壁并没有完全展露出来，压缩应力仍可以产生。在其他实施例中，如图4B所示，蚀刻半导体覆盖层6直到部分缓冲层4都凹陷进去。凹部9在缓冲层4有一凹陷，其深度为Dlayer。在P型金属氧化物半导体晶体管的Dlayer约介于0纳米至50纳米之间。而N型金属氧化物半导体晶体管上的Dlayer约介于2纳米至50纳米之间。
由于制程变异，使得N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的凹陷并非一致。有些情形下，N型金属氧化物半导体晶体管的凹部的下表面向下延伸至缓冲层4，而P型金属氧化物半导体晶体管的凹部的下表面向下仅延伸到半导体覆盖层6，并没有延伸至缓冲层4。
图5A至图5D显示源极和漏极14的形成过程。在较佳实施例中，通过在间隙壁12的另一边掺杂(doping)而形成出源极和漏极。在其他的实施例中，源极/漏极位于间隙壁12没有遮蔽住的半导体材料的凹部，并根据所需要的杂质浓度于凹部外延成长半导体材料。
根据上述的制程方法，可以衍生出数种不同的实施例。图5A、图5B显示省略半导体覆盖层6，使凹部9全位于缓冲区4之上，如图5A；或使凹部9的下表面向下延伸至基底2之上，如图5B。在较佳实施例中，由于压缩应力的产生，图5A、图5B较适合形成P型金属氧化物半导体晶体管。图5C、图5D显示半导体覆盖层6形成于缓冲层4之上。类似于图5A、图5B，凹部9可能位于与半导体覆盖层6与缓冲层4相同水平，如图5C；或凹部9的下表面向下可能延伸至基底2，如图5D。在较佳实施例中，P型金属氧化物半导体晶体管的凹部9形成于半导体覆盖层6之上而不延伸至缓冲层4。
图6A、图6B分别显示应力16、18在缓冲层4、半导体覆盖层6的方向。由于基底2的晶格常数较小，缓冲层4受到一压缩应力，如箭头16的方向所示。由于缓冲层4的晶格常数较大，半导体覆盖层6受到一伸张应力，如箭头18的方向所示。图6A、图6B亦分别显示N、P型金属氧化物半导体晶体管的沟道20、22。由于半导体覆盖层6具有一伸张应力，所以提升了N型金属氧化物半导体晶体管的效能。对P型金属氧化物半导体晶体管而言，额外的锗使得价带(valence band)下降。举例来说，当锗浓度约介于10％到30％之间时，价带约会下降100mV到300mV。于是P型金属氧化物半导体晶体管的沟道倾向于发生在硅锗层4而非硅覆盖层6。因此，P型金属氧化物半导体晶体管的沟道区域具有压缩应力，进而增加P型金属氧化物半导体晶体管的效能。
在P型金属氧化物半导体晶体管中，缓冲层多半选用硅化锗(SiGe)。然而，若硅化锗直接接触栅极介电层8，会产生一可靠度方面的问题。因此，硅化锗层4及栅极介电层8之间，一般多选用薄的硅覆盖层6。若用其他栅极介电材料，如高介电常数材料，此薄硅覆盖层6可以省去，就如图5A、图5B所显示的架构。
在较佳实施例显示出一半导体元件内包含有混和应力，即，伸张应力于半导体覆盖层6及压缩应力于缓冲层4。由于混和应力的存在，N型、P型金属氧化物半导体晶体管的效能都可以提升。图7显示P型金属氧化物半导体晶体管在关闭状态(off-state，oroff current)下的漏电流(leakage current)对工作电流(drivecurrent，or on current)作图的实验数据。直线26是根据一具有半导体覆盖层及缓冲层元件所绘出，而直线28是根据形成于基体硅上的P型金属氧化物半导体晶体管所绘。值得注意的是，在相同的关电流(off-current)下，本发明提出的较佳实施例的工作电流较形成于基体硅上的P型金属氧化物半导体晶体管的工作电流增加15％。而N型金属氧化物半导体晶体管亦有10％的增加(未绘出)。实验数据亦显示出改进的Ion-Ioff特性并不影响其他特性的表现。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。此外，本发明的范围并不只限定于实施例所提出的制程、仪器、制造方法、物的组合、手段、方法或步骤。本领域的技术人员应明白根据本发明所揭露的制程、仪器、制造方法、物的组合、手段、方法或步骤，不论是目前已存在的或是将要研发的，皆可根据本发明的实施例执行大致相同的功能或达到大致相同的结果。故，权利要求的范围包括制程、仪器、制造方法、物的组合、手段、方法或步骤。
本发明提出数种优良的方法实施例。包括有：一种形成一半导体元件的方法，包括形成一缓冲层于一基底上，其中上述缓冲层的晶格常数与上述基底的晶格常数不同；形成一栅极介电层于上述缓冲层之上；形成一栅极电极于上述栅极介电层上，分别图案化出上述栅极介电层及栅极电极层；形成一间隙壁于栅极的侧壁，使不位在栅极及间隙壁下的缓冲层凹陷；以及形成源极/漏极区域，大致与上述间隙壁对齐。上述的半导体元件可为一凹陷深度不超过50纳米的P型金属氧化物半导体晶体管；或可为一凹陷深度介于2纳米到50纳米之间的N型金属氧化物半导体晶体管。
凹部的下表面向下可以延伸至半导体基底处，在较佳实施例中，凹陷深度不超过栅极介电层以下30纳米处。
上述方法更包括形成一半导体覆盖层，上述半导体覆盖层的晶格常数小于缓冲层的晶格常数，且上述半导体覆盖层位于缓冲层及栅极介电层之间。若上述半导体元件为一P型金属氧化物半导体晶体管，则半导体覆盖层的厚度约介于0.5纳米到20纳米之间。若上述半导体元件为一N型金属氧化物半导体晶体管，则半导体覆盖层的厚度约介于0.6纳米到25纳米之间。在较佳实施例中，P型金属氧化物半导体晶体管的半导体覆盖层厚度小于N型金属氧化物半导体晶体管的半导体覆盖层厚度。
附图中符号的简单说明如下：
2：基底
4：缓冲层
5、7：自由表面
6：半导体覆盖层
8：栅极介电层
9：凹部
10：栅极电极
11：浅沟槽隔离物
12：间隙壁
14：源极/漏极
Dpoly：过度蚀刻的深度
W：凹部的宽度

Claims (15)

1.一种半导体元件，其特征在于，所述半导体元件包括：
一栅极，包括一栅极电极及一栅极介电层，上述栅极介电层位于上述栅极电极之下；
一间隙壁，形成于上述栅极电极及上述栅极介电层的侧壁；以及
一缓冲层，位于一半导体基底上，上述缓冲层具有一第一部分和较第一部分厚的第二部分于上述栅极介电层及上述间隙壁之下，其中位于上述缓冲层的第一部分的上表面较位于上述缓冲层的第二部分的上表面凹陷，并构成一凹部；
一源极/漏极区域，大致与上述间隙壁对齐。
2.根据权利要求1所述的半导体元件，其特征在于，上述缓冲层的晶格常数大于上述半导体基底的晶格常数。
3.根据权利要求1所述的半导体元件，其特征在于，位于上述第二部分的缓冲层的厚度介于2纳米至50纳米之间。
4.根据权利要求1所述的半导体元件，其特征在于，该半导体元件是为一P型金属氧化物半导体晶体管，且上述凹部的深度小于50纳米。
5.如根据权利要求1所述的半导体元件，其特征在于，该半导体元件是为一N型金属氧化物半导体晶体管，且上述凹部的深度介于2纳米至50纳米之间。
6.根据权利要求1所述的半导体元件，其特征在于，上述缓冲层包括硅、锗、碳或其混和物。
7.根据权利要求1所述的半导体元件，其特征在于，上述间隙壁延伸至上述栅极介电层以下，延伸的深度小于30纳米。
8.根据权利要求1所述的半导体元件，其特征在于，更包括一半导体覆盖层，介于上述第二部分的缓冲层与上述栅极介电层之间，且上述半导体覆盖层的晶格常数小于上述缓冲层的晶格常数。
9.根据权利要求8所述的半导体元件，其特征在于，上述半导体覆盖层的成份包括硅及锗，且上述半导体覆盖层的锗浓度小于上述缓冲层的锗浓度。
10.根据权利要求8所述的半导体元件，其特征在于，所述半导体元件是为一P型金属氧化物半导体晶体管，且上述半导体覆盖层的厚度介于0.5纳米至20纳米之间。
11.根据权利要求10所述的半导体元件，其特征在于，所述半导体元件是为一N型金属氧化物半导体晶体管，且上述半导体覆盖层的厚度介于0.6纳米至25纳米之间，且上述半导体覆盖层的厚度大于上述P型金属氧化物半导体晶体管的半导体覆盖层的厚度。
12.一种半导体元件，其特征在于，所述半导体元件包括：
一半导体基底；
一栅极结构，包括一栅极电极及一栅极介电层，且上述栅极电极位于上述栅极介电层之上，上述栅极介电层位于上述半导体基底之上；
一间隙壁，形成于上述栅极结构的侧壁；以及
一缓冲层，上述缓冲层位于上述半导体基底与上述栅极结构及上述间隙壁之间，且上述缓冲层具有一第一部分、一较第一部分厚的第二部分以及一凹陷的上表面，大致不被上述栅极结构覆盖，并构成一凹部，大致与上述间隙壁的外缘对齐，且上述缓冲层的晶格常数大于上述半导体基底的晶格常数。
13.根据权利要求12所述的半导体元件，其特征在于，上述凹部的下表面向下延伸至上述半导体基底。
14.根据权利要求12所述的半导体元件，其特征在于，更包括一半导体覆盖层，介于上述缓冲层及上述栅极结构之间，且上述凹部的下表面向下延伸至上述半导体覆盖层。
15.一种形成半导体元件的方法，其特征在于，所述形成半导体元件的方法包括：
形成一缓冲层于一基底上，其中上述缓冲层的晶格常数与上述基底的晶格常数不同，且上述缓冲层具有一第一部分与较第一部分厚的第二部分；
形成一栅极介电层于上述缓冲层之上；
形成一栅极电极于上述栅极介电层上；
图案化上述栅极介电层和栅极电极，以形成一栅极；
形成一间隙壁于栅极的侧壁，使上述缓冲层的一部分在上述栅极及间隙壁之下；
使不位于上述栅极及间隙壁之下的缓冲层凹陷，形成一凹部；以及
形成一源极/漏极区域大致与上述间隙壁对齐。
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