TWI430329B - 於雙軸壓縮應變下增加＜１１０＞矽之電子及電洞遷移率 - Google Patents

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Description

於雙軸壓縮應變下增加<110>矽之電子及電洞遷移率 相關申請
本申請案主張美國臨時申請案第60/534,916號之優先權，其申請日為2004年1月7日，且全部內容於此作為參考。
本發明係關於具有增加的電子與電洞遷移率之半導體材料，尤其關於包括含矽層的半導體材料，其含矽層具有增加的電子與電洞遷移率。本發明亦提供形成此類半導體材料之各種方法。
超過三十年來，矽金屬氧化物半導體場效電晶體(MOSFETs)之持續小型化驅動世界的半導體工業。持續縮小的各種精采表現已被預測了三十年，但不管多少挑戰，創新的歷史證明了摩爾定律(Moore’s Law)。然而，現在有越來越多的徵兆顯示金氧半電晶體開始達到傳統的縮小極限，[對持續互補式金氧半(CMOS)縮小之近期與長期挑戰的簡明摘要可參考International Technology Roadmap for Semiconductors(ITRS)之2002新版的「Grand Challenges」段落。關於元件、材料、電路、及系統限制之非常徹底的評論，可參考Proc. IEEE, Vol. 89, No. 3, March 2001關於半導體科技限制的特別討論]。
因為透過持續小型化來增進金氧半場效電晶體及互補式金氧半電路性能變得益發困難，無須縮小而增進性能的方法變得非常重要。一般達此目的之做法為增加載子（電子及/或電洞）遷移率。且可藉以下方式達成：(1)引介適當應變於矽晶格中；(2)建構金氧半場效電晶體於異於傳統<100>矽之晶向的矽表面上；或(3)結合(1)與(2)。
就方式(1)而言，幾個方法例如：於鬆弛矽鍺緩衝層上之應變矽、及絕緣層上鬆弛矽鍺上之應變矽，已述及供產生處於雙軸(biaxial)拉伸應變下的矽。此已顯示可顯著增加電子遷移率，但需要高的鍺比例而只略為增加<100>矽中的電洞遷移率。
就方式(2)而言，週知<110>矽中的電洞遷移率是傳統<100>矽的兩倍以上。然而，鬆弛（未應變）<110>矽中的電子遷移率相較<100>的情形，降低約一半。此導致有點複雜的「混成(hybrid)」組合之發明，供整合建立於<110>矽中的p場效電晶體(pFET)和建立於<100>矽中的n場效電晶體(nFET)[M. Yang等人，IEDM Technical Digest，pg. 453, 2003]。雖然此混成做法顯著有益於pFET，但是一般對nFET並無好處。
能夠顯著增加電子及電洞二者之遷移率，且同時避免混成晶向配置之複雜度，係屬一項重大優點。
本發明提供一種具有增加載子遷移率之半導體材料，其包含具有<110>晶向之含矽層，且係處於雙軸壓縮應變下。文中使用「雙軸壓縮應變」來描述縱向壓縮應力與橫向(lateral or transverse)壓縮應力導致之淨應力，其係於半導體材料製造期間於含矽層平面中引起的。
本發明包含<110>含矽層且具有雙軸壓縮應變之的半導體材料，為nMOS和pMOS兩者提供增加的遷移率。
本發明另一方面關於形成本發明之半導體材料的方法。特別地概括來說，本發明之方法包含以下步驟：提供一含矽<110>層；以及產生一雙軸壓縮應變於含矽<110>層中。
於一實施例中，含矽層具有<110>晶向，且雙軸壓縮應變係藉一方法產生，其包含以下步驟：形成至少一多孔(porous)矽層，係具有一最上表面於<110>含矽基板；退火最上表面，以產生一無孔(non－porous)表面層；形成具有<110>晶向之一結晶磊晶(crystalline epitaxial)含矽層於無孔表面層上，藉此形成一轉移結構；接合(bonding)轉移結構至一材料，以提供一接合結構，在高於最大(ultimate)元件操作溫度之溫度下，此材料具有較矽為高之熱膨脹係數；冷卻接合結構，使得一機械性弱的(mechanically weak)介面形成於至少一多孔矽層，藉此於介面處分裂(cleaving)接合結構；以及自分裂結構移除至少一多孔矽層之各剩餘部分，以提供包含至少具有<110>晶向之結晶磊晶含矽層之半導體材料於材料頂上，結晶磊晶含矽層係處於雙軸壓縮應變下。
另一實施例中，具<110>晶向及雙軸壓縮應變之含矽層係藉一方法產生，其包含以下步驟：形成至少一多重連接(multiply connected)溝渠隔離區域於具有<110>晶向之含矽層的表面中；以及形成至少一互補式金氧半元件於至少一多重連接溝渠隔離區域環繞之含矽層的各暴露(exposed)部分上，其中該至少一多重連接溝渠隔離區域產生雙軸壓縮應變於含矽層中。
本發明又另一實施例中，具有<110>晶向及雙軸壓縮應變之含矽層係藉一方法產生，其包含以下步驟：提供一結構係包含具有<110>晶向之含矽層，含矽層具有至少一互補式金氧半元件於其上；以及形成一壓縮襯層(liner)於結構上，其中壓縮襯層導致含矽層於互補式金氧半元件之閘極下處於雙軸壓縮應變下。
本發明又另一實施例中，具有<110>晶向及雙軸壓縮應變之含矽層係藉一方法產生，其包含以下步驟：形成至少一多重連接溝渠隔離區域於具有<110>晶向之含矽層的一表面中；形成至少一互補式金氧半元件於至少一多重連接溝渠隔離區域環繞之含矽層的各暴露部分上；以及形成一壓縮襯層於含矽層上，其中壓縮襯層及至少一多重連接溝渠隔離區域導致含矽層處於一雙軸壓縮應變下。
對至少一多重連接溝渠隔離區域和壓縮襯層而言，當元件為寬時，應力主要為單軸(uniaxial)。當元件寬度縮減，應力則變成雙軸。
本發明提供一種半導體材料，包括一含矽層係具有<110>晶向及雙軸壓縮應變，以及各種形成的方法。茲參照本案所附圖式詳細說明本發明。
本案之申請人已透過數值計算決定，當引介顯著的（約大於0.2%，較佳約大於0.5%）雙軸壓縮應變於<110>含矽層中，電子遷移率與電洞遷移率兩者皆超過於傳統未應變<100>矽的情形。%應變於文中定義為於給定方向，材料中晶格常數的變化百分比。習知技藝尚未瞭解結合雙軸壓縮應變與<110>含矽層兩者之顯著優點。
上述計算之結果，係利用Kubo－Greenwood公式（其源自線性化波茲曼遷移方程式[linearized Boltzman transport equation]之解）計算反轉層(inversion layer)中載子之載子遷移率，並顯示於圖1A－1B和圖2A－2B中。nFET使用六橢球傳導帶谷(six ellipsoidal conduction－band valleys)（具依Kane之一階非拋物線校正[first－order nonparabolic corrections following Kane]）組成之一模型帶結構計算次帶(sub－band)結構，或pFET藉解具自旋－軌道交互作用(spin－orbit interaction)之六帶k*P漢密頓(six－band k*p Hamiltonian)（3帶乘以2自旋態[spin states]）來計算次帶(sub－band)結構。nFET的情形中，應變效應已藉考慮傳導橢球之已知簡併性破壞(degeneracy－breaking)和高能位移(energetic shifts)、與有效質量(effective masses)之（線性）改變來解釋。於nFET的情形中，全應變漢密頓(full strain Hamiltonian)已被加至總（k*p＋自旋－軌道）漢密頓。由於聲學聲子(acoustic phonons)之（帶內[intraband]、次帶內和次帶間）散射（於彈性、均分近似中，對溫度約大於150K有效），以及由於和光學聲子(optical phonons)之非彈性、非等向性散射（對nFET而言為谷間[intervalley]，對pFET而言為帶內與帶間）之載子動量鬆弛率(carrier momentum relaxation rate)，已使用費米金定律(Fermi Golden Rule)與得自先前主體計算(bulk calculations)（MV Fischetti及SE Laux，J. Appl. Phys. 80, 2234(1996)）之形變位勢(deformation potentials)來數值評估。Si－SiO2 介面處之粗糙散射已根據全Ando模型(full Ando’s model)及使用介電屏蔽(screening)之嚴密多次帶模型處理。
圖1A顯示為經常用在目前超大型積體電路(VLSI)科技之更普遍的矽<100>晶圓表面沿[110]晶體(crystallographic)方向，所計算之nFET反轉層中的電子遷移率（為載子片密度[sheet density]之函數）。應用1%雙軸拉伸應變顯示，低電子密度時，習知電子遷移率的增加。相較之下，圖1B顯示對<110>表面而言，即使減量的壓縮應變（0.5%或更大）增加的電子遷移率（沿[110]方向）高於且超過鬆弛或應變<100>表面所有密度達到之值。
如圖1A和圖1B比較所示，應用1%壓縮應變於<110>矽表面，增加電子遷移率約高於<100>鬆弛（或具有1%壓縮或拉伸應變）矽所得遷移率的2倍以上。
圖2A－2B呈現關於<100>（圖2A）和<110>（圖2B）矽表面所計算電洞遷移率之類似資訊。如圖式所示，應用1%壓縮應變於<110>表面上，沿[110]方向增加之電洞遷移率約3倍於鬆弛<100>矽表面之電洞遷移率以上。
這些利用發明的矽基板增加遷移率，同時帶來更高性能nFET與pFET，並避免混成晶向方法之複雜性。參照圖3A至3E，以下說明例示一種可用於本發明的方法，藉以引介雙軸壓縮應變（約大於0.2%，較佳地約大於0.5%）至<110>含矽層，以達到顯著更高之載子遷移率。
圖3A例示可用於形成本發明之創造性基板材料之初始結構。具體地，顯示於圖3A之初始結構包含一<110>含矽基板10，其具至少一多孔矽層12形成在含矽基板10之表面上。此至少一多孔矽層12具有一最上表面層13。於圖式中，形成二個多孔矽層12A和12B。儘管圖式呈現二個多孔矽層12A和12B，只形成一個多孔矽層或形成多於二個多孔矽層時，本發明一樣運作良好。
用於本發明之術語「含矽基板」，係表示包含矽之半導體材料。可用作基板10的此類含矽材料之範例包含：塊矽、具有鍺濃度約25%或更小之矽鍺、絕緣層上矽(SOIs)和絕緣層上矽鍺。這些基板可經摻雜或未經摻雜。
本發明中至少一多孔矽層係利用電解陽極氧化(electrolytic anodization)製程形成，可轉變<110>含矽基板10之表面部分成為多孔矽層。陽極氧化製程係藉以下執行：將<110>含矽基板10浸入含氫氟酸(HF)之溶液，同時加一電偏壓於<110>含矽基板10，且一電極亦置於含氫氟酸溶液中。於此製程中，<110>含矽基板10本身一般供作電化學電池(electrochemical cell)之正極，而另一半導材料如矽或金屬則作為負極。
用於形成多孔矽層的陽極氧化製程亦可稱做陽極蝕刻(anodic etching)製程。相較含矽基板10之剩餘部分，利用陽極氧化製程產生之多孔矽層為機械性弱的，然多孔矽層維持含矽基板10之結晶品質和晶向。
應注意當形成超過一個多孔矽層12時，其他多孔層可具有相同或不同的孔形態(pore morphology)。本發明可於陽極氧化製程期間改變電流條件，以形成含有不同孔形態之多孔矽層。
一般而言，氫氟酸陽極氧化轉變含矽基板10之表面區域成為多孔矽。形成率和如此形成之多孔矽的性質（孔隙率[porosity]和微結構）係由材料性質及陽極氧化製程之反應條件本身（電流密度、偏壓、照明及含氫氟酸溶液中之添加物）兩者決定。一般而言，本發明形成之多孔矽層12A和12B具有約0.1%或更高的孔隙率。
每一多孔矽層12之厚度可依所使用陽極氧化條件而變化。一般而言，本發明形成之每一多孔矽層12的厚度約100奈米至約數微米，而更典型之厚度約300至約500奈米。每一多孔矽層12在上述範圍中，可具有相同或不同的厚度。
術詞「含氫氟酸溶液」包含濃氫氟酸(49%)、氫氟酸和水之混合物、氫氟酸和一元醇(monohydric alcohol)，如甲醇(methanol)、乙醇(ethanol)、丙醇(propanol)等之混合物、或氫氟酸混合至少一傳統的介面活性劑(surfactant)。在氫氟酸溶液中之介面活性劑的量一般約1至約50%，其係基於49%氫氟酸。
陽極氧化製程使用一定流源(constant current source)執行，其操作於約0.05至大約50 mA/cm2 之電流密度。可選擇性地利用一光源照射樣本。尤佳地是，本發明之陽極氧化製程利用操作在電流密度約0.1至約5 mA/cm2 之定流源。
陽極氧化製程一般執行於室溫或可於些微高於室溫之溫度。陽極氧化製程之後，一般以去離子水(deionized water)清洗結構並乾燥。
在形成至少一多孔矽層12於<110>含矽基板10中的陽極氧化製程後，圖3A所示結構經歷一退火製程，其係在可有效密封(sealing)最上多孔矽層之孔的條件（溫度和環境）下進行。於所示本例中，退火步驟會密封多孔矽層12B表面的孔。於本發明此時執行之退火步驟致使矽原子之表面擴散，藉此產生一無孔矽薄層(thin skin)。無孔矽薄層於圖3B中以參照編號14標出。於本發明此時形成之無孔矽薄層一般具有約5至約80奈米的厚度，而更典型為約10至約30奈米的厚度。
用以密封最上多孔矽層13之孔的退火步驟，係執行於高退火溫度。「高退火溫度」意指退火溫度約900至約1150℃。尤佳地，退火步驟執行於約1000至約1100℃的溫度。此退火步驟可用單一斜升(ramp up)速率執行。選替地，退火可使用變化的斜升速率執行，其中可選擇性使用熱煉循環(soak cycles)。
除執行於高溫外，本發明用以密封最上多孔矽層13孔的退火步驟，亦執行於含氫環境之中。可使用之合適的含氫環境包括分子或原子氫。某些實施例中，含氫環境可與惰性氣體，如氦、氬、氮(N2 )或氙混合。本發明某些較佳實施例中，退火環境為氫(H2 )。
使用前述高溫退火步驟密封多孔矽層頂上之孔後，含矽材料（即矽或矽鍺）之磊晶層形成於薄矽層14上。磊晶含矽層係一結晶材料，其具有與基板10相同之晶向。磊晶含矽層係藉由熟此技藝者習知的磊晶成長製程形成。舉例而言，磊晶含矽層可藉由超高真空化學氣相沉積(UHVCVD)製程或任何其他類似技術形成。
圖3B之參照編號16標示為形成於薄層無孔矽表面14頂上的磊晶含矽層。本發明此時形成的磊晶含矽層16之厚度可依其形成的製程而變化。一般而言，磊晶含矽層16具有約10至約100奈米的厚度，而更典型為約10至約30奈米的厚度。
應注意以上討論關於矽形成、孔密封和磊晶成長對熟此技藝者為習知。以上製程步驟係基於習知絕緣層上矽晶圓製造之ELTRAN製程（見T. Yonehara和K. Sakaguchi，「ELTRAN(SOI Epi Wafer)Technology]，於The Science of SOI, Chapter 2, Section 2,(4/19/2000)」。
本發明某些實施例中，選擇性使用的氧化層18（見圖3B）可形成於磊晶含矽層16上。選擇性使用的氧化層18可藉由傳統氧化製程形成。選替地，選用的氧化層18可藉由傳統沉積製程形成，例如化學氣相沉積(CVD)、電漿加強化學氣相沉積(PECVD)、原子層沉積(ALD)、化學溶液沉積及類似者。
本發明此時形成之選用氧化層18的厚度，可隨其形成製程而變化。一般而言，選用的氧化層18具有約10至約200奈米的厚度，而更典型為約20至約100奈米的厚度。
圖3B所示結構，無論有或沒有選用的氧化層18，於本發明中係作為一轉移(transfer)結構，其後將會於高溫接合至基板20。圖3C顯示基板20，其可接合至轉移結構之選用的氧化層18或磊晶含矽層16。此接合係藉以下達成：首先如圖3C所示定位(positioning)兩個結構，使其彼此接觸，選用地施加外力至接觸的結構，並加熱此二個結構。
可用於本發明之基板20包含任何具有熱膨脹係數顯著大於含矽基板10的材料。亦即，基板20包括任何材料，其係具有熱膨脹係數α顯著大於約2.8 ppm/℃。基板20之適合材料的例示性範例包含：藍寶石(α＝8.8 ppm/℃)、鍺（於室溫α＝5.8 ppm/℃，其隨溫度顯著增加）和氟化鈣(α＝19 ppm/℃)。
於一些未顯示的實施例中，於接合前可形成一選用的氧化層於基板20之表面上。此選用的氧化層可如上述形成，且其單獨或與轉移結構之選用的氧化層18一起，可用來幫助晶圓接合。
用以將此二個結構接合在一起之加熱步驟係執行於一高溫，其範圍約400至約1000℃。尤佳地是，接合係執行於約750至約925℃的溫度。加熱步驟可利用單一斜升速率或不同斜升速率執行，並可選擇性使用熱煉循環。一些實施例中，用以將此二個結構接合在一起的加熱步驟可執行於惰性環境中，包含例如氦、氬、氮、氙及其混合物。亦可於其他環境將此二個結構接合在一起。
從高晶圓接合溫度冷卻下來時，基板20會比含矽基板10收縮(contract)更多，因其熱膨脹係數較高。因此於選用的氧化層18（其於此溫度仍維持剛性）上之含矽層16、及多孔矽層中產生顯著壓縮應力。一般冷卻執行之冷卻速率約為50℃/min或更小。
因為多孔層間邊界處相當大的介面應力，經接合的晶圓會優先地沿二個多孔層介面分裂(cleave)。圖3D中，參照編號22標示分裂發生之介面。一個多孔層時，分裂會發生在多孔層中或多孔層邊緣處。沒有多孔矽層時，因為堅固接合和熱膨脹係數不匹配，基板20或含矽基板10會破裂。此分裂係為熟悉ELTRAN晶圓製造的技藝者所習知。
因為極高的表面對體積比例，剩餘多孔矽層可利用濕蝕刻製程移除，其係對磊晶含矽層16具有高選擇性（大於1000：1）。特別是，於冷卻製程期間未分裂之剩餘多孔矽層可使用濕蝕刻製程移除，其中化學蝕刻劑係氫氟酸、硝酸(nitric acid)及醋酸(acetic acid)之溶液。可用於選擇性移除剩餘多孔層之其他化學蝕刻劑包含：氫氟酸、過氧化氫(H2 O2 )和水之混合物。剩餘多孔矽層之選擇性移除，暴露出磊晶含矽層16之一表面。
圖3E顯示分裂和移除剩餘多孔矽層後形成之結構。圖3E顯示之結構包括基板20、選用的氧化層18及具有<110>晶向且處於雙軸壓縮應變下之磊晶含矽層16。在此需注意圖3E所示結構係類似絕緣層上矽結構，因為磊晶含矽<110>層16直接位於絕緣層上，例如氧化層18上。
層16新暴露的含矽表面，於本發明此時可利用於含氫(H2 －containing)環境中的退火製程，加以平滑化。此退火步驟執行於約850至約1100℃的溫度，而尤佳於約900至約950℃的溫度。於此退火步驟期間應注意，以防氧化層18接受過分(>1100℃)的熱處理而鬆弛壓縮應變含矽層16。亦可使用化學機械研磨(CMP)。
薄含矽層16類似形成於直接於絕緣層上應變矽(SSDOI)，但具相反符號(sign)之應變。衍生自含矽層16之薄性質的元件縮小優點，係類似於直接於絕緣層上應變矽，但可能因應變之符號和晶圓之晶向，而甚至增加更高的載子遷移率。
於未選用氧化層18的實施例中，薄含矽層16會直接形成在基板20上。注意因為層16為磊晶成長的，其具有與基板10相同之晶體晶向<110>。於基板20為藍寶石之實施例中，本發明方法可導致高達0.6%的雙軸壓縮應變。於基板20為氟化鈣之實施例中，本發明方法可導致高達1.0%的雙軸壓縮應變。當氟化鈣用作基板20，在大於約600℃之高溫，應注意要將暴露於水汽減到最小。
形成圖3E所示結構後，各種互補式金氧半元件，包含nFET、pFET及其組合，可直接形成於含矽層16上。互補式金氧半元件利用熟此技藝者習知製程形成。
除上述圖3A－3E中的晶圓轉移技術外，本發明亦考慮一實施例，以形成一半導體材料係具有於雙軸壓縮應變下之<110>含矽層，其中至少一多重連接溝渠隔離區域、一壓縮襯層或兩者，用以產生應變於含矽層中。
圖4A－4C顯示實施例，其中至少一多重連接溝渠隔離區域及一壓縮襯層兩者，皆用以產生應變於含矽層中。於形成隔離溝渠且形成互補式金氧半元件後，形成壓縮襯層於含矽層表面或基板10上。
本發明之此實施例開始於首先提供具有<110>晶向之含矽基板或層10，接著形成至少一多重連接溝渠隔離區域50於層10中。此後於文中，至少一多重連接溝渠隔離區域只稱做隔離溝渠區域。術詞「多重連接」意指隔離區域具有洞於其內。隔離溝渠區域50係首先藉形成一硬遮罩（未示）於基板10之表面上而形成。硬遮罩一般包含氮化層位於薄氧化層頂上。硬遮罩可藉熱成長製程或沉積形成，這兩者皆為熟此技藝者所習知。硬遮罩層之厚度可視材料及其形成技術而變化。一般遮罩具有約30至約100奈米的厚度。
形成硬遮罩後，藉沉積與微影，形成具有至少一多重連接溝渠之圖案化光阻（未示）。接著藉傳統蝕刻製程，轉移至少一溝渠圖案至硬遮罩層。圖案轉移後，通常藉由傳統剝除製程，自結構移除圖案化光阻，接著經另一蝕刻製程，將形成於硬遮罩的溝渠圖案轉移至基板10。此蝕刻步驟形成溝渠於基板10內。選替地，可利用單一蝕刻次序圖案化硬遮罩，並形成溝渠於基板內。，如從基板10之上表面至溝渠之底部量到的溝渠深度，一般約為50至約500奈米。
圖案轉移至基板10後，形成選用的溝渠襯層（未示）以襯著溝渠壁，之後藉由傳統沉積製程，利用包含如氧化物之溝渠介電材料，填塞溝渠。於填塞溝渠步驟後，超過溝渠上之溝渠介電質，通常經平坦化製程移除，然後移除硬遮罩。
一般於平坦化及硬遮罩移除前，進行一密緻化步驟。一般而言，此為於氮氣環境中，在高溫(900－1100℃)下的長時間（小時等級）退火。此步驟實質上驅趕氧化材料中的氫。
於執行上述步驟後形成之結構顯示於圖4A。於本發明此時點，可利用傳統互補式金氧半製程，形成如參照編號52表示之至少一互補式金氧半元件於基板10之暴露表面上。如圖4B中所示結構。
互補式金氧半元件製造後，一壓縮襯層54至少形成於基板10之暴露表面上。壓縮襯層一般由含氮化物材料組成。雖然一般使用含氮化物材料，但亦可使用其他可對含矽基板10引致雙軸應力之絕緣材料。壓縮襯層54係利用沉積製程形成，如電漿加強化學氣相沉積(PECVD)或快速熱化學氣相沉積(RTCVD)。壓縮襯層54的厚度可視形成條件而變化。一般而言，壓縮襯層54具有約20至約100奈米的厚度。本發明此時形成之壓縮襯層54引介壓縮應力到元件閘極下的區域（見區域55）。
形成壓縮襯層54後，藉由例如PECVD之沉積製程，形成氧化層56。氧化層56的厚度可視形成條件而變化。一般氧化層56具有約200至約1000奈米的厚度。接著利用化學機械研磨平坦化氧化層。圖4C顯示形成壓縮襯層54與氧化層56後所得結構。
本發明此實施例中，溝渠隔離區域50對通道縱向地產生壓縮應力（對窄元件而言亦有橫向地）。對較短的源極/汲極懸突(overhang)區域而言，通道中的壓縮應力會較高。不同應力之不同類型的氮化襯層，可調變通道之局部應力。
再次強調雖然圖4A－4C顯示至少一多重連接溝渠隔離區域及壓縮襯層兩者，以產生雙軸壓縮應變於含矽層中，亦可只用至少一多重連接溝渠隔離區域或壓縮襯層產生應變。
本案申請人已知對nMOS元件而言，電流在<100>晶向之晶圓上比在<110>晶向之晶圓上，下降稍微多一點，而對pMOS元件而言，電流在<100>晶向之晶圓上比在<110>晶向之晶圓上，增加稍微多一點。對於具有不同氮化襯層應力之nMOS，電流改變之靈敏度不高，但於pMOS則較高。
當元件變窄，通道會受到來自溝渠隔離區域於橫向的壓縮應力。圖5顯示nMOS及pMOS兩者的驅動電流皆下降。(100)晶圓上的元件會下降更多。
當窄元件具有小的源極/汲極懸突區域，通道會受到橫向及縱向兩者的壓縮應力。圖6A－6B顯示窄寬度元件之飽和電流的改變。對(100)表面上的元件而言，nMOS電流會因大的源極/汲極懸突區域下降，而因較小的源極/汲極懸突區域增加。從遷移率下降至增加的此臨界區域，顯示從單軸至雙軸應力效應之效應。(110)晶圓上的元件比(100)晶圓上的元件具較高的靈敏度，且此可高至155%的改良。此表示縱向壓縮應力加上橫向應力、或單純雙軸壓縮應力，可增加nMOS電流。氮化襯層亦可調變雙軸應力效應，且對建立在(110)晶圓上之元件及窄寬度元件更有效（圖7A－7B）。圖7A－7B顯示具有小的源極/汲極懸突區域之nMOS，其寬度窄於0.2毫米時，電流為增加而非下降。類似地，相較長寬度元件而言，pMOS於較窄寬度元件具有較高的遷移率改變。單軸縱向和雙軸應力兩者皆可改善pMOS性能。
雖然已針對本發明之各較佳實施例特別顯示與說明如上，應了解熟此技藝者可在形式與細節上做出前述與其他改變，而不悖離本發明之精神與範圍。因而本發明並不限於說明與例示之確切形式和細節，而係屬於所附申請專利範圍之內。
10．．．含矽基板
12、12A、12B．．．多孔矽層
13．．．最上表面層
14．．．薄矽層
16．．．磊晶含矽層
18．．．選擇性使用的氧化層
20．．．基板
22．．．發生分裂之介面
52．．．互補式金氧半元件
54．．．壓縮襯層
55．．．元件閘極下的區域
56．．．氧化層
圖1A至1B為電子遷移率(cm2 /Vs)對電子濃度(cm－ 2 )之圖式，分別代表<100>矽基板具有傳統晶向及電流流向（圖1A），及矽基板材料具有<110>晶向及1%雙軸壓縮應變（圖1B）；其他應變亦有顯示。
圖2A至2B為電洞遷移率(cm2 /Vs)對電洞濃度(cm－ 2 )之圖式，分別代表<100>矽基板具有傳統晶向及電流流向（圖2A），及矽基板材料具有<110>晶向及1%雙軸壓縮應變（圖2B）；其他應變亦有顯示。
圖3A至3E為示意圖（剖面），顯示本發明第一實施例實施之基本製程步驟。
圖4A至4C為示意圖（剖面），例示本發明之一實施例實施之基本製程步驟，其中至少一多重連接溝渠隔離區域及一壓縮襯層兩者皆用以產生應變於含矽層中，注意<110>晶向係垂直於所示的含矽基板。
圖5顯示對互補式金氧半性能之應變效應。
圖6A至6B圖式，顯示不同晶向及不同氮化襯層應力時，對驅動電流之淺溝渠隔離機械應力效應。所有元件具有窄寬度（120奈米）和標稱(nominal)長度（45奈米）；圖6A代表nMOS元件，圖6B代表pMOS元件。
圖7A至7B圖式，顯示元件具有不同寬度、不同晶向和不同氮化襯層應力時的淺溝渠隔離機械應力效應；圖7A代表nMOS元件，圖7B代表pMOS元件。
10．．．含矽基板
12A、12B．．．多孔矽層
14．．．薄矽層
16．．．磊晶含矽層
18．．．選用的氧化層
20．．．基板
22．．．分裂的介面

Claims (12)

  1. 一種半導體材料，包含一含矽層係具有<110>晶向覆蓋在一基板之上，該基板具有一熱膨脹係數大於矽之熱膨脹係數，該含矽層係處於一雙軸壓縮應變下且該含矽層具有電子與電洞兩者遷移率皆大於傳統未應變<100>矽基板。
  2. 如請求項1所述之半導體材料，其中該雙軸壓縮應變約大於0.2%。
  3. 如請求項2所述之半導體材料，其中該雙軸壓縮應變約大於0.5%。
  4. 如請求項1所述之半導體材料，更包括一氧化層位於該含矽層與該基板之間。
  5. 如請求項4所述之半導體材料，其中該基板係藍寶石、鍺、或氟化鈣。
  6. 如請求項1所述之半導體材料，其中該含矽層係一結晶含矽層，包含矽或矽鍺(SiGe)。
  7. 一種形成一含矽半導體材料之方法，包含： 提供一含矽<110>層；以及產生一雙軸壓縮應變於該含矽<110>層中，其中該產生一雙軸壓縮應變包含：形成至少一多重連接溝渠隔離區域於該含矽<110>層之一表面中；以及形成至少一互補式金氧半(CMOS)元件於該至少一多重連接溝渠隔離區域環繞之該含矽<110>層的暴露部分上。
  8. 如請求項7所述之方法，其中形成該至少一多重連接溝渠隔離區域包含：微影、蝕刻一溝渠，並以一溝渠介電材料填塞該溝渠。
  9. 如請求項8所述之方法，更包含形成一壓縮襯層於每一互補式金氧半元件和該含矽層之至少暴露表面上。
  10. 如請求項9所述之方法，其中該壓縮襯層包含一含氮化物材料。
  11. 一種形成一含矽半導體材料之方法，包含：形成至少一多重連接溝渠隔離區域於具有一<110>晶向之一含矽層的一表面中；以及形成至少一互補式金氧半元件於該至少一多重 連接溝渠隔離區域環繞之該含矽層的暴露部分上，其中該至少一多重連接溝渠隔離區域產生雙軸壓縮應變於該含矽層中。
  12. 一種形成一含矽半導體材料之方法，包含：提供一結構係包含具有一<110>晶向之一含矽層，該含矽層具有至少一互補式金氧半元件於其上，該互補式金氧半元件由存在於該含矽層中的至少一多重連接溝槽式隔離區域所環繞；以及形成一壓縮襯層於該結構上且該至少一多重連接溝槽式隔離區域誘發一雙軸壓縮應變於該含矽層中。
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