CN100544022C - 具有<110>晶体取向含硅层的半导体材料及其形成方法 - Google Patents

Abstract

具有<110>晶体取向含硅层的半导体材料及其形成方法，该半导体材料具有增强的电子和空穴迁移率，该材料包括在双轴压缩应变下的具有<110>晶体取向的含硅层。术语“双轴压缩应变”在此处用来描述由纵向压缩应力和横向应力产生的净应力，此横向应力在半导体材料制造过程中引入含硅层上。本发明的其它方面涉及形成本发明的半导体材料的方法。本发明的方法包括提供含硅<110>层；和在所述含硅<110>层中产生双轴应变。

Description

具有<110>晶体取向含硅层的半导体材料及其形成方法

技术领域

本发明涉及具有增强的电子空穴迁移率的半导体材料，更具体地涉及包括具有增强的电子空穴迁移率的含硅(Si)层的半导体材料。本发明还提供形成这种半导体材料的各种方法。

背景技术

三十多年来，硅金属氧化物半导体场效应晶体管(MOSFET)的不断微型化已经推动了世界范围内的半导体工业。三十多年来人们一直预测在缩放比例方面的精彩成就，但是尽管遇到了许多挑战然而革新的历史维持了摩尔定律。然而，今天不断增加的迹象表明金属氧化物半导体(MOS)正开始达到传统的缩放限制[对持续的互补金属氧化物半导体缩放比例的短期和长期的挑战的简要总结可以在国际半导体技术路标(ITRS)的2002更新版的“大挑战”部分找到。对于器件，材料，电路，和系统的限制的全面回顾可在2001年3月第89卷No.3的IEEE论文集中找到，它是针对半导体技术限制的特别的一期]。

由于改进MOSFET的困难不断增加，且因此互补金属氧化物半导体(CMOS)的电路性能通过持续的微型化，用于改进性能而不缩放的方法就变得关键。一种达到此目的一般方法是增加载流子(电子和/或空穴)迁移率。这可以通过下面的任意一方法来实现：(1)给硅晶格引入适当的应力；(2)通过在取向与传统的硅<100>不同的硅表面构造MOSFET；或(3)：(1)和(2)的结合。

就方法(1)来说，几种方法，例如已经描述了针对制造双轴拉伸应变下的硅，在驰豫的SiGe缓冲层上应变硅和在绝缘体上的驰豫SiGe上应变硅。这已经显示出显著地增加电子迁移率，但是需要高Ge度来略微增加硅<100>中的空穴迁移率。

对于方法(2)，众所周知<110>硅中的空穴迁移率比传统硅<100>高出两倍多。然而，驰豫的(无应变的)的<110>硅中的电子迁移率与<100>情况相比降级大约2倍。这导致该发明的有点复杂的“混合”方案，因为集成构造在<110>硅中的pFET和<100>硅中构造的nFET。[IEDM技术文摘，2003，453页，M.Yang等]。虽然这一混合方法对pFET有显著好处，但它通常对nFET没有好处。

可以显著地增强电子和空穴的迁移率，而同时避免混合晶体取向方案的复杂性的方法具有很大的优点。

发明内容

本发明提供了一种具有增强的载流子迁移率的半导体材料，该材料包括在双轴压缩应变下的具有<110>晶体取向的含硅层。术语“双轴压缩应变”在此处用来描述由纵向压缩应力和横向(或横断的)压缩应力产生的净应力，此横向应力在半导体材料制造过程中在含硅层的平面中引入。

本发明的半导体材料为nMOS和pMOS提供增强的迁移率，该材料包括有双轴压缩应变的含<110>硅层。

本发明的另一个方面涉及形成本发明中的半导体材料的方法。特别地且在广义的术语里，本发明的方法包括提供含硅层<110>的步骤；和在含硅层<110>上产生双轴压缩应变的步骤。

在本发明的一个实施例中，具有<110>取向和双轴压缩应变的含硅层通过包括下面步骤的方法产生：

在含硅衬底<110>上形成至少一个具有最上表面的多孔硅层；

使顶表面退火从而产生无孔的表面层；

在无孔表面层上形成具有<110>取向的晶体外延含硅层，从而形成转移结构；

将转移结构键合到一种材料上，在温度高于最终器件操作温度时，此材料的热膨胀系数比硅更高，从而提供一种键合的结构。

冷却键合结构从而在所述的至少一个多孔硅层上形成机械弱界面，从而在所述界面处劈裂键合结构；和

从劈裂的结构上去除至少一个多孔硅层的剩余部分以提供半导体材料，该材料至少包括在所述材料上的具有<110>取向的晶体外延含硅层，所述的晶体外延含硅层处在双轴压缩应变下。

在另一个实施例中，具有<110>取向和双轴压缩应变的含硅层由包括下列步骤的方法产生：

在具有<110>晶体取向的含硅层的表面上形成至少一个多连接沟槽隔离区；和

在被所述的至少一个多连接沟槽隔离区包围的含硅层的暴露部分上构造至少一个CMOS器件，其中所述至少一个多连接沟槽隔离区在所述含硅层中产生双轴压缩应变。

在本发明的再一个实施例中，具有<110>取向和双轴压缩应变的含硅层由包括下列步骤的方法产生：

提供包括具有<110>晶体取向的含硅层的结构，所述含硅层上具有至少一个CMOS器件；和

在所述结构上形成压缩衬垫，其中所述压缩衬垫引起所述含硅层处在CMOS器件栅极下的双轴压缩应变下。

在本发明的再一个实施例中，具有<110>取向和双轴压缩应变的含硅层由包括下列步骤的方法产生：

在具有<110>晶体取向的含硅层表面形成至少一个多连接沟槽隔离区。

在被所述至少一个多连接沟槽隔离区包围的含硅层的暴露部分上形成至少一个CMOS器件；和

在所述含硅层上形成压缩衬垫，其中所述压缩衬垫和至少一个多连接沟槽隔离区导致所述含硅层处在双轴压缩应变下。

对于该至少一个多连接沟槽隔离区和压缩衬垫，当器件较宽时应力主要是单轴的。随着器件的宽度被减小，应力变成双轴的。

附图说明

图1A-1B是对于具有传统取向和电流流向(图1A)的硅<100>衬底和具有<110>取向的带有1％的双轴压缩应变(图1B)的硅衬底材料，电子迁移率(cm²/Vs)对电子浓度(cm^-2)的图形；其它应变也被示出。

图2A-2B是空穴迁移率(cm²/Vs)对空穴浓度(cm^-2)的图形，针对具有传统取向和电路流向(图2A)的硅<100>衬底和具有<110>取向的带有1％的双轴压缩应变(图2B)的硅衬底材料；其它应变也被示出。

图3A-3E是(通过横截面图)图解本发明的第一个实施例中采用的基本加工步骤的图形表示。

图4A-4C是(通过横截面图)图解本发明的实施例中采用的基本加工步骤的图形表示，其中至少一个多连接沟槽隔离区和压缩衬垫被用来在含硅层中产生应力，要注意<110>方向与所示的含硅衬底垂直。

图5示出了应变对CMOS性能的影响。

图6A-6B是图解STI机械应力对具有不同晶体取向和不同氮化物衬垫应力的驱动电流影响的图形。所有器件具有窄宽度(120nm)和标称长度(45nm)；图6A针对nMOS的器件，而图6B针对pMOS器件。

图7A-7B是图解具有不同宽度、不同晶体取向和不同氮化物衬垫应力的器件的STI机械应力效果的图形；图7A针对nMOS器件，而图7B针对pMOS器件。

具体实施方式

本发明提供一种半导体材料，此半导体材料包括具有<110>晶体取向和双轴压缩应变的含硅层，同时也提供形成该材料的各种方法，现在本发明将通过参照伴随本申请的附图更详细地描述。

本申请的申请人通过数值计算已确定当显著(大于大约0.2％，优选大于大约0.5％)的双轴压缩应变被引入到含<110>硅层上时，电子和空穴迁移率将超过传统的未应变硅<100>的情况。应变百分数在此处被定义为在给定方向上材料的晶格常数变化的百分比。双轴压缩应变和含<110>硅层相结合的显著优点以前在该技术领域未曾被认识。

上面计算的结果在图1A-1B及图2A-2B中被示出，此计算结果通过使用用于反型层的载流子的Kubo-Greenwood公式(此公式来源于对线性Boltzmann传输方程的解)计算载流子迁移率确定。子能带结构通过由六个用于nFET的椭圆形导带谷(借助按照Kane的第一阶非抛物线形修正)组成的模型能带结构计算，或者对于pFET，通过自旋轨道相互作用求解六带k＊p哈密顿函数(3带乘以2自旋态)来计算。在nFET情形中，应变效应通过考虑已知的简并阻断和导电椭圆的能量偏移及有效质量的(线性)变化得以解释。在nFET的情形中，全应变哈密顿函数被加在总哈密顿函数(k＊p+自旋-轨道)上。由于(带间，子带间和子带内)与声学声子(对于大于约150K的温度，弹性、均分近似、有效)的散射和与光学光子(对于nFET谷内，对于pFET，带间、带内)的非弹性、各向异性散射的载流子动量驰豫率已经用Fermi Golden Rule和从前面的体计算(MV Fishetti和SELaux，J.应用物理杂志，80，2234(1996))得到的形变势数值地估算。根据完整Ando模型和使用用于介电屏蔽的严格的多子带模型，在Si-SiO₂界面与粗糙度的散射得到了处理。

图1A示出了在当前VLSI技术中通常使用的对于沿着[110]结晶学方向的更普通的硅<100>晶片表面，nFET反型层中的计算出的电子迁移率(作为载流子面密度的函数)。1％双轴拉伸应变的应用显出了公知的在低电子密度下电子迁移率的增强。相对照，图1B示出了对于<110>表面的更适度的压缩应变量(0.5％或更大)提升了电子迁移率(沿着[110]方向)，超过并超出对于驰豫和应变的<100>表面在各种密度下所得到的值。

如比较图1A和1B所示，在<110>硅表面上1％压缩应变的应用增强了电子迁移率，比<100>驰豫(或者具有1％压缩或拉伸应变)硅所获得的迁移率大约2倍还高。

图2A和2B给出了关于计算的<100>(图2A)和<110>(图2B)硅表面空穴迁移率的类似的信息。如从这些附图中看出的那样，在<110>硅表面上应用1％压缩应变提升了沿[110]方向的空穴迁移率，比驰豫的<100>硅表面的空穴迁移率约3倍还高。

这些使用本发明的硅衬底所得的增强的迁移率提供了nFET和pFET的更高性能，并避免了混合晶体取向方法的复杂性。下面参照图3A-3E的描述示出了一种可使用在本发明中的方法，通过该方法双轴压缩应变(大于约0.2％，优选大于约0.5％)可被引入含<110>硅层以实现这些显著更高的载流子迁移率。

图3A图解了可被用于形成本发明的创造性的衬底材料的初始结构。更具体地，该初始结构在图3A中被示出，它包括含<110>硅衬底10，此衬底含有至少一个在含硅衬底10表面上形成的多孔硅层12。至少一个多孔硅层12具有最上表面层13。在附图中，两个多孔硅层12A和12B被形成。尽管示出了存在两个多孔硅层12A和12B，当仅一个多孔硅层或两个以上的多孔层形成时本发明同样有效。

术语“含硅衬底”在本发明中用来表示包含硅的半导体材料。可用作衬底10的此种含硅材料的示例包括块状硅，含锗量约为25％或更少的SiGe，绝缘体上硅(SOIs)和绝缘体上SiGe。衬底可以掺杂或不掺杂。

通过利用电解阳极氧化工艺，至少一个多孔硅层在本发明中被形成，电解阳极氧化工艺可将含<110>硅衬底10的表面部分转化成多孔硅层。电解阳极氧化工艺是通过将含<110>硅衬底10浸入含HF的溶液来执行的，同时相对于也被置于含HF的溶液里的电极的电偏压被施加在含<110>硅衬底10上。在这样的工艺中，含<110>硅衬底10本身通常作为电化学池的正电极，而另一种诸如硅的半导体材料或金属被用作负电极。

用在形成多孔硅层的阳极氧化工艺也可被看作是阳极蚀刻工艺。用阳极氧化工艺制成的多孔硅层与含硅层10的剩余部分相比机械上较弱，而多孔硅层保持含硅衬底10的晶体质量和取向。

应当注意，当多于一个多孔硅层12被形成时，其它多孔层可具有相同或不同的孔形态。在本发明中含不同孔形态的多孔硅层可通过改变阳极氧化过程中的电流状态而形成。

通常，HF阳极氧化将含硅衬底10的表面区域转化为多孔硅。形成速率和这样形成的多孔硅的特性(孔隙度和微结构)由材料特性和阳极氧化工艺本身的反应条件(电流密度，偏压，含HF的溶液的照射和添加剂)共同决定。通常，本发明中形成的多孔硅层12A和12B具有约0.1％或者更高的孔隙率。

每个多孔硅层12的厚度可根据所使用的阳极氧化条件而改变。通常，本发明中形成的每个多孔硅层12的厚度从大约100nm到几微米，更典型地是从约300nm到约500nm。每个多孔硅层12可具有处在上述范围内的相同或不同的厚度。

术语“含HF的溶液”包括浓缩的HF(49％)，HF和水的混合物，HF和一元醇诸如甲醇，乙醇和丙醇等的混合物，或混有至少一种传统的表面活性剂的HF。基于49％的HF，HF溶液中存在的表面活性剂的量典型地从约1％到约50％。

阳极氧化工艺使用恒定电流源来进行，此电流源工作于约0.05到约50milliAmps/cm²的电流密度。可选择地使用光源来照射试样。更优选地，本发明的阳极氧化工艺使用工作于约0.1到约5milliAmps/cm²的电流密度的恒定电流源。

阳极氧化工艺典型地在室温下或略高于室温的温度下进行。阳极氧化工艺之后，该结构典型地用脱离子水漂洗并被干燥。

在其中至少一个多孔硅层12在含<110>硅衬底10上形成的阳极氧化工艺之后，图3A所示结构经历退火工艺，该退火工艺在有效密封最上多孔硅层的孔这样的条件(温度和环境)下进行。在示出的情形下，退火步骤将密封多孔层12B表面上的孔。在本发明的这一时刻执行退火步骤导致硅原子的表面扩散，从而产生一个薄肤层无孔硅。该薄肤层无孔硅在图3B中以数字标记14标明。在本发明此处形成的无孔硅薄肤层的厚度通常从约5nm到约80nm，更典型地是在约10到约30nm。

用来密封最上多孔硅层13的孔的密封步骤在高退火温度下进行。“高退火温度”意味着退火温度从大约900℃到大约1150℃。更优选地，退火步骤在大约1000℃到大约1100℃的温度进行。退火可通过使用单一升温速率来进行。可替换地，退火可通过使用各种升温速率执行，其中可选地使用均热周期。

除了在高温下进行之外，本发明的用于密封最上多孔硅层13的孔的退火步骤也可在存在含氢环境下进行。可被使用的合适的含氢环境包括分子或原子氢。在一些实施例中，含氢环境可混合诸如He、Ar、N₂或Xe的惰性气体。在本发明的一些优选实施例中，退火环境是H₂。

在用前面提及的高温退火步骤密封多孔硅层顶部的孔之后，含硅材料的外延层，即，Si或SiGe在薄肤硅层14上形成。此外延含硅层是具有与衬底10相同的晶体取向的晶体材料。此外延含硅层通过使用外延生长工艺形成，此外延生长工艺对本领域的技术人员来说是众所周知的。例如，外延含硅层可通过超高真空化学汽相沉积UHVCVD)工艺或其它类似技术来形成。

在薄肤无孔表面14顶上形成的外延含硅层在图3B中用标号16标明。在本发明此处形成的外延含硅层16可根据形成它的工艺而改变。典型地，外延含硅层16的厚度从大约10到大约100nm，更典型地是从约10到30nm。

应该注意，上面关于硅形成、孔密封和外延生长的讨论对本领域的技术人员来说是众所周知的。上面的加工步骤基于众所周知的用于SOI晶片制造的ELTRAN工艺(参看T.Yonehara和K.Sakaguchi的“ELTRAN(SOI外延水)技术”，SOI科学，第二章，第二节(4/19/2000))。

在本发明的一些实施例中，可选的氧化物层18(参看图3B)可在外延含硅层16上形成。可选氧化物层18可通过传统氧化工艺来形成。可替换地，可选氧化物层18可通过传统沉积工艺来形成，例如化学汽相沉积(CVD)、等离子增强化学汽相沉积(PECVD)、原子层沉积(ALD)、化学溶液沉积等。

在本发明此处形成的可选的氧化物层18的厚度可根据形成它的工艺而改变。典型地，可选氧化物层18的厚度从大约10到大约200nm，更典型地是从约20到约100nm。

图3B所示的带有或不带有可选的氧化物层18的结构在本发明中被用作转移结构，它将在升高的温度下被键合到衬底20上。图3C示出了可键合到可选氧化物层18或转移结构的外延含硅层16上的衬底20。此键合通过首先如图3C所示使两个结构定位、使它们相互接触、可选地对接触的结构应用外力、和加热这两个结构来实现。

可被本发明使用的衬底20包括任何热膨胀系数显著大于含硅衬底10的材料。即，衬底20包括任何热膨胀系数α显著大于约2.8ppm/℃的材料。用于衬底20的合适的示例材料包括蓝宝石(α＝8.8ppm/℃)，锗(室温下α＝5.8ppm/℃，随温度显著增加)和氟化钙(α＝19ppm/℃)。

在本发明未示出的一些实施例中，可选的氧化物层可在键合之前在衬底20的表面上形成。此可选氧化物层可以上述方法形成，且它自已单独或与转移结构的可选氧化物层18一起可用来促进晶片键合。

用于将两个结构键合到一起的加热步骤在大约400℃到大约1000℃的升高的温度下进行。更优选地，键合在大约750℃到大约925℃的温度下进行。加热步骤可通过使用单一升温速率或多种升温速率来进行，在此升温速率中可选地使用均热周期(soaking cycle)。在一些实施例中，用于将两个结构键合到一起的加热步骤可在惰性环境中进行，该惰性环境包括例如He，Ar，N₂，Xe和它们混合物。其它环境也可被用来将两个结构键合在一起。

在从高晶片键合温度冷却下来之后，衬底20将比含硅衬底10更加收缩，这是由于它的较高的热膨胀系数。这将在位于可选氧化物层18(它将在这些温度下保持稳固)之上的含硅层16和多孔硅层中产生显著的压缩应力。冷却典型地将通过约50℃/min或更小的冷却速率来进行。

由于多孔层之间边界上的显著界面应力，被键合的晶片将沿着两个多孔层的界面劈裂。在图3D中，标号22表示劈裂发生的界面。对于一个多孔层而言，劈裂将在多孔层内或多孔层的边缘发生。如果没有多孔硅层，由于强键合和热膨胀系数不匹配，衬底20或含硅衬底10将破裂。劈裂对ELTRAN晶片制造领域的技术人员来说是众所周知的。

由于其极高的表面体积比，剩余的多孔硅层可使用湿法蚀刻工艺以对外延含硅层16具有的高选择性(大于1000∶1)而去除。特别地，冷却工艺中未被劈裂的剩余多孔硅层可用湿法蚀刻工艺去除，其中化学蚀刻剂是氢氟酸，硝酸和醋酸溶液。其它可被用来选择性地去除余下多孔层的化学蚀刻剂包括HF、H₂O₂和H₂O的混合物。剩余多孔硅层的选择性去除暴露出了外延含硅层16的表面。

图3E示出了在劈裂和去除剩余多孔硅层之后形成的结构。图3E所示的结构包括衬底20，可选的氧化物层18和外延含硅层16，此外延含硅层具有双轴压缩应变下的<110>取向。应当注意，由于外延含硅<110>层16直接设置在例如氧化物层18的绝缘体之上，所以图3E所示的结构是SOI类结构。

刚刚被暴露的层16的含硅表面可在本发明的此处利用退火工艺平滑，该退火工艺在含氢气环境中进行。该退火步骤在从大约850°到大约1100°的温度进行，优选地在大约900℃到大约950℃的温度进行。在退火步骤中应该注意不要用过分的(>1100℃)热处理流过氧化物18而驰豫压缩应变的含硅层16。化学机械抛光(CMP)也可使用。

薄含硅层16与直接在绝缘体(SSDOI)上的应变硅中形成的类似，但有相反符号的应变。可由含硅层16的薄特性获得的器件缩放优点与SSDOI的相似，但有更高载流子迁移率增强的潜力，这是由于应变符号和晶片取向。

在没有可选的氧化物层18的实施例中，薄含硅层16将直接在衬底20上形成。注意，层16是外延生长的，所以它具有与衬底10具有相同晶体学取向，即<110>。在衬底20为蓝宝石的实施例中，本发明的方法可导致双轴压缩应变达到0.6％。在衬底20为氟化钙的实施例中，本发明的方法可导致双轴压缩应变达到1.0％。当氟化钙被用作衬底20时，必须注意最小化暴露至高于约600℃的升高的温度下的水汽。

在形成了图3E所示的结构之后，各种CMOS器件，包括nFET，pFET和它们的组合可直接在含硅层16上形成。CMOS器件是利用本领域的技术人员所熟知的传统工艺形成的。

除了上面在图3A-3E中所描述的晶片转移技术外，本发明也考虑了形成具有含<110>硅层的半导体材料的实施例，该含<110>硅层处于双轴压缩应变下，其中至少一个多连接沟槽隔离区、压缩衬垫或二者被用来产生含硅层中的应力。

图4A-4C示出了该实施例，在此实施例中至少一个多连接沟槽隔离区和压缩衬垫这两者都被用来产生含硅层内的应力。压缩衬垫在隔离沟槽形成和含硅层或衬底10表面上的CMOS器件形成之后形成。

本发明的此实施例通过首先提供含硅衬底或具有<110>晶体取向的层10以及其后在层10中形成至少一个多连接沟槽隔离区50来开始。在下文中至少一个多连接沟槽隔离区仅被称作隔离沟槽区。术语“多连接”意味着隔离区上有孔。隔离沟槽区50通过首先在衬底10的表面形成硬掩膜(未示出)而形成。此硬掩膜典型地包括位于薄氧化物层上的氮化物层。此硬掩膜可通过热生长工艺或沉积形成，这两种方法对本领域技术人员来说都是熟知的。硬掩膜的厚度可随用于形成它的材料和技术而变化。典型地，硬掩膜的厚度在约30到100nm。

在硬掩膜形成之后，具有至少一个多连接沟槽的成图案的光刻胶(未示出)通过沉积和光刻形成。然后，该至少一个沟槽图案通过传统蚀刻工艺被转移到了硬掩膜上。在图案转移之后，成图案的光刻胶通常通过传统的剥离工艺从该结构上去除，然后在硬掩膜中形成的沟槽图案经另一个蚀刻工艺被转移到衬底10上。该蚀刻步骤在衬底10中形成沟槽。可替换地，单个蚀刻序列可被用来图案化硬掩膜并在衬底中形成沟槽。沟槽的深度典型地在约50到500nm，此深度的测量是从衬底10的上表面到沟槽的底部。

在图案转移到衬底10之后，形成可选的沟槽衬垫(未示出)以便内衬沟槽壁，其后沟槽将通过传统的沉积工艺被沟槽电介质材料填充，此电介质材料包括例如氧化物。在沟槽填充步骤之后，在沟槽之上的沟槽电介质通常通过平面化工艺去除，然后硬掩膜被去除。

密化步骤通常在平面化和硬掩膜去除之前进行。典型地，此工艺是在N₂环境下的长时间(以小时计)的高温(900℃-1100℃)退火。此工艺基本上驱除了氧化物材料中的氢。

在上述步骤执行后形成的结构在图4A中示出。在本发明的此处，可利用传统的CMOS工艺，在衬底10的暴露表面上形成至少一个以标号52表示的CMOS器件。参看例如图4B中所示的结构。

在CMOS器件制造出来后，至少在衬底10的暴露表面上形成压缩衬垫54。压缩衬垫通常包括含氮化物的材料。虽然含氮化物的材料通常被使用，其它可对含硅衬底10诱导应力的绝缘材料也可被使用。压缩衬垫54通过利用诸如PECVD或RTCVD的沉积工艺形成。压缩衬垫54的厚度可根据用来形成它的条件而变化。典型地，压缩衬垫54的厚度在大约20到大约100nm。在本发明此处形成的压缩衬垫54将压缩应力引入到器件栅极下的区域(参看区域55)。

在压缩衬垫54形成之后，氧化物层56通过诸如PECVD的沉积工艺形成。氧化物层56的厚度可根据用来形成它的条件而变化。典型地，氧化物层56的厚度在大约200到大约1000nm。然后，此氧化物层用CMP平面化。图4C示出了在压缩衬垫54和氧化物层56形成之后形成的最终结构。

在本发明的此实施例中，沟槽隔离区50纵向地产生向着沟道的压缩应力(对于窄器件也为横向)。沟道中的压缩应力对于较短的源极/漏极悬挂区域将较高。具有不同应力的不同类型的氮化物衬垫可调整沟道的局部应力。

再次强调，虽然图4A-4C示出有至少一个多连接沟槽隔离区和压缩衬垫以便在含硅层中产生双轴压缩应变，但是应力也可仅通过该至少一个多连接沟槽隔离区或压缩衬垫来产生。

本申请确定了对于nMOS器件，电流在<100>取向的晶片上比在<110>取向的晶片上将略微降级，而对于pMOS器件，在<100>取向的晶片上比<110>取向的晶片上将更增强。电流变化的敏感性在具有不同氮化物衬垫应力的nMOS上不高，但在pMOS上更高。

当器件变得更窄时，沟道将接收来自于横向沟槽隔离区上的应力。图5示出了nMOS和pMOS的驱动电流都将降级。在(100)晶片上的器件将有更大的降级。

当窄器件具有小的S/D悬挂区域时，沟道将同时在横向和纵向上接收压缩应变。图6A-6B示出了窄宽度器件的饱和电流的变化。对于在(100)表面上的器件，nMOS电流将通过大的S/D悬挂区域被降级，并通过较小的S/D悬挂区域被改善。此从迁移率降级到改善的临界区表明了从单轴应力到双轴应力的效应的效果。在(110)晶片上的器件比在(110)晶片上的器件具有更高的灵敏性，且此改进可以高达155％。这提示了纵向压缩应力加上横向应力，或仅仅双轴压缩应变，可以增强nMOS电流。氮化物衬垫也可调节双轴应力效应，且对于构造在(110)晶片上的器件和窄宽度器件更有效(图7A-7B)。图7A-7B示出了宽度小于0.2mm时小S/D悬挂区域的nMOS的电流得到改善而不是降级。类似地，相比于长宽度器件，对于较窄宽度器件，pMOS将具有更高的迁移率变化。单轴纵向应力和双轴应力都可改善pMOS的性能。

虽然对于本发明就优选实施例进行了具体的示出和描述，本领域的技术人员将理解，前述的和其它的在形式上和细节上的变化可在不背离本发明的精神和范围的前提下做出。因此，本发明不受制于所描述和说明的严格的形式和细节，而落在权利要求书的范围内。

Claims (46)

1.一种半导体材料，包括具有<110>晶体取向的含硅层，所述含硅层处在双轴压缩应变下并具有比传统的未应变<100>晶体取向的硅衬底的电子迁移率和空穴迁移率都要高的电子迁移率和空穴迁移率。

2.如权利要求1所述的半导体材料，其中双轴压缩应变大于0.2％。

3.如权利要求2所述的半导体材料，其中双轴压缩应变大于0.5％。

4.如权利要求1所述的半导体材料，其中含硅层被设置在氧化物层表面上或衬底表面上。

5.如权利要求4所述的半导体材料，其中所述氧化物层被设置在衬底上。

6.如权利要求5所述的半导体材料，其中衬底的热膨胀系数大于硅的热膨胀系数。

7.如权利要求6所述的半导体材料，其中衬底是蓝宝石、锗或氟化钙。

8.如权利要求4所述的半导体材料，其中衬底的热膨胀系数大于硅的热膨胀系数。

9.如权利要求8所述的半导体材料，其中衬底是蓝宝石、锗或氟化钙。

10.如权利要求1所述的半导体材料，其中所述含硅层是包括Si和SiGe的晶体含硅层。

11.如权利要求1所述的半导体材料，其中所述含硅层是包括至少一个多连接沟槽隔离区的衬底。

12.如权利要求1所述的半导体材料，其中所述含硅层是一个衬底，该衬底包括设置在其一个表面上的压缩衬垫。

13.如权利要求12所述的半导体材料，其中所述压缩衬垫包括含氮化物的材料。

14.如权利要求12所述的半导体材料，其中所述压缩衬垫被设置在位于所述衬底上的金属氧化物半导体的暴露表面上。

15.如权利要求11所述的半导体材料，进一步包括在所述衬底表面上的压缩衬垫。

16.如权利要求15所述的半导体材料，其中所述压缩衬垫包括含氮化物的材料。

17.如权利要求15所述的半导体材料，其中所述压缩衬垫被设置在位于所述衬底上的金属氧化物半导体的暴露表面上。

18.一种形成含硅半导体材料的方法，包括下列步骤：

提供含硅<110>层；和

在所述含硅<110>层中产生双轴压缩应变，其中所述产生双轴压缩应变包括：形成至少一个多孔硅层，其具有在所述含硅<110>层中的最上表面；退火所述最上表面以产生无孔表面层；在无孔表面层上形成具有<110>取向的晶体外延含硅层，从而形成转移结构；将转移结构键合到一种材料上，所述材料在提升到最终器件工作温度以上的温度时具有比硅更高的热膨胀系数，从而提供键合结构；冷却该键合结构，从而在所述至少一个多孔硅层上形成机械上弱的界面，由此在所述界面上劈裂所述键合结构；以及从被劈裂的结构上去除所述至少一个多孔硅层的剩余部分。

19.如权利要求18所述的方法，其中形成所述至少一个多孔硅层包括电解阳极氧化工艺。

20.如权利要求19所述的方法，其中所述阳极氧化工艺包括利用含HF的溶液。

21.如权利要求18所述的方法，其中所述退火在900℃到1150℃的温度下进行。

22.如权利要求18所述的方法，其中所述形成所述晶体外延含硅层包括外延生长工艺。

23.如权利要求22所述的方法，其中所述外延生长工艺包括UHVCVD工艺。

24.如权利要求18所述的方法，进一步包括键合之前在所述晶体含硅层上形成氧化物层。

25.如权利要求18所述的方法，其中所述键合包括使所述转移结构和所述材料处于一起，施加外力，并加热。

26.如权利要求25所述的方法，其中所述加热在400℃到1000℃的温度下进行。

27.如权利要求18所述的方法，其中所述冷却在50℃/min或更小的速率下进行。

28.如权利要求18所述的方法，其中所述去除包括湿法刻蚀工艺。

29.如权利要求18所述的方法，进一步包括通过在含H₂的环境中在850℃到1100℃的温度下进行退火使处在双轴压缩应变下的所述的晶体外延含硅层变光滑。

30.如权利要求18所述的方法，其中所述产生双轴压缩应变包括在所述含硅层的表面中形成至少一个多连接沟槽隔离区，和在被所述至少一个多连接沟槽隔离区包围的含硅层暴露部分上形成至少一个CMOS器件。

31.如权利要求30所述的方法，其中形成所述至少一个多连接沟槽隔离区包括光刻、刻蚀沟槽并用沟槽电介质材料填充所述沟槽。

32.如权利要求30所述的方法，进一步包括在每个CMOS器件的至少一个暴露表面上和所述含硅层上形成压缩衬垫。

33.如权利要求32所述的方法，其中所述压缩衬垫包括含氮化物的材料。

34.如权利要求18所述的方法，其中所述产生双轴压缩应变包括在所述含硅层上形成至少一个CMOS器件，和在所述CMOS器件的暴露表面和所述含硅层上形成压缩衬垫。

35.如权利要求34所述的方法，其中所述压缩衬垫包括含氮化物的材料。

36.一种用来形成含硅半导体材料的方法，包括以下步骤：

在含<110>硅衬底中形成至少一个具有最上表面的多孔硅层；

对最上表面退火以产生无孔表面层；

在无孔表面层上形成具有<110>取向的晶体外延含硅层，从而形成转移结构；

将转移结构键合到一种材料上，该材料在提升到最终器件工作温度以上的温度时具有比硅更高的热膨胀系数，从而提供键合结构；

冷却该键合结构，以便在至少一个所述多孔硅层上形成机械上弱的界面，从而在所述界面上劈裂所述键合结构；和

从被劈裂的结构上去除所述至少一个多孔硅层的剩余部分以提供半导体材料，该半导体材料至少包括在所述材料顶部上的具有<110>取向的晶体外延含硅层，所述晶体外延含硅层处在双轴压缩应变下。

37.一种用来形成含硅半导体材料的方法，包括以下步骤：

提供含<110>硅层；以及

在所述含<110>硅层中产生双轴压缩应变，其中产生双轴压缩应变包括：在所述含<110>硅层的表面中形成至少一个多连接沟槽隔离区；和在被所述至少一个多连接沟槽隔离区所包围的所述含<110>硅层的暴露部分上形成至少一个CMOS器件。

38.如权利要求37所述的方法，其中形成所述至少一个多连接沟槽隔离区包括光刻、刻蚀沟槽并用沟槽电介质材料填充所述沟槽。

39.如权利要求38所述的方法，进一步包括在每个CMOS器件的至少一个暴露表面上和所述含<110>硅层上形成压缩衬垫。

40.如权利要求39所述的方法，其中所述压缩衬垫包括含氮化物的材料。

41.一种用来形成含硅半导体材料的方法，包括下列步骤：

在具有<110>晶体取向的含硅层的表面中形成至少一个多连接沟槽隔离区，以及

在被所述至少一个多连接沟槽隔离区所包围的所述含硅层的暴露部分上形成至少一个CMOS器件，其中所述至少一个多连接沟槽隔离区在所述含硅层中产生双轴压缩应变。

42.如权利要求41所述的方法，其中形成所述至少一个多连接沟槽隔离区包括光刻、刻蚀沟槽并用沟槽电介质材料填充所述沟槽。

43.如权利要求42所述的方法，进一步包括在每个CMOS器件的至少一个暴露表面上和所述含硅层上形成压缩衬垫。

44.如权利要求43所述的方法，其中所述压缩衬垫包括含氮化物的材料。

45.一种用来形成含硅半导体材料的方法，包括下列步骤：

提供包括含硅层的结构，该含硅层具有<110>晶体取向，所述含硅层具有在其上的至少一个CMOS器件，该CMOS器件被含硅层表面中存在的至少一个多连接沟槽隔离区所包围；和

在所述结构上形成压缩衬垫，其中所述压缩衬垫和所述至少一个多连接沟槽隔离区在所述含硅层中引入双轴压缩应变。

46.如权利要求45所述的方法，其中所述压缩衬垫包括含氮化物的材料。

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