CN103227205A - 具有深槽结构的图形化应变pmos器件及其制作方法 - Google Patents

Abstract

本发明涉及半导体技术。本发明解决了现有应变PMOSFET采用局部应变技术沟道应力分布不均匀，而采用全局应变技术器件设计灵活性较低的问题，提供了一种具有深槽结构的图形化应变PMOS器件及其制作方法，其技术方案可概括为：具有深槽结构的图形化应变PMOS器件，包括源极、漏极、半导体衬底、栅氧化层、源极扩展区、源极重掺杂区、漏极扩展区、漏极重掺杂区、栅极及侧墙，还包括位于有源区外侧的深隔离槽，仅位于沟道区下方的顶层应变硅及仅位于顶层应变硅下方的介质层，在深隔离槽、源极重掺杂区、漏极重掺杂区、栅极及侧墙的上表面覆盖有本征压应力氮化硅薄膜。本发明的有益效果是，沟道应力更大更均匀，适用于应变PMOS器件。

Description

具有深槽结构的图形化应变PMOS器件及其制作方法

技术领域

本发明涉及半导体技术，特别涉及应变P沟道金属氧化物半导体场效应晶体管（PMOSFET）。

背景技术

在半导体集成电路发展到超深亚微米的时代，通过采用应变硅技术可以提高半导体器件载流子迁移率和电流驱动能力。应变技术凭借其与传统工艺的兼容性与对性能大幅度的提升而备受关注。在P型金属氧化物半导体场效应晶体管（PMOSFET）的沟道中引入沿沟道长度方向的单轴压应力可以使器件性能获得提升；在平行于沟道平面内引入较大双轴张应力也可以使器件性能获得提升，且器件驱动能力随应力的增大而增大。

目前的应变硅技术主要分为全局应变技术和局部应变技术。局部应变技术通常只在半导体器件的局部区域引入应力。局部应变技术主要有锗硅源漏（SiGe S/D）或碳硅源漏（SiC S/D），双应力层（应变氮化硅盖帽技术CESL），应力记忆技术（Stress Memorization Technique，SMT）和浅槽隔离（Shallow Trench Isolation，STI）等，现有局部应变MOS器件截面结构示意图如图1，其包半导体衬底1、浅槽隔离区2、栅氧化层3、栅极4、源极扩展区5、漏极扩展区6、侧墙7、锗硅或碳硅源漏8、源极重掺杂区9、漏极重掺杂区10、应变氮化硅盖帽层11、源极与漏极。其中应变淡化硅盖帽层11与锗硅或碳硅源漏8可同时也可单独运用于一个器件中。所述源极扩展区5及源极重掺杂区9并列设置在衬底1上表面靠近源极的位置，所述漏极扩展区6与漏极重掺杂区10并列设置在衬底1上表面靠近漏极的位置，若该器件设置有锗硅或碳硅源漏8则一个锗硅或碳硅源漏8设置在源极重掺杂区9的上表面，并与源极扩展区5相接触，另一个锗硅或碳硅源漏8设置在漏极重掺杂区10的上表面，并与漏极扩展区6相接触，源极扩展区5及漏极扩展区6之间的衬底1上表面设置有栅氧化层3，栅极4设置在栅氧化层3上方，栅极4靠近源极和漏极的两侧各设置有一个侧墙7，浅槽隔离区2位于有源区外侧，即将沟道区、源极和漏极包围，浅槽隔离区2、锗硅或碳硅源漏8、侧墙7及栅极4的上表面覆盖有应变氮化硅盖帽层11。其中，沟道区既是指源极扩展区5及漏极扩展区6之间的区域。局部应变技术通常向沟道中引入单轴应力，其中单轴压应力能够在提升PMOS器件驱动能力的同时不带来其他性能的降低，如器件稳定性降低，阈值电压波动等；另外局部应变技术由于与CMOS技术具有良好的工艺制造兼容性以及制作方法简单，在提高半导体器件性能时只需要增加少量成本，因此受到业界广泛的青睐。但局部应变技术是间接的将应力转移到沟道区中，这个转移的过程必定存在一定程度的应力的衰减或释放，从而限制其主要应用于沟道长度小于130nm的小尺寸器件，且沟道平均应力较小，通常小于1GPa；对沟道长度大于130nm的器件，局部应变技术带来的器件性能提升并不明显。

全局应变技术包括锗硅虚拟衬底，绝缘体上应变硅（SSOI），绝缘体上锗硅（SGOI）等，现有采用虚拟衬底全局应变MOS器件截面结构示意图如图2，其包括源极、漏极、衬底1、锗硅虚拟衬底12、应变硅层27、浅槽隔离区2、栅氧化层3、栅极4、源极扩展区5、漏极扩展区6、侧墙7、源极重掺杂区9、漏极重掺杂区10，所述锗硅虚拟衬底12设置在衬底1上表面，应变硅层27设置在锗硅虚拟衬底12上表面，源极扩展区5及源极重掺杂区9并列设置在应变硅层3上表面靠近源极的位置，所述漏极扩展区6与漏极重掺杂区10并列设置在应变硅层3上表面靠近漏极的位置，源极扩展区5及漏极扩展区6之间的应变硅层上表面设置有栅氧化层3，栅极4设置在栅氧化层3上方，栅极4靠近源极和漏极的两侧各设置有一个侧墙7，两个侧墙7分别设置在源极扩展区8或漏极扩展区10上方，浅槽隔离区2位于有源区外侧，即将沟道区、源极和漏极包围。全局应变技术可向沟道区引入较大的双轴应力，通常大于1GPa，且其应力不受器件尺寸的限制。但衬底材料的制备工艺复杂，制造成本较高。通常在一个硅片上只能产生一种类型的应变，不能满足不同器件对不同应变的需求，器件设计灵活性较低。对于锗硅虚拟衬底，应变硅层27应力随弛豫锗硅层锗含量的增大而增大，而要制作高锗含量的弛豫锗硅层，锗硅层的厚度不能太小；另外顶层应变硅层27的临界厚度随弛豫锗硅层锗含量的增加而减小。

若能将全局应变技术与局部应变技术结合，将全局应变技术应用于局部区域，向局部区域引入较大的应力，则可在有效提升器件性能的同时不降低器件设计的灵活性。

发明内容

本发明的目的是为克服目前应变PMOSFET采用局部应变技术沟道应力分布不均匀，而采用全局应变技术器件设计灵活性较低的缺点，提供一种具有深槽结构的图形化应变PMOS器件及其制作方法。

本发明解决其技术问题，采用的技术方案是，具有深槽结构的图形化应变PMOS器件，包括源极、漏极、半导体衬底、栅氧化层、源极扩展区、源极重掺杂区、漏极扩展区、漏极重掺杂区、栅极及侧墙，其特征在于，还包括位于有源区外侧的深隔离槽，仅位于沟道区下方的顶层应变硅及仅位于顶层应变硅下方的介质层，所述深隔离槽、源极重掺杂区、漏极重掺杂区、栅极及侧墙的上表面覆盖有一层本征压应力氮化硅薄膜。

具体的，所述深隔离槽的上表面到下表面的垂直距离至少为0.4μm。

进一步的，所述深隔离槽为矩形。

具体的，所述深隔离槽为梯形或阶梯型，所述梯形或阶梯形的长边位于深隔离槽的上表面。

再进一步的，所述介质层为二氧化硅。

具有深槽结构的图形化应变PMOS器件的制作方法，其特征在于，包括以下步骤：

步骤01、在半导体衬底将制作器件的有源区外侧制作深隔离槽，其中深隔离槽深度不低于0.4um，采用干法刻蚀，深隔离槽刻蚀后先通过热氧化生长一层二氧化硅层，再淀积二氧化硅或者其他绝缘介质；

步骤02、对深隔离槽之间的半导体衬底区域进行湿法刻蚀形成有源区，刻蚀深度大于0.2um，小于深隔离槽深度；

步骤03、对有源区进行弛豫锗硅层淀积，淀积弛豫锗硅层的厚度不小于0.2um，而小于并接近有源区厚度；

步骤04、在弛豫锗硅层上外延硅层形成顶层应变硅，其厚度大于15nm小于50nm；

步骤05、在顶层应变硅中预计的沟道区位置上方淀积氮化硅刻蚀阻挡层，并在非有源区淀积氮化硅刻蚀阻挡层；

步骤06、以氮化硅为刻蚀阻挡层，对顶层应变硅层与弛豫锗硅层进行干法刻蚀，刻蚀总深度大于顶层应变硅厚度，小于顶层应变硅与弛豫锗硅层厚度之和；

步骤07、采用湿法选择性刻蚀去除弛豫锗硅层，形成空洞区；

步骤08、通过干法氧化在空洞区内硅界面上生长一定厚度的二氧化硅层，再向空洞区中填充二氧化硅层作为介质层；

步骤09、去除氮化硅刻蚀阻挡层；

步骤10、在顶层应变硅上热生长栅氧化层，在栅氧化层上淀积多晶硅，在多晶硅上淀积栅极氮化硅刻蚀阻挡层并进行栅刻蚀形成多晶硅栅电极，即栅极，再在栅氧化层、栅极及栅极氮化硅刻蚀阻挡层靠近源极及漏极的两侧制作氮化硅侧墙，再在非有源区淀积第二氮化硅刻蚀阻挡层；

步骤11、通过淀积的氮化硅刻蚀阻挡层为掩膜下，对源漏区二氧化硅进行干法刻蚀去除，刻蚀深度大于等于源漏区二氧化硅层的最大厚度，形成源漏被刻蚀区域；

步骤12、在源漏被刻蚀区域进行单晶硅外延；

步骤13、去除第二氮化硅刻蚀阻挡层及栅极氮化硅刻蚀阻挡层掩膜，进行源极扩展区及漏极扩展区的掺杂，制作侧墙，对源漏区重掺杂，形成源极重掺杂区及漏极重掺杂区，再在源极重掺杂区、漏极重掺杂区、栅极及侧墙的上表面淀积本征压应力氮化硅薄膜。

具体的，步骤01中，所述深隔离槽刻蚀后先通过热氧化生长一层二氧化硅层，该二氧化硅层的厚度不低于5nm。

进一步的，步骤08中，所述一定厚度为2nm到5nm。

具体的，步骤10中，所述氮化硅侧墙的厚度大于10nm小于40nm。

再进一步的，步骤13中，所述侧墙由步骤10中淀积的氮化硅侧墙与源极扩展区和漏极扩展区掺杂后淀积的侧墙共同组成。

本发明的有益效果是，通过上述具有深槽结构的图形化应变PMOS器件及其制作方法，可以看出，该器件与普通全局应变器件和局部应变器件不同，其虚拟衬底锗硅层，即弛豫锗硅层仅在有源区生长，且其应力仅作用在器件的沟道区，由于沟道边缘区域在源漏刻蚀后应力被部分弛豫，通过后续压应力氮化硅盖帽层可重新向该区域引入较大应力。局部应变技术中沟道区应力随着沟道长度的增大而迅速减小，且沟道区应力随着离源漏距离的增大而迅速减小，沟道应力分布不均匀；本发明中沟道应力更大更均匀，且其应力基本不受器件尺寸的影响。

附图说明

图1为现有的局部应变MOS器件剖视图；

图2为现有的全局应变MOS器件剖视图；

图3为本实施例中在半导体衬底上制作深隔离槽的剖视图；

图4为本实施例中在PMOS有源区硅进行湿法刻蚀后器件的剖视图；

图5为本实施例中在刻蚀区域外延弛豫锗硅层的剖视图；

图6为本实施例中在有源区弛豫锗硅层上外延单晶硅后器件的剖视图；

图7为本实施例中淀积氮化硅刻蚀阻挡层后器件的剖视图；

图8为本实施例中源漏区顶层应变硅刻蚀后器件的剖视图；

图9为本实施例中选择性刻蚀弛豫锗硅层后形成空洞区时器件的剖视图；

图10为本实施例中空洞区填充二氧化硅后器件的剖视图；

图11为本实施例中去除氮化硅刻蚀阻挡层后器件的剖视图；

图12为本实施例中进行栅制作与第二氮化硅刻蚀阻挡掩膜淀积后器件的剖视图；

图13为本实施例中对源漏区二氧化硅进行干法刻蚀后器件的剖视图；

图14为本实施例中源漏区外延单晶硅后器件的剖视图；

图15为本发明具有深槽结构的图形化应变PMOS器件的剖视图；

其中，1为半导体衬底，2为浅槽隔离区，3为栅氧，4为多晶栅，5为源极扩展区，6为漏极扩展区，7为侧墙，8为锗硅或碳硅源漏，9为源极重掺杂区，10为漏极重掺杂区，11为应变氮化硅盖帽层，12为锗硅虚拟衬底，13为深隔离槽，14为有源区，15为弛豫锗硅层，16为顶层应变硅层（或顶层硅层），17为栅极氮化硅刻蚀阻挡层，18为保护栅极用的氮化硅侧墙，19为第二氮化硅刻蚀阻挡层，20为刻蚀区域，21为空洞区，22为介质层，23为源漏刻蚀区域，24为通过两次成型的氮化硅侧墙，25为本征压应力氮化硅盖帽层，26为氮化硅刻蚀阻挡层，27为全局应变顶层硅层（或全局应变硅层），110为弛豫锗硅层刻蚀后顶层应变硅应力弛豫分界线，120为刻蚀阻挡氮化硅层26去除后应力弛豫分界线。

具体实施方式

下面结合附图及实施例，详细描述本发明的技术方案。

本发明具有深槽结构的图形化应变PMOS器件的剖视图如图15所示，其包括源极、漏极、半导体衬底1、栅氧化层3、源极扩展区5、源极重掺杂区9、漏极扩展区6、漏极重掺杂区10、栅极4及侧墙24，还包括设置在有源区外侧的深隔离槽13、仅位于沟道区下方的顶层应变硅16及仅位于顶层应变硅16下方的介质层22，深隔离槽13、源极重掺杂区9、漏极重掺杂区10、栅极4及侧墙24的上表面覆盖有一层本征压应力氮化硅薄膜25。本发明所述的具有深槽结构的图形化应变PMOS器件的制作方法为：首先在半导体衬底1的将制作器件的有源区14外侧制作深隔离槽13，其中深隔离槽13深度不低于0.4um，采用干法刻蚀，深隔离槽13刻蚀后先通过热氧化生长一层二氧化硅层，再淀积二氧化硅或者其他绝缘介质，然后对深隔离槽13之间的半导体衬底区域进行湿法刻蚀形成有源区14，刻蚀深度大于0.2um，小于深隔离槽13深度，再对有源区14进行弛豫锗硅层15淀积，淀积弛豫锗硅层15的厚度不小于0.2um，而小于并接近有源区14厚度，再在弛豫锗硅层15上外延硅层形成顶层应变硅16（或顶层硅）并对其掺杂，其厚度大于15nm小于50nm，再在顶层应变硅16中预计的沟道区位置上方淀积氮化硅刻蚀阻挡层26，并在非有源区淀积氮化硅刻蚀阻挡层26，然后以氮化硅为刻蚀阻挡层，对顶层应变硅16与弛豫锗硅层15进行干法刻蚀，刻蚀总深度大于顶层应变硅16厚度，小于顶层应变硅16与弛豫锗硅层15厚度之和，再采用湿法选择性刻蚀去除弛豫锗硅层15，形成空洞区21，然后通过干法氧化在空洞区21内硅界面上生长一定厚度的二氧化硅层，再向空洞区21中填充二氧化硅层作为介质层22，完成后去除氮化硅刻蚀阻挡层26，再在顶层应变硅16上热生长栅氧化层3，在栅氧化层3上淀积多晶硅，在多晶硅上淀积栅极氮化硅刻蚀阻挡层17并进行栅刻蚀形成多晶硅栅电极，即栅极4，再在栅氧化层3、栅极4及栅极氮化硅刻蚀阻挡层17靠近源极及漏极的两侧制作氮化硅侧墙18，再在非有源区淀积第二氮化硅刻蚀阻挡层19，通过淀积的氮化硅刻蚀阻挡层（包括栅极氮化硅刻蚀阻挡层17和第二氮化硅刻蚀阻挡层19）为掩膜下，对源漏区二氧化硅进行干法刻蚀去除，刻蚀深度大于等于源漏区二氧化硅层的最大厚度，形成源漏被刻蚀区域23，在源漏被刻蚀区域23进行单晶硅外延，最后去除氮化硅刻蚀阻挡层19及栅极氮化硅刻蚀阻挡层17掩膜，进行源极扩展区5及漏极扩展区6的掺杂，制作侧墙24，对源漏区重掺杂，形成源极重掺杂区9及漏极重掺杂区10，再在源极重掺杂区9、漏极重掺杂区10、栅极4及侧墙24的上表面淀积本征压应力氮化硅薄膜25。

实施例

本例中具有深槽结构的图形化应变PMOS器件的剖视图如图15所示，深隔离槽13可以为矩形、梯形或阶梯型。

本例的具有深槽结构的图形化应变PMOS器件，包括源极、漏极、半导体衬底1、栅氧化层3、源极扩展区5、源极重掺杂区9、漏极扩展区6、漏极重掺杂区10、栅极4及侧墙24，其位置与现有技术中源极、漏极、半导体衬底1、栅氧化层3、源极扩展区5、源极重掺杂区9、漏极扩展区6、漏极重掺杂区10、栅极4及侧墙7相对应（参见图1或图2），与现有技术相比，还包括设置在有源区14外侧的深隔离槽13，深隔离槽13即将沟道区、源极和漏极包围，仅位于沟道区下方的顶层应变硅16及仅位于顶层应变硅16下方的介质层22，深隔离槽13、源极重掺杂区9、漏极重掺杂区10、栅极4及侧墙24的上表面覆盖有一层本征压应力氮化硅薄膜25。

这里，深隔离槽13的上表面到下表面的垂直距离至少为0.4μm，可以为矩形、梯形或阶梯型，当深隔离槽13为梯形或阶梯型时，该梯形或阶梯形的长边位于深隔离槽13的上表面。介质层22为二氧化硅。

本例的具有深槽结构的图形化应变NMOS器件的制作方法中，包括以下步骤：

步骤1、在半导体衬底1的将制作器件的有源区14外侧制作深隔离槽13，参见图3，其中深隔离槽13深度不低于0.4um，采用干法刻蚀，深隔离槽13刻蚀后先通过热氧化生长厚度不低于5nm的二氧化硅层，再通过CVD或LPCVD等方法淀积二氧化硅或者其他绝缘介质，该深隔离槽13主要用于器件隔离和后续工艺中对栅极4的支撑作用。

步骤2、对深隔离槽13之间的半导体衬底区域进行湿法刻蚀形成有源区14，参见图4，该刻蚀为同性刻蚀，其四周边界通过二氧化硅自停止限制，刻蚀深度大于0.2um，小于深隔离槽13的深度。

步骤03、对有源区14进行弛豫锗硅层15淀积，淀积弛豫锗硅层15的厚度不小于0.2um，而小于并接近有源区14厚度，参见图5。

步骤04、在弛豫锗硅层15上外延硅层形成顶层应变硅16，参见图6，其厚度大于15nm小于50nm。

步骤05、在顶层应变硅16中预计的沟道区位置上方淀积氮化硅刻蚀阻挡层26，并在非有源区淀积氮化硅刻蚀阻挡层26，参见图7。

步骤06、以氮化硅为刻蚀阻挡层（即氮化硅刻蚀阻挡层26），对顶层应变硅16与弛豫锗硅层15进行干法刻蚀，刻蚀总深度大于顶层应变硅16厚度，小于顶层应变硅16与弛豫锗硅层15厚度之和，刻蚀后器件如图8所示，其中20即指代此次刻蚀区域。

步骤07、采用湿法选择性刻蚀去除弛豫锗硅层15，形成空洞区21，参见图9，其中栅（包括栅氧3、多晶栅4、侧墙18）在宽度方向（沟道平面内垂直于图中切面方向）与隔离槽13相连。在宽度方向上，双轴张应力的应变硅层16由于受到栅的限制，其宽度方向的应力不能弛豫；而在沟道长度方向（从源极到漏极的方向），应变硅层16由于下方与沟道两端均自由，在应力弛豫线110下方区域的硅中应力被弛豫，而应力弛豫线110上方区域应变由于受栅的约束，应变不能弛豫，依然保持为张应变状态。

步骤08、通过干法氧化在空洞区21内硅界面上生长2nm到5nm厚的二氧化硅层，再向空洞区21中填充二氧化硅层作为介质层22，参见图10；其中干法生长的二氧化硅层的目的在与防止由于填充的二氧化硅与沟道区硅界面缺陷导致界面漏电；填充的二氧化硅和热生长的二氧化硅与SOI器件中埋氧层的功能相同，因此将填充的二氧化硅与热生长的二氧化硅作为介质层22。

步骤09、去除氮化硅刻蚀阻挡层26，参见图11；当去除氮化硅刻蚀阻挡层26后，顶层应变硅16在沟道长度方向将发生应力弛豫，第二应力弛豫线120上方区域应变被弛豫，而沟道宽度方向由于有深隔离槽13和沟道区下方介质层22的限制，应力得以保持。

步骤10、在顶层应变硅16上热生长栅氧化层3，在栅氧化层3上淀积多晶硅，在多晶硅上淀积栅极氮化硅刻蚀阻挡层17并进行栅刻蚀形成多晶硅栅电极，即栅极4，再在栅氧化层3、栅极4及栅极氮化硅刻蚀阻挡层17靠近源极及漏极的两侧制作氮化硅侧墙18，该氮化硅侧墙18的厚度大于10nm小于40nm，主要用于后续工艺中对源漏区刻蚀时对栅极进行保护，再在非有源区淀积第二氮化硅刻蚀阻挡层19，参见图12。

步骤11、通过淀积的氮化硅刻蚀阻挡层（包括栅极氮化硅刻蚀阻挡层17和第二氮化硅刻蚀阻挡层19）为掩膜下，对源漏区二氧化硅进行干法刻蚀去除，刻蚀深度大于等于源漏区二氧化硅层的最大厚度，以将源漏区二氧化硅全部去除，形成源漏被刻蚀区域23，参见图13。

步骤12、在源漏被刻蚀区域23进行单晶硅外延，参见图14；

步骤13、去除第二氮化硅刻蚀阻挡层19及栅极氮化硅刻蚀阻挡层17掩膜，进行源极扩展区5及漏极扩展区6的掺杂，制作侧墙24，该侧墙24由氮化硅侧墙18与源极扩展区5和漏极扩展区6掺杂后淀积的侧墙共同组成，对源漏区重掺杂，形成源极重掺杂区9及漏极重掺杂区10，再在源极重掺杂区9、漏极重掺杂区10、栅极4及侧墙24的上表面淀积本征压应力氮化硅薄膜25，形成的器件的剖视图参见图15。通过淀积本征压应力氮化硅薄膜25，可向沟道区引入沿沟道方向更大的沿沟道长度方向的单轴压应力，由于介质层22对顶层应变硅16具有应力集中的作用，使得顶层应变硅16应力更大更均匀，从而使得最终沟道区材料应力为双轴张弛豫锗硅层15引入的沿沟道长度方向应力被弛豫的双轴张应力与本征压应力氮化硅薄膜25引入的单轴压应力的复合应力，需要说明的是，本征张应力氮化硅薄膜25的厚度在几十到几百纳米之间，其本征应力值最大可达2GPa。

与普通应变SOI器件不同之处在于介质层22仅在沟道区下方，顶层应变硅16为PMOS器件沟道区，其应力为弛豫锗硅层15引入的在沟道长度方向应变弛豫后的双轴张应力与本征压应力氮化硅薄膜25引入的单轴压应力共同组成的复合应力。源漏区应力与沟道区应力类型不同，沟道区为复合应力，而源漏区为直接淀积其上的本征压应力氮化硅薄膜25引入的张应力。

该器件深隔离槽13深度大于0.4um，远大于普通隔离槽深度。其作用为一方面与普通隔离槽相同，用于器件隔离，另一方面用于弛豫锗硅层15外延前的硅刻蚀自停止边界.该器件侧墙24分两次制作而成，第一次制作的氮化硅侧墙18厚度较薄，其厚度为10nm到40nm之间，主要用于在刻蚀源漏区顶层应变硅16与弛豫锗硅层15区域时用于保护栅极4在外延单晶硅时栅与源漏区隔离用，其厚度较薄的目的是为了使介质层22限制在沟道区下方，让源极扩展区5和漏极扩展区6的厚度较大，从而可减小源极扩展区5和漏极扩展区6的电阻；同时由于源漏区下方直接与衬底1相连，可增强器件的散热，降低浮体效应。该器件沟道区的顶层应变硅16为通过外延工艺制作，其生长质量较好，厚度可控制在纳米级，可使顶层应变硅16较薄，让器件工作在全耗尽状态，从而可克服SOI器件存在的浮体效应等问题。

该器件与普通全局应变器件和局部应变器件不同，其弛豫锗硅层15仅在有源区生长，且其应力仅作用在器件的沟道区，顶层应变硅16在沟道长度方向的应力由于在弛豫锗硅层15被刻蚀后，沟道区顶层应变硅16下方区域应变弛豫，应变弛豫线110上方区域由于有氮化硅刻蚀阻挡层26的约束，暂时应力未弛豫，沟道宽度方向张应力由于有深隔离槽13与氮化硅刻蚀阻挡层20的约束，应变不能被弛豫，当空洞区21内填充二氧化硅后，再去除氮化硅刻蚀阻挡层20，则沟道区顶层应变硅16由于靠介质层22区域应变已被弛豫，而去除氮化硅刻蚀阻挡层20后，上边界自由，顶层应变硅16在沟道长度方向应变将发生进一步弛豫，第二应变弛豫线120上方区域沿沟道长度方向应变被弛豫，而沿沟道宽度方向由于有深隔离槽13与介质层22的约束，张应力未被弛豫，在本征压应力氮化硅薄膜25淀积之前，弛豫锗硅层15向沟道区引入的应力表现为沿沟道宽度方向的张应力，沿沟道长度方向的张应力被弛豫，当淀积本征压应力氮化硅薄膜25后，在沟道长度方向引入单轴压应力，由于介质层22对顶层应变硅16有应力集中的作用，使得沟道长度方向具有较大的比较均匀的压应力。局部应变技术中沟道区应力随着沟道长度的增大而迅速减小，且沟道区应力随着离源漏距离的增大而迅速减小，沟道应力分布不均匀；本发明中沟道应力更大更均匀，且其应力基本不受器件尺寸的影响。

该器件与普通SON（或SOA）器件不同，本发明中弛豫锗硅层15厚度远大于SON器件中锗硅层厚度；SON器件锗硅层厚度通常小于0.1um，而本发明中弛豫锗硅层15厚度通常大于0.2um；SON器件中锗硅层是为了在沟道下方刻蚀空洞区，而本发明中弛豫锗硅层15一则为了在沟道下方形成空洞区21以填充二氧化硅形成局部SOI器件，二则利用弛豫锗硅层15向沟道区引入应力；本发明中器件性能的提升主要由应力引起。

该器件中介质层22只制作在沟道区下方，类似于超薄SOI中的BOX层仅限定在沟道下方，因此该器件也可称为图形化应变SOI器件。但其制作工艺与顶层硅应力和超薄应变SOI器件不同。

Claims (10)

1.具有深槽结构的图形化应变PMOS器件，包括源极、漏极、半导体衬底（1）、栅氧化层（3）、源极扩展区（5）、源极重掺杂区（9）、漏极扩展区（6）、漏极重掺杂区（10）、栅极（4）及侧墙（24），其特征在于，还包括分别设置在有源区（14）外侧的深隔离槽（13）、仅位于沟道区下方的顶层应变硅（16）及仅位于顶层应变硅（16）下方的介质层（22），所述深隔离槽（13）、源极重掺杂区（9）、漏极重掺杂区（10）、栅极（4）及侧墙（24）的上表面覆盖有一层本征压应力氮化硅薄膜（25）。

2.根据权利要求1所述具有深槽结构的图形化应变PMOS器件，其特征在于，所述深隔离槽（13）的上表面到下表面的垂直距离至少为0.4μm。

3.根据权利要求1所述具有深槽结构的图形化应变PMOS器件，其特征在于，所述深隔离槽（13）为矩形。

4.根据权利要求1所述具有深槽结构的图形化应变PMOS器件，其特征在于，所述深隔离槽（13）为梯形或阶梯形，所述梯形或阶梯形的长边位于槽型结构的上表面。

5.根据权利要求1或2或3或4所述具有深槽结构的图形化应变PMOS器件，其特征在于，所述介质层（22）为二氧化硅。

6.具有深槽结构的图形化应变PMOS器件的制作方法，其特征在于，包括以下步骤：

步骤01、在半导体衬底（1）上将制作器件的有源区（14）外侧制作深隔离槽（13），其中深隔离槽（13）深度不低于0.4um，采用干法刻蚀，深隔离槽（13）刻蚀后先通过热氧化生长一层二氧化硅层，再淀积二氧化硅或者其他绝缘介质；

步骤02、对深隔离槽（13）之间的半导体衬底（1）区域进行湿法刻蚀形成有源区（14），刻蚀深度大于0.2um，小于深隔离槽（13）深度；

步骤03、对有源区（14）进行弛豫锗硅层（15）淀积，淀积弛豫锗硅层（15）的厚度不小于0.2um，而小于并接近有源区（14）厚度；

步骤04、在弛豫锗硅层（15）上外延硅层形成顶层应变硅（16）并进行掺杂，其厚度大于15nm小于50nm；

步骤05、在顶层应变硅（16）中预计的沟道区位置上方淀积氮化硅刻蚀阻挡层（26），并在非有源区淀积氮化硅刻蚀阻挡层（26）

步骤06、以氮化硅为刻蚀阻挡层，对顶层应变硅（16）与弛豫锗硅层（15）进行干法刻蚀，刻蚀总深度大于顶层应变硅（16）厚度，小于顶层应变硅（16）与弛豫锗硅层（15）厚度之和；

步骤07、采用湿法选择性刻蚀去除弛豫锗硅层（15），形成空洞区（21）；

步骤08、通过干法氧化在空洞区（21）内硅界面上生长一定厚度的二氧化硅层，再向空洞区（21）中填充二氧化硅层作为介质层（22）；

步骤09、去除氮化硅刻蚀阻挡层（26）；

步骤10、在顶层应变硅（16）上热生长栅氧化层（3），在栅氧化层（3）上淀积多晶硅，在多晶硅上淀积栅极氮化硅刻蚀阻挡层（17）并进行栅刻蚀形成多晶硅栅电极，即栅极（4），再在栅氧化层（3）、栅极（4）及栅极氮化硅刻蚀阻挡层（17）靠近源极及漏极的两侧制作氮化硅侧墙（18），再在非有源区淀积第二氮化硅刻蚀阻挡层（19）；

步骤11、通过淀积的氮化硅刻蚀阻挡层为掩膜下，对源漏区二氧化硅进行干法刻蚀去除，刻蚀深度大于等于源漏区二氧化硅层的最大厚度，形成源漏被刻蚀区域（23）；

步骤12、在源漏被刻蚀区域（23）进行单晶硅外延；

步骤13、去除第二氮化硅刻蚀阻挡层（19）及栅极氮化硅刻蚀阻挡层（17）掩膜，进行源极扩展区（5）及漏极扩展区（6）的掺杂，制作侧墙（24），对源漏区重掺杂，形成源极重掺杂区（9）及漏极重掺杂区（10），再在源极重掺杂区（9）、漏极重掺杂区（10）、栅极（4）及侧墙（24）的上表面淀积本征压应力氮化硅薄膜（25）。

7.根据权利要求6所述具有深槽结构的图形化应变PMOS器件的制作方法，其特征在于，步骤01中，所述深隔离槽（13）刻蚀后先通过热氧化生长一层二氧化硅层，该二氧化硅层的厚度不低于5nm。

8.根据权利要求6所述具有深槽结构的图形化应变PMOS器件的制作方法，其特征在于，步骤08中，所述一定厚度为2nm到5nm。

9.根据权利要求6所述具有深槽结构的图形化应变PMOS器件的制作方法，其特征在于，步骤5中，所述氮化硅侧墙（18）的厚度大于10nm小于40nm。

10.根据权利要求6或7或8或9所述具有深槽结构的图形化应变PMOS器件的制作方法，其特征在于，步骤11中，所述侧墙（24）由氮化硅侧墙（18）与源极扩展区（8）和漏极扩展区（10）掺杂后淀积的侧墙共同组成。

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