CN105590961A - 一种finfet结构及其制造方法 - Google Patents

Abstract

本发明提供了一种FINFET的制造方法，包括：a.提供半导体衬底，在所述半导体衬底上形成鳍片；b.在所述鳍片上方形成伪栅叠层，并在伪栅叠层两侧形成第一侧墙；c.在所述伪栅叠层两侧的鳍片中形成横向源漏扩展区；d.在所述伪栅叠层两侧的鳍片中形成纵向源漏扩展区；e.在所述伪栅叠层两侧形成第二侧墙，在所述第二侧墙两侧的鳍片中形成源漏区；f.在所述鳍片周围的半导体衬底上方形成浅沟槽隔离结构，所述浅沟槽隔离结构包围所述鳍片的下半部分；在所述浅沟槽隔离结构上方形成层间介质层，其顶部与所述伪栅叠层顶部平齐；去除伪栅叠层并形成栅极空位，在所述栅极空位中形成栅极叠层。本发明极大地降低了漏端电场强度，有效增加了器件的击穿电压。

Description

一种FINFET结构及其制造方法

技术领域

本发明涉及一种半导体器件结构制造方法，具体地，涉及一种FINFET结构制造方法。

技术背景

当下，片上集成系统(SoC)是信息技术产业界发展的主要趋势。其特点是在同一芯片内需要同时包含高性能晶体管器件、低功耗晶体管器件以及耐高压的晶体管器件。由于FinFET器件本身具有抑制短沟道效应的结构特性，在22nm技术节点后可由其代替传统平面MOSFET器件构成高性能、低功耗集成电路。然而，由于硅基FinFET器件中构成鳍片的Si体积显著减小，这种结构器件对高电压应力非常敏感。因此，实现FinFET器件在高压领域中(如ESD或I/O)的应用，是使立体多栅结构器件能够全面取代传统平面结构MOSFETs器件，实现22nm技术节点以后SoC的关键。

传统的MOSFETs由于受到漏端PN结反向击穿、源漏穿通及栅介质击穿等因素并不能直接应用于高压(HV)领域。但是，经过对器件结构及掺杂分布的少许改变，传统的平面MOS晶体管器件也可以处理HV应用。通常的做法是是通过在重掺杂的漏区与栅之间增加一次注入工艺来引入轻掺杂漏扩展区。对于FinFET器件，其构成沟道的鳍片结构尺寸很小，如果通过增加LDD区的长度来分散表面电场分布，不但使器件的尺寸过大，不利于集成；而且改善器件耐高压特性的效果并不明显。另外，由于FinFET器件的沟道位于鳍片的侧墙，而鳍片的厚度通常只有几nm，因此，除了横向分布的表面电场，在鳍片的垂直方向上分布的电场同样会对器件的耐压特性产生显著影响。

因此，实现FinFET器件在高压领域中(如ESD或I/O)的应用，是使立体多栅结构器件能够全面取代传统平面MOSFETs器件，实现22nm技术节点以后SoC的关键。

发明内容

针对上述问题，本发明提供了一种FINFET制作方法，能有效的实现FinFET器件在高压领域中的应用。具体地，本发明提供的制造方法包括以下步骤：

a.提供半导体衬底，在所述半导体衬底上形成鳍片；

b.在所述鳍片上方形成伪栅叠层，并在伪栅叠层两侧形成第一侧墙；

c.在所述伪栅叠层两侧的鳍片中形成横向源漏扩展区；

d.在所述伪栅叠层两侧的鳍片中形成纵向源漏扩展区；

e.在所述伪栅叠层两侧形成第二侧墙，在所述第二侧墙两侧的鳍片中形成源漏区；

f.在所述鳍片周围的半导体衬底上方形成浅沟槽隔离结构，所述浅沟槽隔离结构包围所述鳍片的下半部分；在所述浅沟槽隔离结构上方形成层间介质层，所述层间介质层顶部与所述伪栅叠层顶部平齐；去除伪栅叠层并形成栅极空位，在所述栅极空位中形成栅极叠层。

其中，所述横向源漏扩展区和所述纵向源漏扩展区的掺杂类型相同，与衬底的掺杂类型相反；所述横向源漏扩展区的掺杂浓度大于所述纵向源漏扩展区的掺杂浓度；

其中，形成所述横向源漏扩展区的方法是倾斜的离子注入；形成所述纵向源漏扩展区的方法是垂直的离子注入，其采用能量和剂量小于形成所述横向源漏扩展区采用的能量和剂量。

其中，所述横向源漏扩展区位于所述鳍片中未被浅沟槽隔离包围的区域内；所述纵向源漏扩展区位于所述横向源漏扩展区下方的鳍片中。

相应的，本发明还提供了一种FINFET结构，包括：

衬底；

鳍片，所述鳍片位于所述衬底上方；

栅极叠层，所述栅极叠层覆盖所述鳍片中间的区域；

第一侧墙，所述第一侧墙位于所述栅极叠层两侧；

横向源漏扩展区，所述横向源漏扩展区位于所述第一侧墙两侧的鳍片中；

纵向源漏扩展区，所述纵向源漏扩展区位于所述横向源漏扩展区下方的鳍片中；

第二侧墙，所述第二侧墙位于所述第一侧墙两侧；

源漏区，所述源漏区位于所述第二侧墙两侧的鳍片中；

浅沟槽隔离结构，位于鳍片周围的半导体衬底上方，所述浅沟槽隔离结构包围所述鳍片的下半部分；

层间介质层，所述层间介质层位于所述浅沟槽隔离结构上方，覆盖所述鳍片两侧的区域，其顶部与所述伪栅叠层顶部平齐。

其中，所述横向源漏扩展区和所述纵向源漏扩展区的掺杂类型相同，与衬底的掺杂类型相反；所述横向源漏扩展区的掺杂浓度大于所述纵向源漏扩展区的掺杂浓度。

本发明提出的方法在倾斜离子注入形成横向源漏扩展区之后，紧接着做一步低剂量的垂直离子注入工艺，就可以在Fin的深度方向形成Drain的纵向源漏扩展区。通过进一步优化这一漏端垂直扩展区的掺杂浓度及形貌，可以使漏端扩展区大部分被耗尽，这将使漏区的电场进一步平坦化分布，在很大程度上降低了漏端PN结处的峰值电场强度，从而有效增加了器件的漏端PN结击穿电压。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为本发明的一个具体实施方式的FinFET的在鳍片200制作完成后的三维立体图；

图2～图8为根据本发明的一个具体实施方式的FinFET各个制造阶段的剖面图；

图9为本发明的一个具体实施方式的FinFET的在制作完成后的三维立体图；

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

根据本发明的一种FINFET结构，包括：

半导体衬底100；

鳍片200，所述鳍片位于所述半导体衬底100上方；

栅极叠层600，所述栅极叠层600覆盖所述鳍片200中间的区域；

第一侧墙301，所述第一侧墙位于所述栅极叠层600两侧；

横向源漏扩展区210，所述横向源漏扩展区210位于所述第一侧墙301两侧的鳍片200中；

纵向源漏扩展区220，所述纵向源漏扩展区220位于所述横向源漏扩展区210下方的鳍片200中；

第二侧墙302，所述第二侧墙302位于所述第一侧墙301两侧；

源漏区，所述源漏区位于所述第二侧墙302两侧的鳍片200中；

浅沟槽隔离结构400，位于鳍片200周围的半导体衬底100上方，所述浅沟槽隔离结构400包围所述鳍片200的下半部分；

层间介质层500，所述层间介质层500位于所述浅沟槽隔离结构400上方，覆盖所述鳍片200两侧的区域，其顶部与所述伪栅叠层300顶部平齐。

所述栅极叠层600可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。

本发明在FinFET器件中沿鳍片深度方向引入漏轻掺杂扩展区，可以使鳍片中电场强度沿纵向均匀分布，有效降低结表面处的峰值电场，从而提高器件击穿电压，起到增强器件耐压特性的作用。

相应的，本发明提供了一种FINFET制作方法，能有效的抑制穿通电流而不影响器件其他特性。具体地，该方法包括以下步骤：

a.提供半导体衬底100，在所述半导体衬底上形成鳍片200；

b.在所述鳍片200两侧形成浅沟槽隔离400，在所述鳍片上方形成伪栅叠层300，并在伪栅叠层300两侧形成第一侧墙301；

c.在所述伪栅叠层300两侧的鳍片200中形成横向源漏扩展区210；

d.在所述伪栅叠层300两侧的鳍片200中形成纵向源漏扩展区220；

e.在所述伪栅叠层300两侧形成第二侧墙302，在所述第二侧墙302两侧的鳍片200中形成源漏区；

f.在所述鳍片200周围的半导体衬底100上方形成浅沟槽隔离结构400，所述浅沟槽隔离结构400包围所述鳍片200的下半部分；在所述浅沟槽隔离结构400上方形成层间介质层500，所述层间介质层500顶部与所述伪栅叠层300顶部平齐；去除伪栅叠层300并形成栅极空位，在所述栅极空位中形成栅极叠层600。

其中，所述横向源漏扩展区210和所述纵向源漏扩展区220的掺杂类型相同，与衬底的掺杂类型相反；所述横向源漏扩展区210的掺杂浓度大于所述纵向源漏扩展区220的掺杂浓度。

其中，所述横向源漏扩展区210位于所述鳍片200顶部和浅沟槽隔离400顶部之间的鳍片中；所述纵向源漏扩展区220位于所述横向源漏扩展区210下方的鳍片200中。

本发明中形成高压FinFET器件的横向源漏扩展区(LDD)的注入工艺由两步组成。首先在器件源漏端形成横向源漏扩展区(横向LDD)；由于采用了倾斜角度注入，源漏横向扩展区的掺杂分布较浅，主要集中在鳍片的高度内，而不会进入鳍片被STI说覆盖的部分。其次，利用中等能量、低剂量的垂直离子注入工艺，在器件源漏区下方(鳍片被STI所覆盖的部分)形成一定深度，一定浓度杂质分布的垂直漏扩展区，即纵向LDD，使鳍片中电场强度沿纵向均匀分布，有效降低结表面处的峰值电场，从而提高器件击穿电压，起到增强器件耐压特性的作用。

下面结合附图对本发明的制作方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。

如图1所示，首先提供半导体衬底100，所述半导体材料可以是硅，锗，砷化镓等，优选的，在本实施例中，所用衬底为硅衬底。接下来，通过在半导体衬底100表面外延生长半导体层并刻蚀该半导体层而形成鳍片200，所述外延生长方法可以是分子束外延法(MBE)或其他方法，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。鳍片201高度为80～100nm，厚度为10～30nm。

接下来，如图2所示，在所述鳍片200表面形成伪栅叠层300和第一侧墙301。所述伪栅结构300可以是单层的，也可以是多层的。伪栅结构300可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10nm～200nm。本实例中，伪栅结构包括多晶硅和二氧化硅。具体的，首先采用化学汽相淀积的方法在所述半导体衬底上淀积多晶硅，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺，对所述二氧化硅介质层和多晶硅进行光刻和刻蚀，将其图形化，形成伪栅叠层。

所述第一侧墙301的材料为绝缘介质，可以为氧化硅或氮化硅。在本发明中，为了便于选择性刻蚀，所述第一侧墙301的材料为氮化硅。具体的，可以采用化学气相淀积、等离子体淀积等方法在所述半导体结构上淀积一层氮化硅，其厚度为4～6nm。

接下来，如图3所示，在所述第一侧墙301两侧的鳍片200中形成横向源漏扩展区210。具体的，利用低能量、低剂量的倾斜离子注入工艺，在器件源漏端形成横向轻掺杂扩展区(横向LDD)。由于采用了倾斜角度注入，源漏横向扩展区的掺杂分布较浅，主要集中在鳍片的高度内，而不会进入鳍片被STI说覆盖的部分。这种倾斜一定角度的离子注入通常被用来形成普通FinFET器件的源漏扩展区。因为FinFET器件所具有的3D鳍片结构，其沟道位于鳍片的两侧立面，倾斜离子注入可以获得较为均匀的源漏扩展区分布，从而可以获得理想的器件开态电阻。

接下来，如图4所述，在横向源漏扩展区210下方形成纵向源漏扩展区220。具体的，利用中等能量、低剂量的垂直离子注入工艺，在器件源漏区下方(鳍片被STI所覆盖的部分)形成一定深度，一定浓度杂质分布的垂直漏扩展区(纵向LDD)。通过进一步优化这一漏端垂直扩展区的掺杂浓度及形貌，可以使漏端扩展区大部分被耗尽，这将使漏区的电场进一步平坦化分布，在很大程度上降低了漏端PN结处的峰值电场强度，从而有效增加了器件的漏端PN结击穿电压。

接下来，如图6所示，在所述第一侧墙301两侧形成第二侧墙302，并以第二侧墙302为掩膜在其两侧的鳍片中形成源漏区。第二侧墙302的材料为绝缘介质，可以为氧化硅或氮化硅。在本发明中，为了便于选择性刻蚀，所述第二侧墙302的材料为氮化硅。具体的，可以采用化学气相淀积、等离子体淀积等方法在所述半导体结构上淀积一层氮化硅，其厚度为5～10nm。源漏区注入时首先淀积一层厚度为10nm～35nm厚的二氧化硅介质层(图中未示出)，并以该介质层为缓冲层，进行离子注入以形成源漏区，其中被第一、第二侧墙覆盖的区域为源漏扩展区。对P型晶体而言，掺杂剂为硼或氟化硼或铟或镓等。对N型晶体而言，掺杂剂为磷或砷或锑等。掺杂浓度为5e19cm^-3～1e20cm^-3。

接下来，在所述半导体结构进上形成浅沟槽隔离结构400。优选地，首先在鳍片200上形成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在半导体衬底100上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长一薄层二氧化硅，以圆滑沟槽的顶角并且去掉刻蚀过程中在硅表面引入的损伤。氧化之后进行沟槽填充，填充介质可以是二氧化硅。接下来使用CMP工艺对半导体衬底表面进行平坦化，露出鳍片200顶部的掩膜层202，并以其为掩膜进行各向异性刻蚀，露出鳍片200。

接下来，如图7所示，淀积层间介质层500，并进行平坦化，露出伪栅叠层。具体的，层间介质层500可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层500的材料可以采用包括SiO₂、碳掺杂SiO₂、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层500的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。接下来，执行平坦化处理，使伪栅叠层暴露出来，并与层间介质层500齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。

接下来，去除伪栅叠层，以形成伪栅空位，暴露出伪栅叠层下方的浅沟槽隔离结构400表面。具体的，伪栅结构可以采用干刻除去。接下来，去除伪栅空位下方的浅沟槽隔离结构300，露出沟道部分。具体的，伪栅结构可以采用湿刻和/或干刻除去。在一个实施例中，采用等离子体刻蚀。接下来，在伪栅空位中形成栅极结构600，栅极结构600包括栅介质层、功函数调节层和栅极金属层栅极结构600形成之后，半导体结构如图9所示，图8为其沿AA’方向的剖面图。

上述实施例采用的是后栅工艺制作FinFET，但不限于所述实施例，本发明同样可适用于先栅工艺中。

本发明提出的方法在倾斜离子注入形成横向源漏扩展区之后，紧接着做一步低剂量的垂直离子注入工艺，就可以在鳍片的深度方向形成漏的纵向源漏扩展区。通过进一步优化这一漏端垂直扩展区的掺杂浓度及形貌，可以使漏端扩展区大部分被耗尽，这将使漏区的电场进一步平坦化分布，在很大程度上降低了漏端PN结处的峰值电场强度，从而有效增加了器件的漏端PN结击穿电压。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易理解，对于目前已存在或者以后即将开发出的工艺、结构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、结构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (10)

1.一种FINFET的制造方法，包括：

a.提供半导体衬底(100)，在所述半导体衬底(100)上形成鳍片(200)；

b.在所述鳍片(200)上方形成伪栅叠层(300)，并在伪栅叠层(300)两侧形成第一侧墙(301)；

c.在所述伪栅叠层(300)两侧的鳍片(200)中形成横向源漏扩展区(210)；

d.在所述伪栅叠层(300)两侧的鳍片(200)中形成纵向源漏扩展区(220)；

e.在所述伪栅叠层(300)两侧形成第二侧墙(302)，在所述第二侧墙(302)两侧的鳍片(200)中形成源漏区；

f.在所述鳍片(200)周围的半导体衬底(100)上方形成浅沟槽隔离结构(400)，所述浅沟槽隔离结构(400)包围所述鳍片(200)的下半部分；在所述浅沟槽隔离结构(400)上方形成层间介质层(500)，所述层间介质层(500)顶部与所述伪栅叠层(300)顶部平齐；去除伪栅叠层(300)并形成栅极空位，在所述栅极空位中形成栅极叠层(600)。

2.根据权利要求1所述的制造方法，其特征在于，所述横向源漏扩展区(210)和所述纵向源漏扩展区(220)的掺杂类型相同，与衬底的掺杂类型相反。

3.根据权利要求1述的制造方法，其特征在于，所述横向源漏扩展区(210)的掺杂浓度大于所述纵向源漏扩展区(220)的掺杂浓度。

4.根据权利要求1述的制造方法，其特征在于，形成所述横向源漏扩展区(210)的方法是倾斜的离子注入。

5.根据权利要求1所述的制造方法，其特征在于，所述横向源漏扩展区(210)位于所述鳍片(200)中未被槽隔离结构(400)包围的区域内。

6.根据权利要求1所述的制造方法，其特征在于，形成所述纵向源漏扩展区(220)的方法是垂直的离子注入，其采用能量和剂量小于形成所述横向源漏扩展区(210)采用的能量和剂量。

7.根据权利要求1所述的制造方法，其特征在于，所述纵向源漏扩展区(220)位于所述横向源漏扩展区(210)下方的鳍片(200)中。

8.一种FINFET结构，包括：

半导体衬底(100)；

鳍片(200)，所述鳍片位于所述半导体衬底(100)上方；

栅极叠层(600)，所述栅极叠层(600)覆盖所述鳍片(200)中间的区域；

第一侧墙(301)，所述第一侧墙位于所述栅极叠层(600)两侧；

横向源漏扩展区(210)，所述横向源漏扩展区(210)位于所述第一侧墙(301)两侧的鳍片(200)中；

纵向源漏扩展区(220)，所述纵向源漏扩展区(220)位于所述横向源漏扩展区(210)下方的鳍片(200)中；

第二侧墙(302)，所述第二侧墙(302)位于所述第一侧墙(301)两侧；

源漏区，所述源漏区位于所述第二侧墙(302)两侧的鳍片(200)中；

浅沟槽隔离结构(400)，位于鳍片(200)周围的半导体衬底(100)上方，所述浅沟槽隔离结构(400)包围所述鳍片(200)的下半部分；

层间介质层(500)，所述层间介质层(500)位于所述浅沟槽隔离结构(400)上方，覆盖所述鳍片(200)两侧的区域，其顶部与所述伪栅叠层(300)顶部平齐。

9.根据权利要求8所述的FINFET结构，其特征在于，所述横向源漏扩展区(210)和所述纵向源漏扩展区(220)的掺杂类型相同，与衬底的掺杂类型相反。

10.根据权利要求8述的FINFET结构，其特征在于，所述横向源漏扩展区(210)的掺杂浓度大于所述纵向源漏扩展区(220)的掺杂浓度。