CN111081764A - 一种具有嵌入式源漏的晶体管及其制备方法 - Google Patents
一种具有嵌入式源漏的晶体管及其制备方法 Download PDFInfo
- Publication number
- CN111081764A CN111081764A CN201911391232.3A CN201911391232A CN111081764A CN 111081764 A CN111081764 A CN 111081764A CN 201911391232 A CN201911391232 A CN 201911391232A CN 111081764 A CN111081764 A CN 111081764A
- Authority
- CN
- China
- Prior art keywords
- drain
- source
- transistor
- silicon substrate
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 51
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 51
- 239000010703 silicon Substances 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000001312 dry etching Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000002210 silicon-based material Substances 0.000 claims description 9
- 238000011065 in-situ storage Methods 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910002704 AlGaN Inorganic materials 0.000 claims description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 2
- 238000000231 atomic layer deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000002904 solvent Substances 0.000 claims description 2
- 229910002601 GaN Inorganic materials 0.000 abstract description 13
- 230000005669 field effect Effects 0.000 abstract description 13
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 abstract description 10
- 230000008569 process Effects 0.000 abstract description 8
- 238000000407 epitaxy Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000000306 component Substances 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提出一种具有嵌入式源漏的晶体管及其制备方法，晶体管结构包括：弱p型掺杂的硅衬底1；嵌入所述硅衬底1两端部的沟槽隔离区2，嵌入所述硅衬底1两端部附近的重N型掺杂的漏极4和重N型掺杂的源极5；位于所述硅衬底1上的栅氧化层6；位于所述栅氧化层6上的栅极7；位于所述栅极7上的栅极接触12；位于所述栅极7侧面的侧墙8。通过在漏极引入嵌入式的氮化镓，借助氮化镓的宽禁带特性，大幅提升晶体管的耐压。本发明提出的新型晶体管与传统的硅基场效应晶体管具有类似的对称结构，不需要无栅极覆盖的沟道区域，具有器件尺寸小，导通电阻小且与自对准工艺完全兼容的优点。
Description
技术领域
本发明属于集成电路和半导体器件技术领域，具体涉及一种具有嵌入式源漏的晶体管及其制备方法。
背景技术
集成电路技术是当代信息社会发展的基石。自上世纪50年代第一块只有五个部件的集成电路发明伊始，集成电路朝着多功能，高速度，低功耗和低价格的趋势飞速发展,目前已经成为各种信息技术不可或缺的核心部件。而集成电路高速发展背后的源驱动力，是其中单元场效应晶体管尺寸的不断缩小。在大规模数字集成电路和低功耗模拟集成电路中，场效应晶体管普遍具有低工作电压以达到低功耗的效果。而此外，在一些芯片或者电路中，如电源管理芯片或大规模芯片中的电源管理模块以及功率放大芯片中，往往需要将具有高工作电压和高功率的晶体管与普通的低电压晶体管共集成在同一芯片中，形成片上系统。当前，为了提高集成电路的集成密度，单元晶体管的尺寸不断缩小。先进集成电路制造工艺中，晶体管的尺寸已经缩小至7nm以下。在如此之小的晶体管中，其电场强度急剧升高，造成普通场效应晶体管的击穿电压较低，不能耐受住高工作电压。
为了使得晶体管能工作在高电压和高功率下，横向扩散晶体管(LDMOS)被提出并普遍应用于各类集成电路技术中。LDMOS在漏极与沟道之间引入一段较长的载流子漂移区域，从而降低漏结的电场强度。通过此技术，LDMOS可显著地提高器件的耐压，从而使得器件具有较高的工作电压和功率。然而，LDMOS有着一些缺点亟需克服。由于引入了一段较长的漂移区域，造成器件的尺寸变大，降低集成密度。此外，这段漂移区域引入了较大的串联电阻，降低了器件的有效驱动电流。而在工艺制备上，由于整个器件变得非常不对称，难以用自对准的工艺方法形成漏极，容易受光刻的套刻误差影响。
发明内容
针对上述传统LDMOS的一系列问题，本发明提出一种具有嵌入式源漏的新型晶体管,所述晶体管结构包括
弱p型掺杂的硅衬底1；
嵌入所述硅衬底1两端部的沟槽隔离区2，所述沟槽隔离区2上表面与所述硅衬底1表面共面；
嵌入所述硅衬底1两端部附近的重N型掺杂的漏极4和重N型掺杂的源极5；所述重N型掺杂的漏极4和重N型掺杂的源极5与沟槽隔离区2接触，所述重N型掺杂的漏极4和重N型掺杂的源极5上表面与所述硅衬底1上表面共面；
位于所述硅衬底1上的栅氧化层6；
位于所述栅氧化层6上的栅极7；
位于所述栅极7上的栅极接触12；
位于所述栅极7侧面的侧墙8，所述侧墙8下表面与所述重N型掺杂的漏极4和重N型掺杂的源极5上表面部分接触；
位于所述重N型掺杂的漏极4上的漏极接触10和位于所述重N型掺杂的源极5上的源极接触11。
优选的，所述漏极4主体材料为III族氮化物，所述III族氮化物为GaN或AlGaN；所述漏极4掺杂材料为Si。
优选的，所述漏极4的形状为立方体或sigma形状。
优选的，所述源极5的形状为立方体或sigma形状。
优选的，所述sigma形状为与所述源极侧壁或所述漏极侧壁夹角30°-60°的锥形结构。
优选的，所述硅衬底1的掺杂浓度为1015cm-2-1018cm-2。
优选的，所述栅氧化层6厚度为1nm-10nm；所述栅极7厚度为50nm-200nm。
优选的，所述漏极4厚度为10nm-100nm，掺杂浓度为1018cm-2-1022cm-2；所述源极5厚度为40nm-80nm，掺杂浓度为1018cm-2-1022cm-2。
基于同样的发明构思，本发明还提供一种具有嵌入式源漏的晶体管制备方法，包括如下步骤
S1：选取弱p型掺杂的硅衬底1；
S2：在所述弱p型掺杂的硅衬底1两端部嵌入沟槽隔离区2；
S3：在所述弱p型掺杂的硅衬底1中央自下而上依次淀积栅氧化层6和栅极7，光刻并图案化所述栅极7；
S4：在所述栅极7侧面通过淀积和干法刻蚀形成侧墙8；
S5：刻蚀靠近沟槽隔离区2一端部的弱p型掺杂的硅衬底形成源极凹槽，在所述源极凹槽外延硅基材料并原位掺杂形成重N型掺杂的源极5；
S6：刻蚀靠近沟槽隔离区2另一端部的弱p型掺杂的硅衬底形成漏极凹槽，在所述漏极凹槽填充生长III族氮化物并原位掺杂形成重N型掺杂的漏极4；
S7：淀积金属并退火形成源极接触11、漏极接触10和栅极接触12。
优选的，所述S2嵌入沟槽隔离区方式依次为光刻、二氧化硅填充、化学机械抛光。
优选的，所述S3和/或S4中淀积方式为热氧化、化学气相沉积或原子层沉积。
优选的，所述S4中干法刻蚀采用氟基元素气体，所述氟基元素气体包括SF6、CHF3、HBr、Cl2。
优选的，所述S5中刻蚀包括干法刻蚀和湿法刻蚀，所述干法刻蚀形成源极立方体凹槽，所述湿法刻蚀通过刻蚀所述源极立方体凹槽附近的硅衬底形成sigma形状源极凹槽。
优选的，所述S6中刻蚀包括干法刻蚀和湿法刻蚀，所述干法刻蚀形成漏极立方体凹槽，所述湿法刻蚀通过刻蚀所述漏极立方体凹槽附近的硅衬底形成sigma形状漏极凹槽。
优选的，所述湿法刻蚀的溶剂为TMAH或KOH。本发明所述的具有嵌入式源漏的晶体管为高电压场效应晶体管，其衬底材料可以是硅或者绝缘层上硅等材料。既可单独作为分立器件使用，也可与低电压晶体管共集成在同一芯片中。
在本发明的晶体管中，漏极使用了嵌入式的氮化镓宽禁带材料，因此器件具有较高的耐压，适合工作于高电压和高功率。此外，由于器件结构与普通场效应晶体管相近的结构，而无需大的无栅极覆盖的沟道区域，器件具有尺寸小，导通电阻小且与自对准工艺兼容的优点。
本发明晶体管具有高工作电压，且无需较长的漂移区域，因此具有较小的特征尺寸。在该新型器件的漏极，硅基材料被禁带较宽的氮化镓等第三代半导体材料取代。由于宽禁带材料具有良好的耐击穿特性，该器件可工作在较高的电压下。在场效应晶体管中，高电场一般集中在漏结区域，而其源极和沟道的电场强度较小。因此，器件的源极和沟道无需氮化镓材料，可保持硅基材料不变。这样器件结构和工艺具有和硅基最大的兼容性。而由于氮化镓材料的金属接触电阻一般比硅基材料的接触电阻高，源极维持硅基材料也有助于降低整个晶体管的接触电阻。新型器件依靠宽禁带的氮化镓等材料形成良好的耐击穿特性，无需LDMOS中的长漂移区域。因此，它不但具有较高的工作电压，还具有较小的器件尺寸。而借助于氮化镓在硅上的嵌入式外延技术，取代漏极的硅基材料，不但能带来较低的电阻，还能保持与大规模集成电路工艺最大的兼容性。
附图说明
图1为本发明实施例1的具有嵌入式源漏的高耐压场效应晶体管的结构图示；
图2为本发明实施例1的具有嵌入式源漏的高耐压场效应晶体管的制备流程图示；
图3为本发明实施例1的具有嵌入式源漏的高耐压场效应晶体管的实施例结构。
弱p型掺杂的硅衬底1，沟道隔离区2，重N型掺杂的漏极4，重N型掺杂的源极5，栅氧化层6，栅极7，侧墙8，漏极接触10，源极接触11、栅极接触12
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护范围。
实施例1本实施例提供一种具有嵌入式源漏的高耐压场效应晶体管
如图1所示为晶体管结构示意图，包括弱p型掺杂的硅衬底1；嵌入所述硅衬底1两端部的沟槽隔离区2，所述沟槽隔离区2上表面与所述硅衬底1上表面共面；嵌入所述硅衬底1两端部附近的重N型掺杂的漏极4和重N型掺杂的源极5；所述重N型掺杂的漏极4和重N型掺杂的源极5与沟槽隔离区2接触，所述重N型掺杂的漏极4和重N型掺杂的源极5上表面与所述硅衬底1上表面共面；位于所述硅衬底1上的栅氧化层6；位于所述栅氧化层6上的栅极7；位于所述栅极7上的栅极接触12；位于所述栅极7侧面的侧墙8，所述侧墙8下表面与所述重N型掺杂的漏极4和重N型掺杂的源极5上表面部分接触；位于所述重N型掺杂的漏极4上的漏极接触10和位于所述重N型掺杂的源极5上的源极接触11。
其中漏极4的主体材料为GaN，掺杂元素为Si，漏极4的形状为立方体或sigma形状，其中sigma形状为与所述漏极侧壁夹角50°的锥形结构；源极5的形状为立方体或sigma形状，其中sigma形状为与所述源极侧壁夹角50°的锥形结构。
硅衬底1的掺杂浓度为1017cm-2，栅氧化层6厚度为5nm，栅极7厚度为100nm。漏极4厚度为10nm-100nm，掺杂浓度为1019cm-2，源极5厚度为60nm，掺杂浓度为1019cm-2。
基于同样的发明构思，本发明另提供一种具有嵌入式源漏的高耐压场效应晶体管的制备方法，
如图2(a)所示，选取起始的体硅衬底，其衬底掺杂为弱p型掺杂，掺杂浓度为1016cm-2，衬底也可为绝缘层上沉积的硅基材料。
如图2(b)所示，热氧化方式淀积一层厚度为5nm的二氧化硅栅氧化层和一层厚度为150nm的多晶硅正栅极；光刻并打开正栅极图形的窗口，之后利用光刻胶为掩膜对正栅极进行干法刻蚀以形成栅极的图形，干法刻蚀采用使用氟基元素气体，如SF6，CHF3，HBr或者Cl2等。
如图2(c)所示，化学气相淀积一层低介电常数介质氮化硅作为栅极侧墙材料，之后进行刻蚀以形成栅极侧墙，使用具有垂直方向的反应离子CHF3进行干法刻蚀。
如图2(d)所示，原子层淀积一层氮化硅作为选择性外延用的硬掩模材料，光刻并进行干法刻蚀，形成源极的方形凹槽区域，之后进行外延生长。以沉积的硬掩模，栅级和栅侧墙为掩模，选择性外延生长硅基的源极区域。外延生长时进行原位掺杂，最终形成重N掺杂的源极。形成的源极区域厚度为50nm，掺杂浓度为1021cm-3。
如图2(e)所示，化学气相淀积一层选择性外延用的二氧化硅硬掩模材料，光刻并进行干法刻蚀，形成漏极的方形凹槽区域，之后进行外延生长。以沉积的硬掩模，栅级和栅侧墙为掩模，选择性外延生长氮化镓的漏极区域。外延生长时进行原位掺杂，最终形成重N掺杂的漏极。形成的漏极区域厚度为20nm，掺杂浓度为1020cm-3。
如图2(f)所示，淀积钛金属并退火600℃，以在源漏和栅极形成电极。
在优选的实施例中，漏极外延的材料为铝镓氮，如图3(b)所示，由于铝镓氮的禁带宽度比氮化镓更大，因此器件能够工作在更高的电压下。
实施例2本实施例提供一种新型的具有嵌入式源漏的高耐压场效应晶体管制备方法
如图3(a)所示的晶体管示意结构，选取起始的体硅衬底，其衬底掺杂为弱p型掺杂，掺杂浓度为1017cm-2，衬底为绝缘层上沉积的硅基材料。
化学气相淀积一层厚度为10nm的三氧化二铝栅氧化层和一层厚度为100nm的多晶硅正栅极；光刻并打开正栅极图形的窗口，之后利用光刻胶为掩膜对正栅极进行干法刻蚀以形成栅极的图形，采用KOH溶液湿法刻蚀。
原子层相淀积一层低介电常数介质SiOCN作为栅极侧墙材料，之后进行刻蚀以形成栅极侧墙，使用具有垂直方向性的反应离子SF6进行干法刻蚀。
原子层淀积一层氮化硅作为选择性外延用的硬掩模材料，光刻并进行干法刻蚀，形成方形的源极凹槽区域，然后采用KOH溶液湿法刻蚀，由于硅的<111>晶向腐蚀速率较低，最终形成与源极侧壁夹角约为50°的锥状结构即sigma形状的凹槽。之后进行外延生长。以沉积的硬掩模，栅极和栅侧墙为掩模，选择性外延生长sigma形状的硅基源极区域。外延生长时进行原位掺杂，最终形成重N掺杂的源极。形成的源极区域厚度为60nm，掺杂浓度为1020cm-3。
化学气相淀积一层选择性外延用的二氧化硅硬掩模材料，光刻并进行干法刻蚀，形成方形的漏极凹槽区域，然后采用KOH溶液湿法刻蚀，由于硅的<111>晶向腐蚀速率较低，最终形成与漏极侧壁夹角约为50°的锥状结构即sigma形状的凹槽。之后进行外延生长，以沉积的硬掩模，栅极和栅侧墙为掩模，选择性外延生长sigma形状的氮化镓的漏极区域。外延生长时进行原位掺杂，最终形成重N掺杂的漏极。形成的漏极区域厚度为50nm，掺杂浓度为1021cm-3；sigma形状的源漏外延在大规模集成电路的小尺寸晶体管中大量使用，有利于降低寄生电阻的同时降低源漏的漏电，并且增强沟道的应力。
淀积镍金属并退火400℃，以在源漏和栅极形成电极。
在优选的实施例中，漏极外延的材料为铝镓氮，由于铝镓氮的禁带宽度比氮化镓更大，因此器件能够工作在更高的电压下。
以上所述的具体实施例，对本发明的目的，技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (16)
1.一种具有嵌入式源漏的晶体管，其特征在于：所述晶体管包括
弱p型掺杂的硅衬底(1)；
嵌入所述硅衬底(1)两端部的沟槽隔离区(2)，所述沟槽隔离区(2)上表面与所述硅衬底(1)上表面共面；
嵌入所述硅衬底(1)两端部附近的重N型掺杂的漏极(4)和重N型掺杂的源极(5)；所述重N型掺杂的漏极(4)和重N型掺杂的源极(5)与沟槽隔离区(2)接触，所述重N型掺杂的漏极(4)和重N型掺杂的源极(5)上表面与所述硅衬底(1)上表面共面；
位于所述硅衬底(1)上的栅氧化层(6)；
位于所述栅氧化层(6)上的栅极(7)；
位于所述栅极(7)上的栅极接触(12)；
位于所述栅极(7)侧面的侧墙(8)，所述侧墙(8)下表面与所述重N型掺杂的漏极(4)和重N型掺杂的源极(5)上表面部分接触；
位于所述重N型掺杂的漏极(4)上的漏极接触(10)和位于所述重N型掺杂的源极(5)上的源极接触(11)。
2.如权利要求1所述的晶体管，其特征在于：所述漏极(4)主体材料为III族氮化物，所述III族氮化物为GaN或AlGaN；所述漏极(4)掺杂材料为Si。
3.如权利要求1所述的晶体管，其特征在于：所述漏极(4)的形状为立方体或sigma形状。
4.如权利要求1所述的晶体管，其特征在于：所述源极(5)的形状为立方体或sigma形状。
5.如权利要求3或4任一所述的晶体管，其特征在于：所述sigma形状为与所述源极侧壁或所述漏极侧壁夹角30°-60°的锥形结构。
6.如权利要求1所述的晶体管，其特征在于：所述硅衬底(1)的掺杂浓度为1015cm-2-1018cm-2。
7.如权利要求1所述的晶体管，其特征在于：所述栅氧化层(6)厚度为1nm-10nm；所述栅极(7)厚度为50nm-200nm。
8.如权利要求1所述的晶体管，其特征在于：所述漏极(4)厚度为10nm-100nm，掺杂浓度为1018cm-2-1022cm-2；所述源极(5)厚度为40nm-80nm，掺杂浓度为1018cm-2-1022cm-2。
9.一种具有嵌入式源漏的晶体管制备方法，其特征在于：包括如下步骤
S1：选取弱p型掺杂的硅衬底(1)；
S2：在所述弱p型掺杂的硅衬底(1)两端部嵌入沟槽隔离区(2)；
S3：在所述弱p型掺杂的硅衬底(1)中央自下而上依次淀积栅氧化层(6)和栅极(7)，光刻并图案化所述栅极(7)；
S4：在所述栅极(7)侧面通过淀积和干法刻蚀形成侧墙(8)；
S5：刻蚀靠近沟槽隔离区(2)一端部的弱p型掺杂的硅衬底形成源极凹槽，在所述源极凹槽外延硅基材料并原位掺杂形成重N型掺杂的源极(5)；
S6：刻蚀靠近沟槽隔离区(2)另一端部的弱p型掺杂的硅衬底形成漏极凹槽，在所述漏极凹槽填充生长III族氮化物并原位掺杂形成重N型掺杂的漏极(4)；
S7：淀积金属并退火形成源极接触(11)、漏极接触(10)和栅极接触(12)。
10.如权利要求9所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述S2嵌入沟槽隔离区方式依次为光刻、二氧化硅填充、化学机械抛光。
11.如权利要求9所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述S3和/或S4中淀积方式为热氧化、化学气相沉积或原子层沉积。
12.如权利要求9所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述S4中干法刻蚀采用氟基元素气体，所述氟基元素气体包括SF6、CHF3、HBr、Cl2。
13.如权利要求9所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述S5中刻蚀包括干法刻蚀和湿法刻蚀，所述干法刻蚀形成源极立方体凹槽，所述湿法刻蚀通过刻蚀所述源极立方体凹槽附近的硅衬底形成sigma形状源极凹槽。
14.如权利要求9所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述S6中刻蚀包括干法刻蚀和湿法刻蚀，所述干法刻蚀形成漏极立方体凹槽，所述湿法刻蚀通过刻蚀所述漏极立方体凹槽附近的硅衬底形成sigma形状漏极凹槽。
15.如权利要求13或14任一所述的具有嵌入式源漏的晶体管制备方法，所述sigma形状为与所述源极侧壁或所述漏极侧壁夹角30°-60°的锥形结构。
16.如权利要求13或14任一所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述湿法刻蚀的溶剂为TMAH或KOH。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911391232.3A CN111081764A (zh) | 2019-12-30 | 2019-12-30 | 一种具有嵌入式源漏的晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911391232.3A CN111081764A (zh) | 2019-12-30 | 2019-12-30 | 一种具有嵌入式源漏的晶体管及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111081764A true CN111081764A (zh) | 2020-04-28 |
Family
ID=70319850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911391232.3A Pending CN111081764A (zh) | 2019-12-30 | 2019-12-30 | 一种具有嵌入式源漏的晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111081764A (zh) |
Citations (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1731569A (zh) * | 2005-08-31 | 2006-02-08 | 北京大学 | 一种源漏位于绝缘层上的mos晶体管的制作方法 |
| US20060081897A1 (en) * | 2004-09-30 | 2006-04-20 | The Furukawa Electric Co., Ltd. | GaN-based semiconductor integrated circuit |
| US20070155063A1 (en) * | 2005-12-29 | 2007-07-05 | Intel Corporation | Tensile strained NMOS transistor using group III-N source/drain regions |
| CN101154681A (zh) * | 2006-09-27 | 2008-04-02 | 上海华虹Nec电子有限公司 | 采用非均匀栅氧化层的高压晶体管及其制造方法 |
| JP2008172101A (ja) * | 2007-01-12 | 2008-07-24 | Furukawa Electric Co Ltd:The | 埋込方法、半導体素子製造方法および半導体素子 |
| CN101436612A (zh) * | 2007-11-13 | 2009-05-20 | 国际商业机器公司 | 场效应晶体管及形成场效应晶体管的方法 |
| CN101673763A (zh) * | 2008-09-09 | 2010-03-17 | 上海华虹Nec电子有限公司 | Ldmos晶体管及其制备方法 |
| CN101707202A (zh) * | 2009-11-20 | 2010-05-12 | 苏州东微半导体有限公司 | 半导体感光器件及其制造方法和应用 |
| JP2010192745A (ja) * | 2009-02-19 | 2010-09-02 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| CN102097483A (zh) * | 2010-12-31 | 2011-06-15 | 中山大学 | GaN基异质结构增强型绝缘栅场效应晶体管及制备方法 |
| CN102214598A (zh) * | 2011-06-01 | 2011-10-12 | 电子科技大学 | 一种记忆浅槽隔离局部应力的mos器件栅的形成方法 |
| CN102593001A (zh) * | 2011-01-14 | 2012-07-18 | 中国科学院微电子研究所 | 向沟道中引入应变的方法和使用该方法制作的器件 |
| CN103050511A (zh) * | 2011-10-11 | 2013-04-17 | 台湾积体电路制造股份有限公司 | 半导体结构及形成半导体结构的方法 |
| CN103137706A (zh) * | 2013-02-28 | 2013-06-05 | 复旦大学 | 基于应变硅技术的深耗尽沟道晶体管 |
| CN103227205A (zh) * | 2013-05-17 | 2013-07-31 | 电子科技大学 | 具有深槽结构的图形化应变pmos器件及其制作方法 |
| CN103280459A (zh) * | 2013-05-17 | 2013-09-04 | 电子科技大学 | 具有深槽结构的图形化应变nmos器件及其制作方法 |
| CN103311247A (zh) * | 2012-03-14 | 2013-09-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103325826A (zh) * | 2012-03-20 | 2013-09-25 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN103390645A (zh) * | 2012-05-08 | 2013-11-13 | 上海韦尔半导体股份有限公司 | 横向扩散金属氧化物半导体晶体管及其制作方法 |
| CN103531452A (zh) * | 2012-07-02 | 2014-01-22 | 中芯国际集成电路制造(上海)有限公司 | Cmos管的形成方法 |
| CN103681355A (zh) * | 2013-12-18 | 2014-03-26 | 北京大学 | 制备准soi源漏场效应晶体管器件的方法 |
| US20140084339A1 (en) * | 2012-09-21 | 2014-03-27 | Fujitsu Limited | Compound semiconductor device and method of manufacturing the same |
| CN104157557A (zh) * | 2014-08-15 | 2014-11-19 | 上海华力微电子有限公司 | 改善热载流子注入损伤的离子注入方法 |
| CN104465746A (zh) * | 2014-09-28 | 2015-03-25 | 苏州能讯高能半导体有限公司 | 一种hemt器件及其制造方法 |
| CN104465388A (zh) * | 2013-09-23 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 嵌入式源/漏极mos晶体管的制造方法 |
| CN104779273A (zh) * | 2015-04-17 | 2015-07-15 | 上海华虹宏力半导体制造有限公司 | Cmos器件的栅极结构及其制造方法 |
| CN104916540A (zh) * | 2014-03-13 | 2015-09-16 | 中芯国际集成电路制造(上海)有限公司 | 一种应变沟道晶体管及其制备方法 |
| CN106098778A (zh) * | 2016-07-08 | 2016-11-09 | 无锡宏纳科技有限公司 | 多晶硅栅过分刻蚀的p型mos管结构 |
| CN106415846A (zh) * | 2014-06-13 | 2017-02-15 | 英特尔公司 | 通过层转移在反向极化衬底上的高电子迁移率晶体管制造工艺 |
| CN106449406A (zh) * | 2016-05-30 | 2017-02-22 | 湖南理工学院 | 一种垂直结构GaN基增强型场效应晶体管及其制造方法 |
| CN106531621A (zh) * | 2016-11-16 | 2017-03-22 | 中山德华芯片技术有限公司 | 一种制作阶梯型源漏极欧姆接触氮化镓场效应管的方法 |
| CN106876465A (zh) * | 2017-01-04 | 2017-06-20 | 上海华虹宏力半导体制造有限公司 | Mos器件的栅氧化层结构及工艺方法 |
| CN106876368A (zh) * | 2017-02-04 | 2017-06-20 | 复旦大学 | 一种半导体场效应正反馈器件 |
| CN106876421A (zh) * | 2017-01-18 | 2017-06-20 | 复旦大学 | 一种基于动态耦合效应的半导体光电传感器及其制备方法 |
| CN106960795A (zh) * | 2016-01-11 | 2017-07-18 | 中芯国际集成电路制造(北京)有限公司 | Pmos晶体管的形成方法 |
| CN107134484A (zh) * | 2016-12-26 | 2017-09-05 | 四川北斗卫星导航平台有限公司 | GaN芯片及其制作方法 |
| CN107230633A (zh) * | 2016-03-25 | 2017-10-03 | 北京大学 | 具有垂直结构的氮化镓场效应晶体管器件的制作方法 |
| CN107464851A (zh) * | 2017-08-10 | 2017-12-12 | 华南理工大学 | 一种氮化镓薄膜晶体管及其制造方法 |
| TW201803119A (zh) * | 2016-03-22 | 2018-01-16 | 英特爾股份有限公司 | 在氮化鎵電晶體中的減少的擊穿崩潰 |
| CN107742644A (zh) * | 2017-10-30 | 2018-02-27 | 中山大学 | 一种高性能常关型的GaN场效应晶体管及其制备方法 |
| US20180090472A1 (en) * | 2016-09-29 | 2018-03-29 | Globalfoundries Singapore Pte. Ltd. | Integrated iii-v device and driver device units and methods for fabricating the same |
| CN108713253A (zh) * | 2016-04-01 | 2018-10-26 | 英特尔公司 | 用于改善的热和rf性能的具有底部填充氮化铝的氮化镓晶体管 |
| CN109728019A (zh) * | 2019-01-04 | 2019-05-07 | 复旦大学 | 基于绝缘层上硅的单晶体管主动像素传感器及制备方法 |
| DE102019111079A1 (de) * | 2018-06-05 | 2019-12-05 | Intel Corporation | CMOS-kompatible Isolationsleckverbesserungen bei Galliumnitridtransistoren |
-
2019
- 2019-12-30 CN CN201911391232.3A patent/CN111081764A/zh active Pending
Patent Citations (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060081897A1 (en) * | 2004-09-30 | 2006-04-20 | The Furukawa Electric Co., Ltd. | GaN-based semiconductor integrated circuit |
| CN1731569A (zh) * | 2005-08-31 | 2006-02-08 | 北京大学 | 一种源漏位于绝缘层上的mos晶体管的制作方法 |
| US20070155063A1 (en) * | 2005-12-29 | 2007-07-05 | Intel Corporation | Tensile strained NMOS transistor using group III-N source/drain regions |
| CN101317252A (zh) * | 2005-12-29 | 2008-12-03 | 英特尔公司 | 采用ⅲ族-n源极/漏极区的拉伸应变nmos晶体管 |
| CN101154681A (zh) * | 2006-09-27 | 2008-04-02 | 上海华虹Nec电子有限公司 | 采用非均匀栅氧化层的高压晶体管及其制造方法 |
| JP2008172101A (ja) * | 2007-01-12 | 2008-07-24 | Furukawa Electric Co Ltd:The | 埋込方法、半導体素子製造方法および半導体素子 |
| CN101436612A (zh) * | 2007-11-13 | 2009-05-20 | 国际商业机器公司 | 场效应晶体管及形成场效应晶体管的方法 |
| CN101673763A (zh) * | 2008-09-09 | 2010-03-17 | 上海华虹Nec电子有限公司 | Ldmos晶体管及其制备方法 |
| JP2010192745A (ja) * | 2009-02-19 | 2010-09-02 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| CN101707202A (zh) * | 2009-11-20 | 2010-05-12 | 苏州东微半导体有限公司 | 半导体感光器件及其制造方法和应用 |
| CN102097483A (zh) * | 2010-12-31 | 2011-06-15 | 中山大学 | GaN基异质结构增强型绝缘栅场效应晶体管及制备方法 |
| CN102593001A (zh) * | 2011-01-14 | 2012-07-18 | 中国科学院微电子研究所 | 向沟道中引入应变的方法和使用该方法制作的器件 |
| CN102214598A (zh) * | 2011-06-01 | 2011-10-12 | 电子科技大学 | 一种记忆浅槽隔离局部应力的mos器件栅的形成方法 |
| CN103050511A (zh) * | 2011-10-11 | 2013-04-17 | 台湾积体电路制造股份有限公司 | 半导体结构及形成半导体结构的方法 |
| CN103311247A (zh) * | 2012-03-14 | 2013-09-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103325826A (zh) * | 2012-03-20 | 2013-09-25 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN103390645A (zh) * | 2012-05-08 | 2013-11-13 | 上海韦尔半导体股份有限公司 | 横向扩散金属氧化物半导体晶体管及其制作方法 |
| CN103531452A (zh) * | 2012-07-02 | 2014-01-22 | 中芯国际集成电路制造(上海)有限公司 | Cmos管的形成方法 |
| US20140084339A1 (en) * | 2012-09-21 | 2014-03-27 | Fujitsu Limited | Compound semiconductor device and method of manufacturing the same |
| CN103137706A (zh) * | 2013-02-28 | 2013-06-05 | 复旦大学 | 基于应变硅技术的深耗尽沟道晶体管 |
| CN103227205A (zh) * | 2013-05-17 | 2013-07-31 | 电子科技大学 | 具有深槽结构的图形化应变pmos器件及其制作方法 |
| CN103280459A (zh) * | 2013-05-17 | 2013-09-04 | 电子科技大学 | 具有深槽结构的图形化应变nmos器件及其制作方法 |
| CN104465388A (zh) * | 2013-09-23 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 嵌入式源/漏极mos晶体管的制造方法 |
| CN103681355A (zh) * | 2013-12-18 | 2014-03-26 | 北京大学 | 制备准soi源漏场效应晶体管器件的方法 |
| CN104916540A (zh) * | 2014-03-13 | 2015-09-16 | 中芯国际集成电路制造(上海)有限公司 | 一种应变沟道晶体管及其制备方法 |
| CN106415846A (zh) * | 2014-06-13 | 2017-02-15 | 英特尔公司 | 通过层转移在反向极化衬底上的高电子迁移率晶体管制造工艺 |
| CN104157557A (zh) * | 2014-08-15 | 2014-11-19 | 上海华力微电子有限公司 | 改善热载流子注入损伤的离子注入方法 |
| CN104465746A (zh) * | 2014-09-28 | 2015-03-25 | 苏州能讯高能半导体有限公司 | 一种hemt器件及其制造方法 |
| CN104779273A (zh) * | 2015-04-17 | 2015-07-15 | 上海华虹宏力半导体制造有限公司 | Cmos器件的栅极结构及其制造方法 |
| CN106960795A (zh) * | 2016-01-11 | 2017-07-18 | 中芯国际集成电路制造(北京)有限公司 | Pmos晶体管的形成方法 |
| TW201803119A (zh) * | 2016-03-22 | 2018-01-16 | 英特爾股份有限公司 | 在氮化鎵電晶體中的減少的擊穿崩潰 |
| CN107230633A (zh) * | 2016-03-25 | 2017-10-03 | 北京大学 | 具有垂直结构的氮化镓场效应晶体管器件的制作方法 |
| CN108713253A (zh) * | 2016-04-01 | 2018-10-26 | 英特尔公司 | 用于改善的热和rf性能的具有底部填充氮化铝的氮化镓晶体管 |
| CN106449406A (zh) * | 2016-05-30 | 2017-02-22 | 湖南理工学院 | 一种垂直结构GaN基增强型场效应晶体管及其制造方法 |
| CN106098778A (zh) * | 2016-07-08 | 2016-11-09 | 无锡宏纳科技有限公司 | 多晶硅栅过分刻蚀的p型mos管结构 |
| US20180090472A1 (en) * | 2016-09-29 | 2018-03-29 | Globalfoundries Singapore Pte. Ltd. | Integrated iii-v device and driver device units and methods for fabricating the same |
| CN106531621A (zh) * | 2016-11-16 | 2017-03-22 | 中山德华芯片技术有限公司 | 一种制作阶梯型源漏极欧姆接触氮化镓场效应管的方法 |
| CN107134484A (zh) * | 2016-12-26 | 2017-09-05 | 四川北斗卫星导航平台有限公司 | GaN芯片及其制作方法 |
| CN106876465A (zh) * | 2017-01-04 | 2017-06-20 | 上海华虹宏力半导体制造有限公司 | Mos器件的栅氧化层结构及工艺方法 |
| CN106876421A (zh) * | 2017-01-18 | 2017-06-20 | 复旦大学 | 一种基于动态耦合效应的半导体光电传感器及其制备方法 |
| CN106876368A (zh) * | 2017-02-04 | 2017-06-20 | 复旦大学 | 一种半导体场效应正反馈器件 |
| CN107464851A (zh) * | 2017-08-10 | 2017-12-12 | 华南理工大学 | 一种氮化镓薄膜晶体管及其制造方法 |
| CN107742644A (zh) * | 2017-10-30 | 2018-02-27 | 中山大学 | 一种高性能常关型的GaN场效应晶体管及其制备方法 |
| DE102019111079A1 (de) * | 2018-06-05 | 2019-12-05 | Intel Corporation | CMOS-kompatible Isolationsleckverbesserungen bei Galliumnitridtransistoren |
| CN110571185A (zh) * | 2018-06-05 | 2019-12-13 | 英特尔公司 | 氮化镓晶体管中的cmos兼容隔离漏电改进 |
| CN109728019A (zh) * | 2019-01-04 | 2019-05-07 | 复旦大学 | 基于绝缘层上硅的单晶体管主动像素传感器及制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7982224B2 (en) | Semiconductor device with silicon carbide epitaxial layer including dopant profiles for reducing current overconcentration | |
| US9590085B2 (en) | Method and structure for III-V FinFET | |
| US7595241B2 (en) | Method for fabricating silicon carbide vertical MOSFET devices | |
| US20170092752A1 (en) | Iii-nitride semiconductors with recess regions and methods of manufacture | |
| US8987827B2 (en) | Prevention of faceting in epitaxial source drain transistors | |
| EP1965436B1 (en) | Silicon carbide self-aligned epitaxial mosfet and method of manufacturing thereof | |
| US9698248B2 (en) | Power MOS transistor and manufacturing method therefor | |
| TW201427001A (zh) | 階梯溝渠式金氧半場效電晶體及其製造方法 | |
| US9806187B2 (en) | Method for manufacturing a semiconductor device | |
| CN103066121A (zh) | 晶体管及其制造方法 | |
| JP2014003191A (ja) | 半導体装置 | |
| CN101777499B (zh) | 一种基于平面工艺自对准制备隧穿场效应晶体管的方法 | |
| US10096711B2 (en) | Silicon-containing, tunneling field-effect transistor including III-N source | |
| US20120261744A1 (en) | Microelectronic device structure and manufacturing method thereof | |
| US20160149027A1 (en) | Asymmetrical finfet structure and method of manufacturing same | |
| CN107924939A (zh) | 具有间隔层的半导体结构 | |
| CN105489555A (zh) | 半导体器件制造方法 | |
| WO2020073459A1 (zh) | 半导体器件及其制造方法及包括该器件的电子设备 | |
| CN111509042A (zh) | 一种MIS结构GaN高电子迁移率晶体管及其制备方法 | |
| CN105336786B (zh) | 半导体器件及其制造方法 | |
| TW201717324A (zh) | 具有漂移區的高壓無接面場效元件及其製造方法 | |
| CN111081764A (zh) | 一种具有嵌入式源漏的晶体管及其制备方法 | |
| CN111739800A (zh) | 一种SOI基凹栅增强型GaN功率开关器件的制备方法 | |
| CN113410297B (zh) | MIS分裂栅GaN基高电子迁移率晶体管及其制备方法 | |
| US20220320308A1 (en) | Buried gate structures for semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20230331 Address after: No. 1088, Xueyuan Avenue, Taoyuan Street, Nanshan District, Shenzhen City, Guangdong Province Applicant after: SOUTH University OF SCIENCE AND TECHNOLOGY OF CHINA Address before: Taizhou building, No. 1088, Xueyuan Avenue, Xili University Town, Nanshan District, Shenzhen City, Guangdong Province Applicant before: SHENZHEN THIRD GENERATION SEMICONDUCTOR Research Institute |
|
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200428 |