CN101707202A - 半导体感光器件及其制造方法和应用 - Google Patents
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Abstract
本发明公开了一种半导体感光器件，它包括一个源极、一个漏极、一个控制栅极、一个浮栅区、一个衬底以及一个用于连接浮栅区和漏极的p-n结二极管，所述半导体器件的浮栅区用于存储电荷。所述半导体器件的浮栅电势与光照射强度和时间有关，因此可以作为半导体感光器件。本发明还公开了一种上述半导体感光器件和图像传感器的制造方法。本发明还公开了一种由所述半导体感光器件组成的阵列从而形成的图像传感器。本发明公开的半导体感光器件可以简化传统图像传感器中单个像素单元的设计，减小单个像素单元所占用的面积，从而提高图像传感芯片的像素密度，增加图像传感芯片的分辨率并降低制造成本。
Description
技术领域
本发明涉及一种半导体感光器件与其阵列，特别是一种半导体感光器件与其阵列的结构与制造方法及其应用。
背景技术
图像传感器是用来将光信号转换为电信号的半导体器件，由图像传感器器件组成的图像传感器芯片(Image Sensor)被广泛应用于数码相机、摄像机及手机等多媒体产品中。
目前图像传感器主要有两种：电荷耦合器件(Charge Coupled Device，CCD)图像传感器和互补金属一氧化物一半导体(Complementary Metal-Oxide-Semiconductor)图像传感器，以下简称CMOS图像传感器。电荷耦合器件具有图像质量高、噪声小等优点，但其生产成本也偏高，同时不宜同外围电路集成。CMOS图像传感器集成度高、体积小、功耗低、动态范围宽，并且可以与当前的制造工艺兼容，而且具有高度系统整合的条件。因此，近年来CMOS图像传感器已成为发展热点。
CMOS图像传感器包括多个MOS晶体管和用作外围电路的信号处理电路等部分，并利用CMOS技术将其整合在半导体衬底之上。传统CMOS图像传感器核心的感光元件部分即单个像素主要是由一个反偏二极管与放大MOS管组成，通过MOS晶体管依次检测出各单位像素的输出。
图1和图2展示了2种现有的CMOS图像传感器的单个像素单元的电路组成。
参照图1，该CMOS图像传感器的单个像素单元具有4个MOS管，具体包括：光电二极管(PD)、电荷溢出门管(TG)、复位晶体管(RST)、源极跟随器(SF)以及选择晶体管(RS)。它的工作过程是：首先进入“复位状态”，复位晶体管RST导通，对光敏二极管复位。然后进入“取样状态”，复位晶体管RST关闭，光照射到光电二极管上产生光生载流子，并通过源跟随器SF放大输出；最后进入“读出状态”，这时选择晶体管(RS)打开，信号通过列总线输出。
参照图2，该CMOS图像传感器的像素单元可以视为图1的结构在形式上的改进。4个电荷溢出门管(TG)和光电二极管的组合相互并联，共用一个复位晶体管、源极跟随器以及选择晶体管。单个像素的工作原理同图1相同。
从产品的技术发展趋势看，无论是CCD图像传感器还是CMOS图像传感器，体积小型化、高可靠性以及高像素化一直是业界积极研发的目标。上面两种技术中，每个像素单元除了光电二极管外还使用了多个晶体管。对于图1，每个像素单元都有4个独立工作的晶体管，占据了较大的衬底面积，像素较低，产品分辨率不高；图2在一定程度上提高了图像传感器的像素，但是由于像素单元中晶体管和光电二极管较多，CMOS感光电路变得复杂，相应地也使得外围控制电路的复杂化，同时图像传感器的可靠性降低。
发明内容
本发明要解决的技术问题是降低CMOS图像传感器中单个像素单元的电路复杂度，提高图像传感器的像素.为解决上述技术问题，本发明提出了一种新型的半导体感光器件及其阵列，同时提供了一种实现该器件的制造方法.
所述半导体感光器件包括：一个具有第一种掺杂类型的半导体衬底；在所述半导体衬底上形成的具有第二种掺杂类型的源区和漏区；在所述半导体衬底内形成的介于所述源区和漏区之间的一个沟道区域；在所述半导体衬底内形成的介于所述沟道区域和漏区之间的具有第二种掺杂类型的阱区，在上述阱区内形成的具有和所述阱区相反的掺杂类型的反掺杂区域以形成感光p-n结二极管；在所述沟道区域之上形成的覆盖整个沟道区域的第一层绝缘薄膜；在该第一层绝缘薄膜之上形成的一个作为电荷存储节点的具有导电性的浮栅区；在所述浮栅区和所述漏区之间形成的一个感光p-n结二极管；覆盖在所述浮栅区之上的第二层绝缘薄膜；以及，在所述第二层绝缘薄膜之上形成的控制栅极。
进一步地，所述半导体衬底为单晶硅、绝缘体上硅、锗化硅或砷化镓。
进一步地，所述第一层绝缘薄膜是由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘体如HfO2、HfSiO、HfSiNO形成，其厚度范围为10-200埃。
进一步地，所述第二层绝缘薄膜是由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘体如HfO2、HfSiO、HfSiNO形成，其厚度范围为20-200埃。
进一步地，所述浮栅区是由多晶硅、钨、氮化钛、氮化钽或者合金材料形成，其形成的导体层的厚度范围为20-300纳米。
进一步地，所述感光p-n结二极管的两端分别连接浮栅区和漏区，所述感光p-n结二极管可以是硅基p-n同质结，或者是由SiGe、InGaAs、GaN、GaAs和Si组合形成的异质结。
进一步地，所述感光p-n结二极管的阳极与所述浮栅区相连接，阴极与所述漏区相连接；或者，所述感光p-n结二极管的阴极与所述浮栅区相连接，阳极与所述漏区相连接。也就是说，p-n结方向可以接成正反两个方向。
进一步地，所述第一种掺杂类型为p型杂质掺杂，第二种掺杂类型为n型杂质掺杂；或者，所述第一种掺杂类型为n型杂质掺杂；第二种掺杂类型为p型杂质掺杂。
进一步地，由于制造工艺中对准技术控制的原因，所述控制栅极可以完全覆盖，也可以部分覆盖所述浮栅区。
所述半导体感光器件的制造方法，包括如下步骤：在半导体衬底上形成浅槽隔离或者硅局部氧化结构；进行离子注入，形成掺杂阱和用于产生光电效应的p-n结结构；形成第一层绝缘薄膜；在所述第一层绝缘薄膜中刻蚀出接触窗口；形成第一层导电薄膜并各向异性刻蚀第一层导电薄膜以形成浮栅区；以第二层绝缘薄膜覆盖在所述浮栅区上；形成第二层导电薄膜并刻蚀形成控制栅结构；进行MOS管的源漏掺杂；进行电极隔离与电极形成；进行金属互连，同时形成光通道，使光可以照射到所述的用于产生光电效应的p-n结上。
进一步地，所述浮栅区通过所述的浮栅接触窗口与所述光电效应p-n结的一端接触。
本发明提出的半导体感光器件可以组成感光器件阵列.该阵列由多个所述的半导体感光器件、多条字线、多条位线和多条源线组成，其中所述多条字线中的任意一条与多条位线中的任意一条的组合可以选择控制任意一个所述的半导体感光器件，所述多条源线中的任意一条与所述半导体感光器件的源区相连接，所述多条字线中的任意一条与所述半导体感光器件的控制栅极相连接，所述多条位线中的任意一条与所述半导体感光器件的漏区相连接.
进一步地，由至少一个上述半导体感光器件阵列和对所述阵列进行控制的逻辑电路可以集成一个图像传感芯片。
本发明的半导体感光器件所具有的有益效果是：将传统的图像传感器的像素单元设计从复杂的CMOS电路简化为单个感光器件，从而可以在相同面积的硅衬底上制造更多的像素单元，获得更高的图像分辨率。另一方面，本发明提出的半导体感光器件和阵列及其制造方法能够大幅降低由其组成的图像传感芯片的制造成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1和图2是现有的CMOS图像传感器的单个像素单元的电路图；
图3是本发明的半导体感光器件的一个实施例的剖面图；
图4是图3所示的半导体感光器件的等效电路；
图5至图9是制造图3所示的半导体感光器件的一个实施例工艺流程图。
图10是本发明的半导体感光器件阵列的一个实施例的结构图。
图11是本发明的图像传感芯片的一个实施例的构造图。
具体实施方式
在下文中，将参照附图详细说明本发明的三个示例性实施方式。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语晶片和衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。
图3是本发明所公开的一个实施例中的半导体感光器件10，它是沿该器件沟道长度方向的剖面图。在以下的叙述中所示的半导体感光器件被称为FJG(Floating JunctionGate)感光器件。FJG感光器件10通常在一个半导体衬底或掺杂的阱500内形成，所述半导体衬底或掺杂的阱一般掺杂低浓度n型或p型杂质，FJG感光器件两边通过浅沟隔离(STI)501或者硅的局部氧化(LOCOS)与周围相隔离。所述半导体衬底为单晶硅或绝缘体上硅。漏区514和源区511的掺杂类型通常与衬底或阱500的掺杂类型相反。沟道512通常位于衬底或阱之内。漏区514作为一个MOSFET的漏极可以通过接触体513与外部电极连接。源区511作为一个MOSFET的源极可以通过接触体510与外部电极连接。
在所述沟道区域512与沟隔离(STI)501之间为阱区503，其掺杂类型通常与源区和漏区相同.反掺杂区502位于阱区503内，具有和阱区503相反的掺杂类型，从而形成了一个p-n结二极管.沟道区域512之上形成覆盖整个沟道区域的第一层绝缘膜506.在该第一层绝缘膜之上形成的一个作为电荷存储节点的具有导电性的浮栅区505.浮栅区505可以作为一个MOSFET的浮动栅极，通过对它施加不同大小的电压，可以控制流过沟道512的电流密度.浮栅区505通常与漏区514的掺杂属性相反，例如，浮栅区505由p型掺杂的多晶硅形成，而漏区514则掺有n型杂质.浮栅区505通过绝缘膜506中的窗口504与反掺杂区502相接触.因此浮栅区505也与由反掺杂区502和阱区503形成的p-n结相连，称为该“浮动结”的一部分，故而将图3所示的半导体感光器件称为FJG(浮动结)感光器件.第二层绝缘薄膜509覆盖在浮栅区505上，并在在第二层绝缘膜509之上形成控制栅极507以及侧墙508.
为了描述本发明公开的FJG感光器件的结构和功能，图4展示了所述FJG感光器件的等效电路。所述FJG感光器件由一个包含了浮栅区MOSFET 402和一个感光二极管404所组成。FJG感光器件将浮栅MOSFET与感光二极管融合在一起。在感光前，设置位线405为低电平使该FJG感光器件的栅极电压复位。在感光时，给位线405一个较高的电平，使感光二极管404反偏。通过光照在感光二极管内产生光生电流，对浮栅区403进行充电，改变浮栅区403的电势，导致MOS管402的阈值电压变化。在读出时，字线401选中该感光器件后，通过位线405读出电流，电流的大小反映了光照的强度。
本发明所公开的半导体感光器件可以通过很多方法制造。以下所叙述的是本发明所公开的半导体感光器件10的制造方法的一个实例。图5～9描述了制造一个由本发明所公开的感光器件的工序。
尽管这些图并不是完全准确反映出实际的尺寸，它们还是完整的反映了区域和组成元件之间的相互位置，特别是组成元件之间的上下和相邻关系。
首先，在硅衬底上进行浅沟隔离(STI)501或或硅的局部氧化(LOCOS)的结构形成有源区500。这种隔离技术是业界所熟知的。图5a为这种结构的俯视示意图，图5b是完成该工艺后的剖面图。
接下来进行离子注入，形成掺杂阱503和反掺杂区502，用于产生光电效应的p-n结。图6a为版图示意图，图6b是完成该工艺后的剖面图。
然后，热生长得到栅氧化介质506，所述栅氧化介质厚度为10-200埃。并在反掺杂区502的上方选择性地湿法腐蚀出浮栅区的接触窗口504。
然后，淀积多晶硅，同时进行原位掺杂，之后刻蚀多晶硅形成浮栅区505。图7a为刻蚀多晶硅的俯视示意图，图7b是完成该工艺后的剖面图。
接下来，进行多晶硅的氧化工艺，得到第二层栅氧化介质509。在所述栅氧化介质509上方淀积第二层导电薄膜，例如多晶硅，同时需对多晶硅进行原位掺杂，然后刻蚀多晶硅形成控制栅极507，并形成侧墙508，这一步工艺也是业界所熟知的。图8a中507为控制栅极的版图，图8b为完成上述工序后的剖面图。
接下来进行源区和漏区的光刻工艺，并离子注入形成源区511和漏区514。
最后进行常规的半导体后道工艺，形成各个接触电极510、513。同时形成光通道，使光可以照射到所述的用于产生光电效应的p-n结上。
图9为形成了各个接触电极后的剖面图，其中515为光照示意图。
本发明提出的半导体感光器件可以组成感光器件阵列1202.如图10所示，该阵列由多个所述的半导体感光器件、多条字线、多条位线和多条源线组成，其中所述多条字线1203中的任意一条1203-1与多条位线1204中的任意一条1204-2的组合可以选择控制所述的半导体感光器件1201-1-2，所述多条源线中的任意一条与所述多个半导体感光器件1201中一个的源区相连接，所述多条字线1203中的任意一条与所述多个半导体感光器件1201中的其中一个的控制栅极相连接，所述多条位线1204中的任意一条与所述多个半导体感光器件1201中的其中一个的漏区相连接.即如图所示，其中一个半导体感光器件1201-1-2的控制栅极与字线1203-1连接，其漏区与位线1204-2连接，其源区与源线(本例中源线与该阵列垂直，因为本图中未示出)连接；感光器件阵列1202中其他各个半导体感光器件也均可被任意一条的字线1203和任意一条的位线1204选择控制，而该半导体感光器件的连接方式也以此类推.
本发明提出的半导体感光器件阵列可以和逻辑控制电路集成，从而构成一个图像传感芯片。如图11所示，一个图像传感芯片1301由至少一个半导体感光器件阵列1202和至少一个逻辑控制电路1303组成。逻辑控制电路1303可以对半导体感光器件阵列1202进行控制和数据交换。比如，在芯片感光前，逻辑控制电路1303发送命令，对进行半导体感光器件阵列1202中的所有半导体感光器件进行复位。之后，对图像传感芯片1301进行曝光。在曝光结束后，逻辑控制电路1303发送命令，对半导体感光器件阵列1202中的各个半导体感光器件进行数据读取并进行分析从而得到图像。
如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。
Claims (17)
1.一种半导体感光器件，其特征在于：包括：
一个具有第一种掺杂类型的半导体衬底；
在所述半导体衬底上形成的具有第二种掺杂类型的源区和漏区；
在所述半导体衬底内形成的介于所述源区和漏区之间的一个沟道区域；
在所述沟道区域之上形成的覆盖整个沟道区域的第一层绝缘薄膜；
在该第一层绝缘薄膜之上形成的一个作为电荷存储节点的具有导电性的浮栅区；
所述的浮栅区和所述漏区之间通过一个用来感光的感光p-n结二极管连接；
覆盖在所述浮栅区之上的第二层绝缘薄膜；
以及在所述第二层绝缘薄膜之上形成的控制栅极。
2.如权利要求1所述的半导体感光器件，其特征在于：所述半导体衬底为单晶硅、绝缘体上硅、锗化硅或砷化镓。
3.如权利要求1所述的半导体感光器件，其特征在于：所述绝缘薄膜是由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘体形成。
4.如权利要求3所述的半导体感光器件，其特征在于：所述第一层绝缘薄膜厚度范围为10-200埃，所述第二层绝缘薄膜厚度范围为20-200埃。
5.如权利要求1所述的半导体感光器件，其特征在于：所述浮栅区是由多晶硅、钨、氮化钛、氮化钽或者合金材料形成，其形成的导体层的厚度范围为20-300纳米。
6.如权利要求1所述的半导体感光器件，其特征在于：所述感光p-n结二极管是硅基p-n同质结，或者是由SiGe、InGaAs、GaN、GaAs和Si组合形成的异质结。
7.如权利要求6所述的半导体感光器件，其特征在于：所述感光p-n结二极管的阳极与所述浮栅区相连接，阴极与所述漏区相连接；或者，所述感光p-n结二极管的阴极与所述浮栅区相连接，阳极与所述漏区相连接。
8.如权利要求1所述的半导体感光器件，其特征在于：所述第一种掺杂类型为p型杂质掺杂，第二种掺杂类型为n型杂质掺杂；或者，所述第一种掺杂类型为n型杂质掺杂；第二种掺杂类型为p型杂质掺杂。
9.如权利要求1所述的半导体感光器件，其特征在于：所述控制栅极完全覆盖或者部分覆盖所述浮栅区。
10.一种半导体感光器件的制造方法，其特征在于：包括如下步骤，
在半导体衬底上形成浅槽隔离或者硅局部氧化结构；
进行离子注入，形成掺杂阱和用于产生光电效应的p-n结结构；
形成第一层绝缘薄膜；
在所述第一层绝缘薄膜中刻蚀出浮栅接触窗口；
形成第一层导电薄膜并各向异性刻蚀第一层导电薄膜形成多个相互分离的浮栅区；
以第二层绝缘薄膜覆盖在所述浮栅区上；
形成第二层导电薄膜；
对第二层导电薄膜进行刻蚀，形成控制栅结构；
进行MOS管的源漏掺杂；
进行电极隔离与电极形成；
进行金属互连，同时形成光通道，使光可以照射到所述的用于产生光电效应的p-n结上.
11.如权利要求10所述的半导体感光器件的制造方法，其特征在于：所述半导体衬底为单晶硅、绝缘体上硅、锗化硅或砷化镓。
12.如权利要求10所述的半导体感光器件的制造方法，其特征在于：所述第一层绝缘薄膜为二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘体，其厚度范围为10-200埃。
13.如权利要求10所述的半导体感光器件的制造方法，其特征在于：所述浮栅区通过所述的浮栅接触窗口与所述光电效应p-n结的一端接触。
14.如权利要求10所述的半导体感光器件的制造方法，其特征在于：所述第一层导电薄膜为多晶硅、钨、氮化钛或者合金材料，其形成的导体层的厚度范围为20-300纳米。
15.如权利要求10所述的半导体感光器件的制造方法，其特征在于：用于产生光电效应的p-n结结构的两端分别连接浮栅区和漏区，所述p-n结是硅基p-n同质结，或者是SiGe、InGaAs、GaN、GaAs、Si组合形成的异质结。
16.一种由权利要求1所述的半导体感光器件形成的图像传感芯片，其特征在于：包含至少一个由所述半导体感光器件形成的阵列和对所述阵列进行控制的逻辑电路。
17.如权利要求16所述的图像传感芯片，其特征在于：所述半导体感光器件阵列由多个所述的半导体感光器件、多条字线、多条位线和多条源线组成，其中所述多条字线中的任意一条与多条位线中的任意一条的组合可以选择控制任意一个所述的半导体感光器件，所述多条源线中的任意一条与所述半导体感光器件的源区相连接，所述多条字线中的任意一条与所述半导体感光器件的控制栅极相连接，所述多条位线中的任意一条与所述半导体感光器件的漏区相连接。
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