CN105097919A - 半浮栅晶体管结构及其制作方法 - Google Patents

Abstract

本申请提供了一种半浮栅晶体管结构及其制作方法。该半浮栅晶体管结构包括：衬底，具有相互隔离的第一N阱区和第二N阱区；栅氧化层，设置在衬底的表面上，具有间隔槽，间隔槽设置在第一N阱区所在衬底的表面上；浮栅，设置在衬底的表面上，且内部掺杂有P型杂质离子，浮栅包括：第一浮栅部，充满间隔槽设置；第二浮栅部，与第一浮栅部一体设置，且设置在第一浮栅部以及裸露的栅氧化层的表面上。掺杂有P型杂质离子的浮栅形成pn结二极管且位于衬底的表面以上，因此不需要对衬底进行刻蚀，避免由于刻蚀衬底导致的晶格结构破坏、半浮栅晶体管的漏电流和功耗增加的问题。

Description

半浮栅晶体管结构及其制作方法

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种半浮栅晶体管结构及其制作方法。

背景技术

非挥发性存储器是指芯片在没有供电的情况下，数据仍能被保存而不会被丢失。这种器件的数据写入或擦写都需要有电流通过一层厚度仅为几纳米的氧化硅介质，因此需要较高的操作电压(～20V)及较长的时间(微秒级)。

张卫等人最新提出将隧穿场效应晶体管(TFET)和浮栅器件结合起来，从而构成了一种全新的“半浮栅”结构的器件，如图1所示，该器件被称为“半浮栅晶体管”(Semi-Floatinggatetransistor,SFG)，并且在2013年8月9日在美国《科学》杂志上发表了该研究成果。相较传统的浮栅晶体管的擦写操作是通过外加高电压来控制电子隧穿过绝缘介质层，半浮栅晶体管采用了硅体内TFET的量子隧穿效应、以及采用pn结二极管来替代传统的氧化硅数据擦写窗口，从而可以将操作电压降低至2V，数据的单次擦、写操作时间可达到1.3纳秒级。

图2至图7示出了现有技术中执行上述半浮栅晶体管的制作方法各步骤后的器件剖面结构示意图，具体流程如下：

执行步骤S1’，在衬底100’中形成图2所示的N阱区101’，并在衬底100’表面上形成图2所示的栅氧化层200’；

执行步骤S2’，对图2中的栅氧化层200’和衬底100’进行刻蚀形成图3所示的凹槽201’；

执行步骤S3’，在图3所示的栅氧化层200’上和凹槽201’中沉积形成图4所示的P型多晶硅层300’，其中的P型多晶硅层与N阱区之间形成pn结二极管。

执行步骤S4’，对图4所示的P型多晶硅层300’进行刻蚀形成具有图5所示剖面结构的器件；

执行步骤S5’，在图5所示的P型多晶硅层300’上沉积形成图6所示的ONO层400’和N型多晶硅层500’，其中ONO层400’为氧化硅层、氮化硅层和氧化硅层形成的三明治结构；

执行步骤S6’，对图6所示的N型多晶硅层500’和ONO层400’依次进行刻蚀，形成图7所示的半浮栅晶体管剖面结构。

但是，上述工艺形成凹槽时，在完成对栅氧化层的刻蚀之后还要继续对衬底进行刻蚀，使部分浮栅设置在衬底中，但是该刻蚀过程对衬底的晶格结构造成了破坏，导致半浮栅晶体管的漏电流和功耗增加。此外，上述刻蚀过程中，光刻机能力决定了半浮栅晶体管pn结二极管尺寸的最小线宽，因此，上述工艺难以进一步缩小半浮栅晶体管的尺寸。而且，在形成N阱区之后，刻蚀形成凹槽时，N阱区的边界不容易确定，因而光刻时掩膜板的对准精度难以确定，有可能会影响沟道的大小，因此，难以形成有效的pn结二极管。上述半浮栅晶体管虽然具有上述优势，但是采用如上所描述的工艺形成的pn结二极管尺寸大于0.5微米，这是难以适用于集成度越来越高的半导体工艺的。因此，如何有效地将半浮栅晶体管的尺寸随半导体工艺的进步而不断缩小，提升数据存储密度成为该技术走向大量生产的关键。

发明内容

本申请旨在提供一种半浮栅晶体管结构及其制作方法，以解决刻蚀过程对衬底的晶格结构造成了破坏，导致半浮栅晶体管结构的漏电流和功耗增加的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种半浮栅晶体管结构，该半浮栅晶体管结构包括：衬底，具有相互隔离的第一N阱区和第二N阱区；栅氧化层，设置在衬底的表面上，具有间隔槽，间隔槽设置在第一N阱区所在衬底的表面上；浮栅，设置在衬底的表面上，且内部掺杂有P型杂质离子，浮栅包括：第一浮栅部，充满间隔槽设置；第二浮栅部，与第一浮栅部一体设置，且设置在第一浮栅部以及裸露的栅氧化层的表面上。

进一步地，上述半浮栅晶体管结构还包括设置在衬底中的N型重掺杂区，N型重掺杂区与第一浮栅部形成pn结结构。

进一步地，上述N型重掺杂区中N型离子的浓度为10¹⁵～10²⁰/cm³，浮栅中P型杂质离子的浓度为10¹⁵～10²¹/cm³。

进一步地，上述第一N阱区对应间隔槽的位置具有凹槽，浮栅还包括与第一浮栅部一体设置的第三浮栅部，N型重掺杂区围绕第三浮栅部设置。

进一步地，上述半浮栅晶体管结构还包括：层间隔离层，设置在浮栅的远离衬底的表面上；控制栅，设置在层间隔离层的远离衬底的表面上。

进一步地，上述控制栅中掺杂有浓度为10¹⁵～10²¹/cm³的N型杂质离子或P型杂质离子。

根据本申请的另一方面，提供了一种半浮栅晶体管结构的制作方法，该制作方法包括：步骤S1，提供具有相互隔离的第一N阱区和第二N阱区的衬底；步骤S2，在衬底上设置具有的间隔槽的氧化层，间隔槽位于第一N阱区所在衬底的表面上；以及步骤S3，在间隔槽中、氧化层上设置掺杂有P型离子的第一多晶硅层。

进一步地，上述步骤S3包括：步骤S31，对裸露的衬底、氧化层进行N型离子注入，在间隔槽对应的衬底中形成N型重掺杂区；步骤S32，在N型重掺杂区、氧化层上沉积多晶硅，且在沉积过程中掺杂P型离子，形成掺杂有P型离子的第一多晶硅层。

进一步地，上述步骤S3包括：步骤S31’，对裸露的衬底和氧化层进行N型离子注入，在间隔槽对应的衬底中形成N型重掺杂区；步骤S32’，在N型重掺杂区和氧化层上沉积多晶硅；步骤S33’，对多晶硅进行P型离子注入，形成掺杂有P型离子的第一多晶硅层。

进一步地，上述步骤S2包括：步骤S21，在衬底上设置依次远离衬底的第一氧化层和刻蚀阻挡层；步骤S22，依次刻蚀刻蚀阻挡层和第一氧化层形成第一开口，第一开口中部分第一N阱区和部分第二N阱区裸露；步骤S23，在第一开口的侧壁上形成侧壁层；步骤S24，在裸露的衬底上设置第二氧化层；以及步骤S25，去除侧壁层和刻蚀阻挡层，在侧壁层所在位置形成间隔槽，刻蚀后的第一氧化层、第二氧化层和间隔槽形成氧化层。

进一步地，上述步骤S23包括：步骤S231，在第一开口和刻蚀阻挡层上沉积侧壁层材料；步骤S232，对侧壁层材料进行刻蚀，形成侧壁层，侧壁层材料与形成刻蚀阻挡层的材料相同。

进一步地，上述步骤S231采用化学气相沉积法沉积侧壁层材料；步骤S232采用具有各向异性特性的刻蚀法进行刻蚀。

进一步地，上述侧壁层材料为氮化硅或氮氧化硅。

进一步地，上述步骤S21采用热氧化法形成第一氧化层；步骤S24采用热氧化法形成第二氧化层。

进一步地，上述步骤S25还包括：去除侧壁层和刻蚀阻挡层，在侧壁层所在位置形成间隔槽；以第二氧化层和刻蚀后的第一氧化层为掩膜，刻蚀衬底，使间隔槽延伸至衬底中。

进一步地，上述制作方法在步骤S3之后还包括：在第一多晶硅层的远离衬底的表面上设置绝缘层；在绝缘层的远离衬底的表面上设置N型掺杂的第二多晶硅层；依次刻蚀第二多晶硅层、绝缘层、第一多晶硅层和氧化层，刻蚀后的氧化层形成半浮栅晶体管结构的栅氧化层，刻蚀后的第一多晶硅层形成半浮栅晶体管结构的浮栅，刻蚀后的绝缘层形成半浮栅晶体管结构的层间隔离层，刻蚀后的第二多晶硅层形成半浮栅晶体管结构的控制栅，优选绝缘层为ONO层。

进一步地，上述制作方法在步骤S3之后还包括：依次刻蚀第一多晶硅层和氧化层，刻蚀后的氧化层形成半浮栅晶体管结构的栅氧化层，刻蚀后的第一多晶硅层形成半浮栅晶体管结构的浮栅；在浮栅和裸露的衬底上设置绝缘层；在绝缘层的远离衬底的表面上设置N型掺杂或P型掺杂的第二多晶硅层；依次刻蚀第二多晶硅层和绝缘层，刻蚀后的绝缘层形成半浮栅晶体管结构的层间隔离层，刻蚀后的第二多晶硅层形成半浮栅晶体管结构的控制栅，优选绝缘层为ONO层。

应用本申请的技术方案，形成pn结二极管的掺杂有P型杂质离子的浮栅位于衬底的表面以上，因此不需要对衬底进行刻蚀，避免由于刻蚀衬底导致的晶格结构破坏、半浮栅晶体管的漏电流和功耗增加的问题。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有技术中半浮栅晶体管的剖面结构示意图；

图2示出了在衬底中形成N阱区并在衬底表面上形成栅氧化层后的剖面结构示意图；

图3示出了对图2中的栅氧化层和衬底进行刻蚀形成凹槽后的剖面结构示意图；

图4示出了在图3所示的栅氧化层上和凹槽中沉积形成P型多晶硅层后的剖面结构示意图；

图5示出了对图4所示的P型多晶硅层进行刻蚀后的剖面结构示意图；

图6示出了在图5所示的P型多晶硅层上沉积形成ONO层和N型多晶硅层后的剖面结构示意图；

图7示出了对图6所示的N型多晶硅层和ONO层依次进行刻蚀后的剖面结构示意图；

图8A示出了本申请一种优选实施方式提供的半浮栅晶体管结构的剖面结构示意图；

图8B示出了本申请另一种优选实施方式提供的半浮栅晶体管结构的剖面结构示意图；

图9示出了图8A和8B中A部分的放大后的示意图；

图10示出了本申请另一种优选实施方式提供的半浮栅晶体管结构对应图8所示A部分的放大后的示意图；

图11示出了本申请又一种优选实施方式提供半浮栅晶体管结构的制作方法的流程示意图；

图12示出了所提供的具有相互隔离的第一N阱区和第二N阱区的衬底的剖面结构示意图；

图13示出了在图12所示的衬底上设置依次远离衬底的第一氧化层和刻蚀阻挡层后的剖面结构示意图；

图14示出了依次刻蚀图13所示的刻蚀阻挡层和第一氧化层形成第一开口后的剖面结构示意图；

图15示出了在图14所示的第一开口和刻蚀阻挡层上沉积侧壁层材料后的剖面结构示意图；

图16示出了对图15所示的侧壁层材料进行刻蚀形成侧壁层后的剖面结构示意图；

图17示出了在图16所示的裸露的衬底上生长第二氧化层后的剖面结构示意图；

图18示出了去除图17所示的侧壁层和刻蚀阻挡层，在侧壁层所在位置形成间隔槽后的剖面结构示意图；

图19示出了对图18所示的裸露的衬底和氧化层进行N型离子注入，在间隔槽对应的衬底中形成N型重掺杂区后的剖面结构示意图；

图20示出了在图19所示的间隔槽中、氧化层上设置掺杂有P型离子的第一多晶硅层后的剖面结构示意图；

图21示出了依次刻蚀图20所示的第一多晶硅层和氧化层后的剖面结构示意图；

图22示出了在图21所示的浮栅和裸露的衬底上设置绝缘层后的剖面结构示意图；

图23示出了在图22所示的绝缘层的远离衬底的表面上设置N型掺杂的第二多晶硅层后的剖面结构示意图；以及

图24示出了依次刻蚀图23所示的第二多晶硅层和绝缘层后的剖面结构示意图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术所介绍的，现有在完成对栅氧化层的刻蚀之后还要继续对衬底进行刻蚀，使部分浮栅设置在衬底中，但是该刻蚀过程对衬底的晶格结构造成了破坏，导致半浮栅晶体管的漏电流和功耗增加，为了解决如上问题，本申请提出了一种半浮栅晶体管结构及其制作方法。

在本申请一种优选的实施方式中，提供了一种半浮栅晶体管结构，图8A和8B分别示出了不同实施方式中的半浮栅晶体管的剖面结构示意图，图9示出了图8A和8B中A部分的放大后的示意图。该半浮栅晶体管结构包括衬底100、栅氧化层200和浮栅300，衬底100具有相互隔离的第一N阱区101和第二N阱区102；栅氧化层200设置在衬底100的表面上。结合图9、图10，栅氧化层200具有间隔槽203，该间隔槽203设置在第一N阱区101所在衬底的表面上；浮栅300设置在衬底100的表面上，且内部掺杂有P型杂质离子，浮栅300包括第一浮栅部301和第二浮栅部302，第一浮栅部301充满间隔槽203设置；第二浮栅部302，与第一浮栅部301一体设置，且设置在第一浮栅部301以及裸露的栅氧化层200的表面上。

具有上述结构的半浮栅晶体管结构，掺杂有P型杂质离子的浮栅300形成pn结二极管且位于衬底100的表面以上，因此不需要对衬底100进行刻蚀，避免由于刻蚀衬底导致的晶格结构破坏、半浮栅晶体管结构的漏电流和功耗增加的问题。

如本领域技术人员所熟知的，上述N阱区中的杂质离子为第Ⅵ主族元素(磷、砷或锑)，P型杂质离子为第Ⅲ主族元素(硼、镓或铟)。

本申请的间隔槽203的形成过程可以采用湿法刻蚀或干法刻蚀，为了避免湿法刻蚀的各向同性刻蚀造成的pn结二极管结构出现偏差，或者干法刻蚀对衬底表面的损伤，优选上述半浮栅晶体管结构还包括设置在衬底100中的N型重掺杂区400，N型重掺杂区400与第一浮栅部301形成pn结结构。利用N型重掺杂区400与掺杂有P型杂质离子的浮栅300形成pn结二极管，不仅保证了两者位置关系的准确性，而且通过重掺杂的N型离子缓解了刻蚀对衬底造成的表面损伤，且具有上述结构的pn结二极管中载流子浓度增大，擦写速度提高了。

在本申请又一种优选的实施方式中，上述半浮栅晶体管结构的N型重掺杂区400中N型离子的浓度为10¹⁵～10²⁰/cm³，浮栅300中P型杂质离子的浓度为10¹⁵～10²¹/cm³。

在采用N型重掺杂区克服了由于刻蚀导致的各种问题之后，优选上述第一N阱区101对应间隔槽203的位置具有凹槽111，浮栅300还包括与第一浮栅部301一体设置的第三浮栅部303，上述N型重掺杂区400围绕所述第三浮栅部303设置，图10示意出了第三浮栅部303的结构。上述结构的N型重掺杂区400的设置完全地克服了刻蚀导致的衬底100损伤以及pn结二极管结构偏差的问题，因此，将浮栅300进一步设置到衬底100后，进一步增加了浮栅300与N型重掺杂区400的接触面积，进一步增加了载流子流动速度，提高了器件的擦写速度。

继续参见图9和10，上述各实施方式的半浮栅晶体管结构还包括层间隔离层500和控制栅600，层间隔离层500设置在浮栅300的远离衬底100的表面上；控制栅600设置在层间隔离层500的远离衬底100的表面上。

此外，本申请为了实现对阈值电压大小的有效精确调整，优选上述控制栅600中掺杂有浓度为10¹⁵～10²¹/cm³的N型杂质离子或P型杂质离子。通过掺杂浓度的大小影响控制栅与浮栅之间的电容耦合效应，进而影响浮栅的电压。

在本申请又一种优选的实施方式中，提供了一种半浮栅晶体管结构的制作方法，图11示出了该制作方法的流程示意图，其中该制作方法包括：步骤S1，提供具有相互隔离的第一N阱区101和第二N阱区102的衬底100；步骤S2，在衬底100上设置具有的间隔槽203的氧化层200’，间隔槽203位于第一N阱区101所在衬底100的表面上；以及步骤S3，在间隔槽203中、氧化层200’上设置掺杂有P型离子的第一多晶硅层300’。

上述制作方法，在位于衬底100以上的位置设置具有间隔槽203的氧化层200’，从而避免了对衬底100的刻蚀，避免由于刻蚀衬底100导致的晶格结构破坏、半浮栅晶体管结构的漏电流和功耗增加的问题。

现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

首先，执行步骤S1，提供如图12所示的具有相互隔离的第一N阱区101和第二N阱区102的衬底100。该过程包括在衬底100上设置光刻胶；然后对光刻胶进行图形化处理，在欲形成第一N阱区101和第二N阱区102的位置形成开口；接着对衬底100和光刻胶进行N型离子注入，在衬底100上形成第一N阱区101和第二N阱区102。其中所注入的N型离子如本领域技术所了解的第Ⅵ族元素(例如磷、砷或锑)。

然后，执行步骤S2，在图12所示的衬底100上设置图18所示的具有的间隔槽203的氧化层200’，上述间隔槽203位于上述第一N阱区101所在衬底100的表面上。

上述氧化层200’的形成过程可以有多种，本申请举例进行说明如下：

其中一种形成过程包括：在衬底上设置氧化物，然后对氧化物进行刻蚀，刻蚀后的氧化物形成氧化层200’，所形成的开口作为间隔槽203，其中氧化物的形成可以采用沉积或氧化生长，优选氧化生长，所采用的氧化生长条件可以参考本领域常规生长氧化层的条件，在此不再赘述。对氧化物的刻蚀可以采用本领域常规的具有各向异性的干法刻蚀或者具有各向同性的湿法刻蚀，其中干法刻蚀形成的间隔槽203的侧壁为平面，在其中设置的P型浮栅与衬底100中的N阱区形成的pn结二极管的性能更好；其中的湿法刻蚀对衬底100没有损伤，因此也有利于改善pn结二极管的性能。

其中另一种形成过程包括以下步骤：

执行步骤S21，在图12所示的衬底100上设置依次远离衬底100的第一氧化层201’和刻蚀阻挡层700，形成具有图13所示剖面结构的器件。上述第一氧化层201’的形成过程同样可以采用沉积法或者氧化生长法，在此不再赘述；上述刻蚀阻挡层700的形成方法采用化学气相沉积法形成，比如采用硅烷和氨气进行常压化学气相沉积法形成氮化硅材质的刻蚀阻挡层，或者采用二氯二氢硅和氨气在减压和700～800℃条件下进行低压化学气相沉积形成氮化硅材质的刻蚀阻挡层，或者在低于350℃下采用等离子体增强化学气相沉积法形成氮化硅材质的刻蚀阻挡层。

执行步骤S22，依次刻蚀图13所示的刻蚀阻挡层700和第一氧化层201’形成图14所示的第一开口，该第一开口中部分第一N阱区101和部分第二N阱区102裸露。上述刻蚀过程同样可以采用本领域常规的刻蚀方法实施，优选采用具有各向异性的干法刻蚀法实施，比如刻蚀阻挡层700的材料为氮化硅时，采用包含CF₄、O₂和N₂的气体对氮化硅进行刻蚀；然后在刻蚀至第一氧化层201’时，减少氧气和氮气的含量对第一氧化层201’进行刻蚀，上述的CF₄可以采用SiF₄、NF₃、CHF₃、C₂F₆替代。

执行步骤S23，在图14所示的第一开口的侧壁上形成图16所示的侧壁层800。该过程进一步包括：步骤S231，在图14所示的第一开口和刻蚀阻挡层700上沉积图15所示的侧壁层材料；步骤S232，对图15所示的侧壁层材料进行刻蚀，形成图16所示的侧壁层800，上述侧壁层材料与形成上述刻蚀阻挡层700的材料相同，比如均为氮化硅或者为氮氧化硅。

上述步骤S231的沉积过程可以采用化学气相沉积法实施，优选采用低压化学气相沉积法或等离子体增强化学气相沉积法，以在第一开口的底面和侧壁以及刻蚀阻挡层700的表面上形成共形台阶覆盖结构，进而在完成步骤S232的刻蚀后所形成的侧壁层800的形状也较为规整，上述步骤S232的刻蚀采用具有各向异性的干法刻蚀。本申请为了后续便于去除侧壁层800和刻蚀阻挡层700，优选形成两者的材料相同。

在形成侧壁层800之后，执行步骤S24，在图16所示的裸露的衬底100上设置图17所示的第二氧化层202’。上述设置过程采用沉积或者生长方式均可，优选上述生长过程采用热氧化生长法实施，并且所形成的第二氧化层202’的厚度与第一氧化层201’的厚度均优选在20～500？。

完成第二氧化层202’的设置之后，执行步骤S25，去除图17所示的侧壁层800和刻蚀阻挡层700，在侧壁层800所在位置形成图18所示的间隔槽203，刻蚀后的第一氧化层201’、第二氧化层202’和间隔槽203形成氧化层200’。

上述侧壁层800和刻蚀阻挡层700的去除方法优选化学湿法刻蚀，比如当形成侧壁层800和刻蚀阻挡层700的材料为氮化硅时，优选采用磷酸在160℃左右进行腐蚀，由于磷酸对氧化物的选择比较高，因此，对氧化物的损伤较小，也就是说对第一氧化层201’和第二氧化层202’的几乎没有损伤。

上述形成具有间隔槽203的氧化层200’的过程，利用所形成的第一开口将部分第一N阱区101所在的衬底100表面裸露，进而通过控制在第一开口的侧壁上形成的侧壁层800的厚度来定位隔离槽203的位置，进而确定后续形成的pn结二极管的位置，不需要依赖光掩膜层之间的精确对准实现pn结二极管的位置；而且，侧壁层800的尺寸可以通过步骤S231的沉积条件和步骤S232的刻蚀条件进行调节，不需要依赖光刻设备的线宽能力实现小尺寸pn结二极管的制作。

在本申请一种优选的实施方式中，在形成上述间隔槽203之后，为了进一步提高pn结二极管的擦写速度，优选上述步骤S25还包括：去除侧壁层800和刻蚀阻挡层700，在侧壁层800所在位置形成间隔槽203；以第二氧化层202’和刻蚀后的第一氧化层201’为掩膜，刻蚀衬底100，使间隔槽203延伸至衬底100中。从而使后续所形成的pn结二极管的耦合面积增加，实现提高擦写速度的目的。

在完成上述步骤S2之后，执行步骤S3，在图18所示的间隔槽203中、氧化层200’上设置图20所示的掺杂有P型离子的第一多晶硅层300’。

在本申请又一种优选的实施方式中，优选上述步骤S3还包括：步骤S31，对图18所示的裸露的衬底100和氧化层200’进行N型离子注入，在间隔槽203对应的衬底100中形成图19所示的N型重掺杂区400；步骤S32，在图19所示的N型重掺杂区400和氧化层200’上沉积多晶硅，且在沉积过程中掺杂P型离子，形成图20所示的掺杂有P型离子的第一多晶硅层300’。

上述步骤S3在形成第一多晶硅层300’之前，在间隔槽203对应的衬底100中形成N型重掺杂区400与掺杂有P型杂质离子的浮栅300形成pn结二极管，不仅保证了两者位置关系的准确性，而且通过重掺杂的N型离子缓解了刻蚀对衬底造成的表面损伤，且具有上述结构的pn结二极管中载流子浓度增大，擦写速度提高了，同时为了形成N型离子的浓度为10¹⁵～10²⁰/cm³的N型重掺杂区400，优选上述离子注入的剂量为1E¹⁵～5E¹⁵/cm³,能量为10Kev～100Kev，具体参数的选择本领域技术人员可以视控制栅的厚度而定。同时上述形成掺杂有P型离子的第一多晶硅层300’的方式采用边沉积边掺杂的方式形成，其中P型离子的掺杂浓度可以通过控制沉积时P型离子的浓度，在此不再赘述。

在实现上述效果的基础上，本申请又一种优选的实施方式的步骤S3还包括：步骤S31’，对裸露的衬底100和氧化层200’进行N型离子注入，在间隔槽203对应的衬底100中形成N型重掺杂区400；步骤S32’，在N型重掺杂区400和氧化层200’上沉积多晶硅；步骤S33’，对多晶硅进行离子注入，形成掺杂有P型离子的第一多晶硅层300’。该实施方式采用先沉积多晶硅然后对多晶硅进行离子注入，同样可以形成掺杂有P型离子的第一多晶硅层300’，且P型离子的浓度可以通过离子注入的剂量进行控制，在此不再赘述。

在形成上述第一多晶硅层300’之后，其中位于间隔槽203中的P型多晶硅与第一N阱区或N型重掺杂区即可形成pn结二极管结构，然后，进一步可以采用常规工艺形成浮栅、控制栅等结构。以下示意性地给出了两种形成浮栅和控制栅的方法，以利于本领域技术人员更深入地理解本申请。

一种方法包括：依次刻蚀图20所示的第一多晶硅层300’和氧化层200’(可参看图19的氧化层200’)，刻蚀后的氧化层200’形成图21所示的半浮栅晶体管结构的栅氧化层200，刻蚀后的第一多晶硅层300’形成图21所示的半浮栅晶体管结构的浮栅300，其中位于间隔槽203中的为第一浮栅部301，位于第一浮栅部301上以及栅氧化层200上的为第二浮栅部302(可参见图9)；在图21所示的浮栅300和裸露的衬底100上设置图22所示的绝缘层500’；在图22所示的绝缘层500’的远离衬底100的表面上设置图23所示的N型掺杂的第二多晶硅层600’；依次刻蚀图23所示的第二多晶硅层600’和绝缘层500’，刻蚀后的绝缘层500’形成图24所示的半浮栅晶体管结构的层间隔离层，刻蚀后的第二多晶硅层600’形成图24所示的半浮栅晶体管结构的控制栅600。上述的沉积和刻蚀过程均可参考现有技术，在此不再赘述，上述第一多晶硅层300’刻蚀后，对应于第二N阱区102所在衬底100上的N型重掺杂区400会在后续源漏极注入所覆盖成为源极或漏极的一部分，不会对半浮栅晶体管结构的性能产生负面影响。

另一种方法包括：在第一多晶硅层300’的远离衬底100的表面上设置绝缘层500’；在绝缘层500’的远离衬底100的表面上设置N型掺杂的第二多晶硅层600’；依次刻蚀第二多晶硅层600’、绝缘层500’、第一多晶硅层300’和氧化层200’，刻蚀后的第一多晶硅层300’形成半浮栅晶体管结构的浮栅300，刻蚀后的绝缘层500’形成半浮栅晶体管结构的层间隔离层500，刻蚀后的第二多晶硅层600’形成半浮栅晶体管结构的控制栅600，所形成的半浮栅晶体管的剖面结构如图8B所示。上述的沉积和刻蚀过程均可参考现有技术，在此不再赘述。

上述的绝缘层500’可以采用氧化硅层、氮化硅层、氧化铝层、氧化铪层组成的组中任意一种的单层绝缘层或者多层组合形成的复合绝缘层，比如ONO层：氧化硅层-氮化硅层-氧化硅层的复合结构。

从以上的描述中，可以看出，本申请上述的实施方式实现了如下技术效果：

本申请的半浮栅晶体管结构和制作方法，形成pn结二极管的掺杂有P型杂质离子的浮栅位于衬底的表面以上，因此不需要对衬底进行刻蚀，避免由于刻蚀衬底导致的晶格结构破坏、半浮栅晶体管结构的漏电流和功耗增加的问题。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (17)

1.一种半浮栅晶体管结构，其特征在于，所述半浮栅晶体管结构包括：

衬底，具有相互隔离的第一N阱区和第二N阱区；

栅氧化层，设置在所述衬底的表面上，具有间隔槽，所述间隔槽设置在所述第一N阱区所在衬底的表面上；

浮栅，设置在所述衬底的表面上，且内部掺杂有P型杂质离子，所述浮栅包括：

第一浮栅部，充满所述间隔槽设置；

第二浮栅部，与所述第一浮栅部一体设置，且设置在所述第一浮栅部以及裸露的所述栅氧化层的表面上。

2.根据权利要求1所述的半浮栅晶体管结构，其特征在于，所述半浮栅晶体管结构还包括设置在所述衬底中的N型重掺杂区，所述N型重掺杂区与所述第一浮栅部形成pn结结构。

3.根据权利要求2所述的半浮栅晶体管结构，其特征在于，所述N型重掺杂区中所述N型离子的浓度为10¹⁵～10²⁰/cm³，所述浮栅中所述P型杂质离子的浓度为10¹⁵～10²¹/cm³。

4.根据权利要求2所述的半浮栅晶体管结构，其特征在于，所述第一N阱区对应所述间隔槽的位置具有凹槽，所述浮栅还包括与所述第一浮栅部一体设置的第三浮栅部，所述N型重掺杂区围绕所述第三浮栅部设置。

5.根据权利要求1所述的半浮栅晶体管结构，其特征在于，所述半浮栅晶体管结构还包括：

层间隔离层，设置在所述浮栅的远离所述衬底的表面上；

控制栅，设置在所述层间隔离层的远离所述衬底的表面上。

6.根据权利要求5所述的半浮栅晶体管结构，其特征在于，所述控制栅中掺杂有浓度为10¹⁵～10²¹/cm³的N型杂质离子或P型杂质离子。

7.一种半浮栅晶体管结构的制作方法，其特征在于，所述制作方法包括：

步骤S1，提供具有相互隔离的第一N阱区和第二N阱区的衬底；

步骤S2，在所述衬底上设置具有的间隔槽的氧化层，所述间隔槽位于所述第一N阱区所在衬底的表面上；以及

步骤S3，在所述间隔槽中、所述氧化层上设置掺杂有P型离子的第一多晶硅层。

8.根据权利要求7所述的制作方法，其特征在于，所述步骤S3包括：

步骤S31，对裸露的所述衬底、所述氧化层进行N型离子注入，在所述间隔槽对应的所述衬底中形成N型重掺杂区；

步骤S32，在所述N型重掺杂区、所述氧化层上沉积多晶硅，且在所述沉积过程中掺杂P型离子，形成所述掺杂有P型离子的第一多晶硅层。

9.根据权利要求7所述的制作方法，其特征在于，所述步骤S3包括：

步骤S31’，对裸露的所述衬底和所述氧化层进行N型离子注入，在所述间隔槽对应的所述衬底中形成N型重掺杂区；

步骤S32’，在所述N型重掺杂区和所述氧化层上沉积多晶硅；

步骤S33’，对所述多晶硅进行P型离子注入，形成所述掺杂有P型离子的第一多晶硅层。

10.根据权利要求7至9中任一项所述的制作方法，其特征在于，所述步骤S2包括：

步骤S21，在所述衬底上设置依次远离所述衬底的第一氧化层和刻蚀阻挡层；

步骤S22，依次刻蚀所述刻蚀阻挡层和所述第一氧化层形成第一开口，所述第一开口中部分所述第一N阱区和部分所述第二N阱区裸露；

步骤S23，在所述第一开口的侧壁上形成侧壁层；

步骤S24，在裸露的所述衬底上设置第二氧化层；以及

步骤S25，去除所述侧壁层和所述刻蚀阻挡层，在所述侧壁层所在位置形成所述间隔槽，刻蚀后的所述第一氧化层、所述第二氧化层和所述间隔槽形成所述氧化层。

11.根据权利要求10所述的制作方法，其特征在于，所述步骤S23包括：

步骤S231，在所述第一开口和所述刻蚀阻挡层上沉积侧壁层材料；

步骤S232，对所述侧壁层材料进行刻蚀，形成所述侧壁层，所述侧壁层材料与形成所述刻蚀阻挡层的材料相同。

12.根据权利要求11所述的制作方法，其特征在于，

所述步骤S231采用化学气相沉积法沉积所述侧壁层材料；

所述步骤S232采用具有各向异性特性的刻蚀法进行刻蚀。

13.根据权利要求11所述的制作方法，其特征在于，所述侧壁层材料为氮化硅或氮氧化硅。

14.根据权利要求10所述的制作方法，其特征在于，所述步骤S21采用热氧化法形成所述第一氧化层；所述步骤S24采用热氧化法形成所述第二氧化层。

15.根据权利要求10所述的制作方法，其特征在于，所述步骤S25还包括：

去除所述侧壁层和所述刻蚀阻挡层，在所述侧壁层所在位置形成所述间隔槽；

以所述第二氧化层和刻蚀后的所述第一氧化层为掩膜，刻蚀所述衬底，使所述间隔槽延伸至所述衬底中。

16.根据权利要求7所述的制作方法，其特征在于，所述制作方法在所述步骤S3之后还包括：

在所述第一多晶硅层的远离所述衬底的表面上设置绝缘层；

在所述绝缘层的远离所述衬底的表面上设置N型掺杂的第二多晶硅层；

依次刻蚀所述第二多晶硅层、所述绝缘层、所述第一多晶硅层和氧化层，刻蚀后的氧化层形成所述半浮栅晶体管结构的栅氧化层，刻蚀后的所述第一多晶硅层形成所述半浮栅晶体管结构的浮栅，刻蚀后的所述绝缘层形成所述半浮栅晶体管结构的层间隔离层，刻蚀后的所述第二多晶硅层形成所述半浮栅晶体管结构的控制栅，优选所述绝缘层为ONO层。

17.根据权利要求7所述的制作方法，其特征在于，所述制作方法在所述步骤S3之后还包括：

依次刻蚀所述第一多晶硅层和氧化层，刻蚀后的氧化层形成所述半浮栅晶体管结构的栅氧化层，刻蚀后的所述第一多晶硅层形成所述半浮栅晶体管结构的浮栅；

在所述浮栅和裸露的所述衬底上设置绝缘层；

在所述绝缘层的远离所述衬底的表面上设置N型掺杂或P型掺杂的第二多晶硅层；

依次刻蚀所述第二多晶硅层和所述绝缘层，刻蚀后的所述绝缘层形成所述半浮栅晶体管结构的层间隔离层，刻蚀后的所述第二多晶硅层形成所述半浮栅晶体管结构的控制栅，优选所述绝缘层为ONO层。