CN108028170B - 贴合式soi晶圆的制造方法 - Google Patents

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Abstract

本发明涉及一种贴合式SOI晶圆的制造方法，将均自硅单晶所构成的接合晶圆以及基底晶圆经由硅氧化膜贴合而制造贴合式SOI晶圆，该制造方法包含：准备电阻率为100Ω·cm以上且初期晶格间氧浓度为10ppma以下的单晶硅晶圆而作为基底晶圆的步骤；通过在氧化性氛围下，对基底晶圆实施700℃以上1000℃以下的温度且5小时以上的热处理而于基底晶圆表面形成硅氧化膜的步骤；经由硅氧化膜将基底晶圆及接合晶圆贴合的步骤，以及将经贴合的接合晶圆薄膜化而形成SOI层的步骤。由此能抑制SOI晶圆制造步骤中的基底晶圆的滑动差排的发生的同时，有效地进行为了抑制电阻率的变动的供体消去。

Description

贴合式SOI晶圆的制造方法
技术领域
本发明涉及一种贴合式SOI晶圆的制造方法。
背景技术
由于移动终端、因特网通讯等的发达，对于通过无线而进行信息交流的信息量或对于通讯速度的要求，正无限地增大。近年来，作为RF(Radio Frequency)开关等的高频装置，时至今日有将SOS(Silicon On Sapphire，蓝宝石上硅)或GaAs的基板所制作的单一组件予以置换成于在Si基板上集成化的装置而成为小型化及集成化技术所广泛地采用。特别是使用SOI(Silicon On Insulator)晶圆而制作高频装置的方法正日益增大其市场。
作为高频装置的性能，为了防止通讯的串音干扰，而有将二次谐波、三次谐波予以抑制而作为主要的要求项目。因此，基板必须为绝缘体。虽然，在SOI晶圆之中使埋置氧化膜(BOX层)的厚度增加被考虑为一种方法，但是氧化膜的热传导率不佳，无法去除高频装置作动时的发热一事则成为问题。于此，作为SOI晶圆的支承基板(基底晶圆)，使用具有高电阻率的Si基板(高电阻基板)的方法被想到。由此，能抑制在BOX层之下的电气的传导，而能抑制高频装置的谐波。
在此情况下，由于为了维持基底晶圆的高电阻基板的高电阻率而使由于氧供体所致的电阻率低下的影响变小之故，而使用低氧基板。在使用如此的高电阻低氧基板的情况下，成为Si中的硼或氧为少的高纯度Si结晶，反而容易发生滑动差排。
另一方面，为了使绝缘性为佳，使用于高频装置的SOI晶圆被要求厚的(例如500nm以上)埋置氧化膜。在该情况下，并非使用通常的接合氧化(于接合晶圆侧形成氧化膜)，而使用基底氧化(于基底晶圆侧形成氧化膜)。其理由为：例如在使用离子注入剥离法而制作贴合式SOI晶圆时，通过厚氧化膜将氢打入接合晶圆侧必须有高能量，而成为SOI膜厚均一性或颗粒的增加等的问题。这些为使用基底氧化步骤的主要的理由。此时，氧化膜厚度为厚的缘故而必须要长时间的氧化处理。
专利文献1中记载一种氮掺杂晶圆，其作为在经过装置制造步骤中的热处理之后仍维持高电阻率的同时，具有高晶圆的机械强度以及吸附能力的其中一种高电阻硅晶圆，并且记载将其作为SOI晶圆的基底晶圆的使用。再者，专利文献1的[0032]段落中揭示氮掺杂晶圆会受到氧氮供体(NO供体)的影响而使基板电阻率减少。
另一方面，专利文献2的[0038]段落及图1记载，通过进行900℃以上的热处理而使NO供体消灭。再者，专利文献3的[0038]段落、[0039]段落记载，通过进行900℃以上，例如1000℃、16小时的热处理而使NO供体消灭。
[现有技术文献]
[专利文献]
[专利文献1]日本特开2012-76982号公报
[专利文献2]日本特开2005-206391号公报
[专利文献3]日本特开2012-188293号公报
发明内容
[发明所欲解决的问题]
如同上述，在高频装置用的SOI晶圆之中，为了使绝缘性为佳而形成厚氧化膜的缘故，长时间的氧化处理为必须。再者，为了抑制电阻率变动而进行如同上述的为了使供体消灭的热处理的情况下，而有变得花费更长时间，并且制造效率变差的问题。再者，如同上述，在使用高电阻低氧基板的情况下，也有容易发生滑动差排的问题。
鉴于如同前述的问题，本发明的目的在于提供一种贴合式SOI晶圆的制造方法，能抑制在SOI晶圆制造步骤之中基底晶圆的滑动差排的发生，同时能有效率地进行为了抑制电阻率的变动的供体的消去。
[解决问题的技术手段]
为了达成上述目的，通过本发明而提供一种贴合式SOI晶圆的制造方法，将均自硅单晶所构成的接合晶圆以及基底晶圆经由硅氧化膜贴合而制造贴合式SOI晶圆，该贴合式SOI晶圆的制造方法包含：
准备步骤，准备电阻率为100Ω·cm以上且初期晶格间氧浓度为10ppma以下的单晶硅晶圆，作为该基底晶圆；
形成步骤，通过在氧化性氛围下，对该基底晶圆实施700℃以上1000℃以下的温度且5小时以上的热处理，而于该基底晶圆表面形成硅氧化膜；
贴合步骤，经由该硅氧化膜而将该基底晶圆及该接合晶圆贴合；以及
薄膜化步骤，将经贴合的该接合晶圆予以薄膜化而形成SOI层。
如此一来，能于基底晶圆表面形成硅氧化膜时的长时间的氧化热处理兼进行使供体消灭的热处理，故能抑制在SOI晶圆制造步骤(以下仅以SOI步骤称之)之中的基底晶圆的滑动差排的发生，而有效率地制造已进行为了抑制电阻率的变动的供体的消去的贴合式SOI晶圆。
此时，作为该基底晶圆，使用氮浓度为1×1013～1×1015atoms/cm3的该单晶硅晶圆为佳。
若使用如此范围的浓度的掺杂氮的基底晶圆，在抑制单结晶硅的提拉之中的有差排化的同时，更确实地抑制在装置制造步骤之中的滑动差排的发生。
再者此时，在该硅氧化膜形成步骤之中，于该基底晶圆表面形成的该硅氧化膜的厚度以1μm以上为佳。
如此一来，在于埋置氧化膜(BOX膜)用形成1μm以上的厚氧化膜的情况下，虽然以已知方法容易发生滑动差排，但是在本发明之中，即使在形成1μm以上的厚氧化膜的情况下，亦能更有效果地抑制滑动的发生。
〔对照现有技术的功效〕
本发明的贴合式SOI晶圆的制造方法，能于基底晶圆表面形成硅氧化膜时的长时间的氧化热处理兼进行使供体消灭的热处理，在抑制SOI步骤之中的基底晶圆的滑动差排的发生的同时，而有效率地制造已进行为了抑制电阻率的变动的供体的消去的贴合式SOI晶圆。
附图说明
图1是显示本发明的贴合式SOI晶圆的制造方法的一范例的步骤图。
图2是显示本发明的贴合式SOI晶圆的制造方法的步骤的一范例的说明图。
具体实施方式
以下，虽然对本发明的实施方式进行说明，但是本发明并非限定于此。
如同上述，在使用高电阻低氧基板的情况下，容易发生滑动差排，再者，为了抑制电阻率的变动，必须要使供体消灭的长时间的热处理，而有制造效率差的问题。
于此，本发明人们为了解决这样的问题而努力地进行研究。其结果找出在贴合式SOI晶圆的制造时，于晶圆表面形成硅氧化膜的步骤之中，在氧化性氛围下，以700℃以上1000℃以下的温度，对基底晶圆实施5小时以上的热处理。由此开发出，能在于基底晶圆表面形成硅氧化膜时的长时间的氧化热处理兼进行使供体消灭的热处理，抑制在SOI步骤之中的基底晶圆的滑动差排的发生，而有效率地制造已进行为了抑制电阻率的变动的供体的消去的贴合式SOI晶圆。之后，对于为了实施这些的最佳的方式进行精密的查验而完成了本发明。
以下，对本发明的贴合式SOI晶圆的制造方法，参考显示步骤的一范例的图1及图2而进行说明。再者，作为贴合式SOI晶圆的制造方法，虽然举例使用离子注入剥离法的制造方法而进行说明，但是本发明并非限定于此。
首先，如图2所示，作为基底晶圆1，准备电阻率为100Ω·cm以上，初期晶格间氧浓度为10ppma以下的单晶硅晶圆(图1、图2的SP1)。
基底晶圆1能为以例如通过柴氏法(Czochralski method，CZ法)育成，自单晶硅晶棒切出的单晶硅晶圆。
基底晶圆1的电阻率为100Ω·cm以上为佳，更佳能为1000Ω·cm以上的单晶硅晶圆。由于二次谐波特性的要求，也有指定为3000Ω·cm以上，或是7500Ω·cm以上的情况。
再者，基底晶圆1的氧浓度的目标值，为了防止由于氧供体的电阻率的变化，以ASTM’79为10ppma以下。通过柴式法难以制作比1ppma低的氧浓度的硅单晶的缘故，氧浓度为1ppma以上为佳。
此时，基底晶圆1为在硅单晶提拉时已掺杂氮者为佳。虽然一般在硅单晶的提拉之中也有以高电阻低氧为目标而提拉的情况，但是通常此时未进行氮掺杂。若基底晶圆1为氮掺杂者，如同后述，在基底氧化热处理、结合安定化热处理、表面粗糙度改善热处理及膜厚度调整热处理之中，能抑制滑动的发生。
氮浓度的目标值，1×1013～1×1015atoms/cm3的氮含有量为佳。特别是8×1013atoms/cm3以上为更佳。若氮浓度为1×1013atoms/cm3以上，能更确实地得到通过氮供体的耐滑动特性的提升效果。能更进一步抑制SOI步骤中，更于装置步骤中的滑动的发生。再者，若氮浓度为1×1015atoms/cm3以下，能抑制由于硅单晶提拉中的析出过多的有差排化等，而更确实地防止硅单晶的结晶性的劣化。
再者，准备单晶硅晶圆作为接合晶圆3。
接下来，于基底晶圆1，在氧化性氛围下，通过以700℃以上1000℃以下的温度而实施5小时以上的热处理，于晶圆1表面形成硅氧化膜2(SP2)。
如此一来，通过使于基底晶圆1表面形成硅氧化膜2的温度比已知更低温化，之后的SOI晶圆制造步骤中的热处理(例如，结合安定化热处理、表面粗糙度改善热处理及膜厚度调整热处理)即使为高温，也能抑制滑动差排的发生。再者，在使用已氮掺杂的基底晶圆1的情况下，通过氧化温度的低温化，也能同时抑制氧化时间长时间化以及伴随氮掺杂的NO供体的发生。
例如，在将1μm以上的厚度的BOX膜用的氧化膜形成于基底晶圆表面的情况下，为了提高生产性，通常以超过1000℃的温度进行氧化为一般。然而，在超过1000℃的温度，由于SOI晶圆制造步骤中的热处理，更甚者，装置制造步骤中的热处理的滑动差排会更容易发生。
本发明将基底氧化温度以1000℃以下的低温来进行的缘故，即使是在已知方法之中容易发生滑动差排的BOX膜厚度为例如1μm以上的如此情况(亦即，于基底晶圆表面形成的氧化膜厚度为1μm以上的情况)下，也能有效地抑制滑动差排的发生。
另一方面，于基底晶圆1表面形成硅氧化膜2的氧化温度未达700℃，为了得到于高频装置用的SOI晶圆的用途所必要的较厚的氧化膜厚度，而必须要极长时间的热处理之故，效率不佳。
再者，本发明的基底氧化时间为5小时以上的缘故，而能充分地消去供体。另一方面，在基底氧化时间未达5小时的情况下，供体的消去则不充分，会发生电阻率的变化。因此，本发明能抑制由于供体的影响所导致的电阻率变动。
另一方面，贴合的接合晶圆3能进行离子注入而成为具有离子注入层4的接合晶圆3。作为离子注入的离子种为氢离子或氦离子。剂量或加速电压的离子注入的条件能根据被要求的最终SOI层的厚度或SOI制造步骤中的SOI膜厚加工量厚度等而合适地决定。
接下来，经由硅氧化膜2而贴合基底晶圆1与接合晶圆3(SP3)。
接下来，薄膜化经贴合的接合晶圆3而形成SOI层5(SP4)。
此时，通过对经贴合的晶圆实施500℃程度的热处理，通过离子注入层4而剥离接合晶圆3，而能制作于基底晶圆1上形成硅氧化膜2与SOI层5的贴合式SOI晶圆7。另外，于此时衍生剥离晶圆6。
再者，如此制作的贴合式SOI晶圆7，更进一步使用电阻加热式的热处理炉等，实施900℃以上且0.5至2小时程度的结合安定化热处理、1100℃以上且1至4小时程度的表面粗糙度改善热处理以及为了SOI膜厚度调整的900℃以上且1至2小时程度的膜厚度调整用的牺牲氧化处理，而能得到具有最终目标厚度的贴合式SOI晶圆7。
于此，在使用氮掺杂的晶圆作为基底晶圆1的情况下，剥离接合晶圆3之后的SOI制造步骤中，虽然仅通过这些热处理NO供体也会有所降低，但是关于供体消去，仅通过这些则会不充分的缘故，若受到装置制造处理中等的低温热处理，则有发生NO供体所导致的基底晶圆的电阻率的变化的情况。但是本发明在进行这些热处理之前，基底氧化兼进行5小时以上的长时间的热处理。因此，NO供体被充分地消去，之后即使在装置制造步骤等中进行如600℃或是450℃的NO供体会被形成的低温热处理，也能抑制电阻率的变化。因此，能得到能安定地维持初期的高电阻率的贴合式SOI晶圆。
另外，关于剥离接合晶圆之后的SOI制造步骤中的热处理，上述的电阻加热式热处理以外，也包含进行如RTA(Rapid Thermal Anneal)的短时间的急速加热急速冷却热处理的情况。
作为高频装置用途的贴合式SOI晶圆，若基底晶圆的电阻率高则会改善二次谐波特性。已知通过将以GaAs等实施的RF开关置换成Si装置，能制作具有更小更多功能的组件。
如此一来，通过将消去供体的热处理兼作基底氧化步骤，而能使消去供体的热处理作为别的步骤而追加的必要消失。因此，在抑制SOI步骤中的基底晶圆的滑动差排的发生的同时，能维持初期的高电阻率而有效率地制造安定的RF取向的贴合式SOI晶圆。
另外，虽然上述的接合晶圆3的薄膜化在示例中是通过离子注入层4的形成以及通过离子注入层4的剥离而进行，但本发明并非限定于此。例如，接合晶圆3的薄膜化亦可组合研磨、抛光以及蚀刻等而进行。
[实施例]
以下，表示本发明的实施例以及比较例而更具体地说明本发明，但本发明并非限定于此。
[实施例1]
作为基底晶圆，准备氧浓度6.8ppma(ASTM’79)、电阻率为2000Ω·cm、直径300mm、p型、结晶方向＜100＞的CZ单晶硅晶圆(无氮掺杂)。
对此基底晶圆进行氧化温度950℃、氧化时间9.5小时的高温氧化，而于基底晶圆表面成长1μm的硅氧化膜。
对此基底晶圆，于以650℃进行1小时的热处理之后，测定电阻率，未发现自2000Ω·cm的变化。
经由上述经成长的基底晶圆表面的硅氧化膜，而将基底晶圆与经注入加速电压50keV、剂量5.0×1016atoms/cm2的氢离子的接合晶圆(p型、＜100＞、10Ω·cm)予以贴合。
然后，通过对已贴合的晶圆以500℃实施20分钟的热处理，通过离子注入层而剥离接合晶圆，而制作于基底晶圆上形成有硅氧化膜与SOI层的贴合式SOI晶圆。
对制作的贴合式SOI晶圆进一步实施950℃的氧化(结合安定化热处理)、氧化膜去除、1200℃的不活化气体(Ar)氛围气退火(表面粗糙度改善热处理)以及950℃的氧化(膜厚度调整热处理)，而将SOI层厚度调整至150nm。
对此SOI晶圆，以650℃进行1小时的热处理。然后，测定SOI晶圆刚完成后的基底晶圆的电阻率，并未发现自2000Ω·cm的变化。再者，以X射线拓朴法观察此SOI晶圆的滑动差排，并未发现滑动的发生。
在表1中汇总显示实施例1的实施结果。另外，表1也一并记载后述的实施例2、3以及比较例1至3的结果。
【表1】
Figure GDA0001581513740000091
Figure GDA0001581513740000101
[实施例2]
作为基底晶圆，准备氧浓度6.8ppma(ASTM’79)、电阻率为2000Ω·cm、氮浓度8.9×1013atoms/cm3的直径300mm、p型、结晶方位＜100＞的CZ单晶硅晶圆。
之后，与实施例1相同，于基底晶圆形成氧化膜。
对此基底晶圆，以650℃进行1小时的热处理后，测定电阻率，并未发现自2000Ω·cm的变化。
与实施例1相同，经由上述经成长的基底晶圆表面的硅氧化膜，而贴合基底晶圆及接合晶圆并且剥离后，进行结合安定化热处理、氧化膜除去、表面粗糙度改善热处理及膜厚度调整热处理，而将SOI层厚度调整至150nm。
对此SOI晶圆，以650℃进行1小时的热处理。然后，测定SOI晶圆刚完成后的基底晶圆的电阻率，并未发现自2000Ω·cm的变化。再者，以X射线拓朴法观察此SOI晶圆的滑动差排，如表1所示，并未发现滑动的发生。
[实施例3]
作为基底晶圆，准备氧浓度6.8ppma(ASTM’79)、电阻率为2000Ω·cm、氮浓度1.4×1014atoms/cm3的直径300mm、p型、结晶方位＜100＞的CZ单晶硅晶圆。
对此基底晶圆进行氧化温度1000℃、氧化时间5小时的高温氧化，而成长1μm的氧化膜。
对此基底晶圆，于以650℃进行1小时的热处理之后，测定电阻率，未发现自2000Ω·cm的变化。
与实施例1相同，通过上述经成长的基底晶圆表面的硅氧化膜，而贴合基底晶圆及接合晶圆并且剥离后，进行结合安定化热处理、氧化膜除去、表面粗糙度改善热处理及膜厚度调整热处理，而将SOI层厚度调整至150nm。
对此SOI晶圆，以650℃进行1小时的热处理。然后，测定SOI晶圆刚完成后的基底晶圆的电阻率，并未发现自2000Ω·cm的变化。再者，以X射线拓朴法观察此SOI晶圆的滑动差排，如表1所示，并未发现滑动的发生。
对于在实施例2及实施例3所制作的无滑动差排的SOI晶圆，进行假定为装置制造步骤的热处理的热处理(最高温度1100℃)后，再次以X射线拓朴法观察滑动差排，在实施例2及实施例3中并未发现滑动差排的发生。再者，测定此时的基底晶圆的电阻率，并未发现自2000Ω·cm的变化。
如此一来，使用已进行氮掺杂的基底晶圆的实施例2及实施例3，除了于SOI制造步骤，亦能防止在装置制造步骤中的滑动差排的发生以及电阻率的变化。[比较例1]
作为基底晶圆，准备与实施例1相同的CZ单晶硅晶圆。
对此基底晶圆进行氧化温度1050℃、氧化时间4小时的高温氧化，而成长1μm的氧化膜。
对此基底晶圆，于以650℃进行1小时的热处理之后，测定电阻率，未发现自2000Ω·cm的变化。
与实施例1相同，通过上述经成长的基底晶圆表面的硅氧化膜，而贴合基底晶圆及接合晶圆并且剥离后，进行结合安定化热处理、氧化膜除去、表面粗糙度改善热处理及膜厚度调整热处理，而将SOI层厚度调整至150nm。
对此SOI晶圆，以650℃进行1小时的热处理。然后，测定SOI晶圆刚完成后的基底晶圆的电阻率，并未发现自2000Ω·cm的变化。然而，以X射线拓朴法观察此SOI晶圆的滑动差排，发现滑动的发生。
[比较例2]
作为基底晶圆，准备与实施例2相同的CZ单晶硅晶圆。然后，对此基底晶圆进行氧化温度1100℃、氧化时间3小时的高温氧化，而成长1μm的氧化膜。
对此基底晶圆，于以650℃进行1小时的热处理之后，测定电阻率，未发现自2000Ω·cm的变化。
与实施例1相同，经由上述经成长的基底晶圆表面的硅氧化膜，而贴合基底晶圆及接合晶圆并且剥离后，进行结合安定化热处理、氧化膜除去、表面粗糙度改善热处理及膜厚度调整热处理，而将SOI层厚度调整至150nm。
对此SOI晶圆，以650℃进行1小时的热处理。然后，测定SOI晶圆刚完成后的基底晶圆的电阻率，并未发现自2000Ω·cm的变化。然而，以X射线拓朴法观察此SOI晶圆的滑动差排，发现滑动的发生。
对在比较例1及比较例2之中所制作的发生滑动差排的SOI晶圆，进行假定为装置制造步骤的热处理的热处理(最高温度1100℃)后，再次以X射线拓朴法观察滑动差排，两者的滑动差排皆大幅度地增加。再者，测定此时的基底晶圆的电阻率，并未发现自2000Ω·cm的变化。
如此一来，在比较例1及比较例2之中，由于在基底晶圆表面形成氧化膜时的热处理，以比实施例更高温短时间而进行的缘故，而能预期滑动差排的发生。[比较例3]
作为基底晶圆，准备与实施例2相同的CZ单晶硅晶圆。然后，对此基底晶圆进行氧化温度950℃、氧化时间2小时的高温氧化，而成长0.4μm的氧化膜。
对此基底晶圆，于以650℃进行1小时的热处理之后，测定电阻率，而得知电阻值大幅度地变化成4000Ω·cm。如此一来，在比较例3之中，在基底晶圆表面形成氧化膜时的热处理为低温短时间。因此，作为供体消去的热处理不够充分，若进行会使NO供体发生的热处理，则能预期到推测为起因于NO供体的电阻率的变化会发生。
另一方面，在实施例1至3之中，由于充分地进行在基底晶圆表面形成硅氧化膜时的长时间的氧化热处理兼消灭供体的热处理的缘故，而能想到即使在基底氧化后，进行如以650℃且1小时的会使供体发生的热处理，供体并未发生，电阻率的变化也未发生。
再者，使用如同比较例3的基底晶圆，在进行之后的SOI晶圆制造步骤，以及进行如同上述的装置制造热处理的情况下，由于无法充分地消去NO供体的缘故，而能想到电阻率的变化会发生。因此，比较例3的晶圆则不进行之后的SOI晶圆制造步骤。
此外，本发明并不限定于上述的实施例。上述实施例为举例说明，凡具有与本发明的申请专利范围所记载之技术思想实质上同样之构成，产生相同的功效者，不论为何物皆包含在本发明的技术范围内。

Claims (2)

1.一种贴合式SOI晶圆的制造方法，将均自硅单晶所构成的接合晶圆以及基底晶圆经由硅氧化膜贴合而制造贴合式SOI晶圆，该贴合式SOI晶圆的制造方法包含：
准备步骤，准备电阻率为100Ω·cm以上且初期晶格间氧浓度为10ppma以下且氮浓度为1×1013～1×1015atoms/cm3的单晶硅晶圆，作为该基底晶圆；
形成步骤，通过在氧化性氛围下，对该基底晶圆实施700℃以上1000℃以下的温度且5小时以上的热处理，而于该基底晶圆表面形成硅氧化膜；
贴合步骤，经由该硅氧化膜而将该基底晶圆及该接合晶圆贴合；以及
薄膜化步骤，将经贴合的该接合晶圆予以薄膜化而形成SOI层。
2.如权利要求1所述的贴合式SOI晶圆的制造方法，其中在该形成步骤之中，于该基底晶圆表面形成的该硅氧化膜的厚度为1μm以上。
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