KR20090007373A - Ｓｏｉ웨이퍼의 제조방법 - Google Patents

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KR20090007373A
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신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은 적어도, 베이스 웨이퍼와 본드 웨이퍼를 접합시킨 접합 웨이퍼를 열처리하여 결합 강도를 높이는 결합 열처리 공정을 구비하는 SOI 웨이퍼의 제조방법에 있어서, 적어도 접합 공정보다 전에, 상기 베이스 웨이퍼 또는 상기 본드 웨이퍼의 어느쪽인가의 한쪽의 표면으로부터, 도즈량을 1×1015 atoms/cm2 이상으로하여 아르곤을 이온 주입하는 공정을 구비하고, 상기 접합 공정에서는, 상기 아르곤을 이온 주입한 면을 접합면으로 하는 것으로 하고, 상기 결합 열처리의 처리온도까지의 승온 속도를 5℃／분 이상으로 하는 SOI 웨이퍼의 제조방법이다.
이것에 의해, 균일한 두께의 다결정 실리콘 층이 매입 절연층 근방에 도입되어 SOI 층 중의 금속 오염에 대하여 높은 게터링 능력을 갖는 SOI 웨이퍼를, 간단하고 저비용인 방법에 의해 효율적으로 제조할 수 있는 SOI 웨이퍼의 제조방법이 제공된다.
웨이퍼, 이온주입, 결합열처리, 승온속도, 게터링

Description

ＳＯＩ웨이퍼의 제조방법{ SOI Wafer Manufacturing Method}
본 발명은, 접합법에 의한 SOI(Silicon on Insulator) 웨이퍼의 제조방법에 관한 것으로서, 보다 상세하게는 매입 절연층 근방에 다결정 실리콘 층을 도입하는 것에 의해 게터링 능력이 부가된 SOI 웨이퍼의 제조방법에 관한 것이다.
근년, 고집적 CMOS, IC, 고내압 소자 등이 SOI 웨이퍼를 이용하여 제작되게 되어 왔다.
SOI 웨이퍼의 구체적인 구조는 웨이퍼의 깊이 방향에 대하여, 표층의 디바이스 제작 영역이 되는 활성층으로서 사용되는 실리콘 단결정 층(이하, SOI 층이라고 부른다)아래에 산화막 등의 매입 절연층(실리콘 산화막인 경우는, 이하, Box층이라고 부르는 경우가 있다)을 끼워, 그 하부에 또한 실리콘 단결정 층(이하, 지지 기판이라고 부른다)을 갖는 3층 구조로 되어 있다.
이러한 구조의 SOI 웨이퍼는, 기생(寄生)용량이 작고, 내 방사성능력이 높은 등의 특징을 갖는다.
그 때문에, 고속·저소비 전력 동작, 래치 업 방지등의 효과가 기대되어 고성능 반도체소자 용의 기판으로서 유망시 되고 있다.
이 SOI 웨이퍼의 제조방법으로서 예를 들면, 이하의 접합법이 알려져 있다.
즉, 경면 연마된 2매의 실리콘 단결정 웨이퍼[SOI층이 되는 실리콘 단결정 웨이퍼(본드 웨이퍼)와 지지기판이 되는 실리콘 단결정 웨이퍼(베이스 웨이퍼)]를 준비하고, 적어도 한쪽의 실리콘 기판의 표면에 산화막을 형성시킨다.
그리고, 이러한 실리콘 단결정 웨이퍼를 산화막을 끼워 접합시킨 후, 결합 열처리 하여 결합강도를 높인다.
그 후, 본드 웨이퍼를 박막화하여 SOI층이 형성된 SOI 웨이퍼를 얻는다.
이 박막화의 방법으로서는, 본드 웨이퍼를 소망한 두께까지 연삭, 연마 등을 실시하는 방법이나, 접합시키기 전에 미리 수소 또는 헬륨을 이온 주입하여 박리 층을 형성해 두어, 결합 열처리 온도보다 낮은 온도에서 박리 열처리하여 본드 웨이퍼를 이 박리층에서 박리하는 것에 의해 행하고, 그 후에 상기한 결합 열처리를 실시하는 이온 주입 박리 법이라고 하는 방법(예를 들면, 일본 특허 제3048201호 공보) 등이 있다.
상기한 바와 같이, SOI 웨이퍼는, 전기적 특성의 관점에서 구조 상의 메리트를 많이 갖지만, 금속 불순물 오염에 대한 내성이라고 하는 관점에서는 구조 상의 디메리트를 갖고 있다.
즉, 많은 경우 금속 불순물의 확산속도는, 실리콘 내보다 실리콘 산화막내가 늦어지기 때문이다.
그것에 의해, SOI층 표면에서 오염된 경우, 금속 불순물이 Box층을 통과하기 어렵기 때문에, 얇은 SOI층에 축적되게 된다.
그 때문에, SOI 구조를 갖지 않는 실리콘 기판의 경우보다도 금속 오염의 악영향이 보다 커지게 된다.
따라서, SOI 웨이퍼에서는, 금속 불순물을 포획하여 반도체 소자의 활성층이 되는 영역으로부터 제거하는 능력(게터링 능력)을 갖는 것이, 보다 더 중요한 품질의 하나가 된다.
SOI 구조를 갖지 않는 실리콘 기판의 경우에 일반적으로 이용되는 게터링 수법(산소석출물, 고농도 붕소 첨가, 이면 다결정 실리콘 막등 )은, 모두 활성층과는 역의 지지 기판 측에 게터링층이 도입된다.
그러나, SOI 웨이퍼에 있어서 같은 수법을 이용하여 지지 기판 측에 게터링층이 도입되더라도 금속 불순물이 Box층을 통과하기 어렵기 때문에, 상술한 게터링층이 충분히 기능하지 않아, 이러한 수법은 그대로는 SOI 웨이퍼에는 적용할 수 없다고 하는 문제가 있다.
이러한 문제를 해결하기 위하여, 접합법에 의한 SOI 웨이퍼의 제조방법에 있어서, SOI층 근방에 게터링 영역을 도입하는 방법이 종래부터 몇몇 제안되어 있다.
예를 들면, 접합시키기 전에, 본드 웨이퍼의 표면에 CVD법(화학 증착법)에 의해 다결정 실리콘 막을 형성하고, 이 다결정 실리콘 막을 형성한 면을 접합면으로 하여 산화막을 개입시켜 본드 웨이퍼와 베이스웨이퍼를 접합시키는 것에 의해, SOI 층과 Box층과의 계면 영역에 다결정 실리콘 층을 도입하고, 이 다결정 실리콘 층이 SOI층에 대하여 엑스트린식 게터링 작용을 하는 SOI 웨이퍼로 하는 방법이 제안되어 있다(예를 들면, 일본 특개평 6－275525호 공보 참조).
그러나, 이러한 CVD법에 의하여 다결정 실리콘 층을 Box층 근방에 도입하는 방법에 의하면, CVD법에 의해 작성된 다결정 실리콘 층은 막두께가 일정하지 않기 때문에, 접합시키기 전에 경면 연마가 필요하게 되는 등, 복잡한 공정이 필요하였다.
이 때문에, 코스트가 높아지고 생산성이 저하된다고 하는 문제가 있었다.
또한, 다결정 실리콘 층의 결정립계의 불균일등이 경면 연마가공에 영향을 주어, 다결정 실리콘 층의 두께의 불균일이 커지게 되어, 최종적으로 SOI층의 두께의 불균일로 연결된다고 하는 문제점도 있었다.
그래서, 본 발명은, 이러한 문제점을 감안하여 이루어진 것으로서, 균일두께의 다결정 실리콘 층이 매입 절연층 근방에 도입되고, SOI층내의 금속 오염에 대하여 높은 게터링 능력을 갖는 SOI 웨이퍼를, 간단하고 저비용인 방법에 의해 효율적으로 제조할 수 있는 SOI 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위하여 이루어진 것으로서, 적어도, 실리콘 단결정으로 이루어지는 베이스 웨이퍼와 본드 웨이퍼를 준비하는 공정,
상기 베이스 웨이퍼와 상기 본드 웨이퍼의 적어도 한쪽의 표면에 절연막을 형성하는 공정, 상기 베이스 웨이퍼와 상기 본드 웨이퍼를, 상기 절연막을 개입시켜 접합 시키는 공정,
상기 베이스 웨이퍼와 본드 웨이퍼를 접합시킨 접합 웨이퍼를 열처리하여 결합강도를 높이는 결합 열처리 공정, 접합된 상기 본드 웨이퍼를 박막화하는 공정을 구비하는 SOI 웨이퍼의 제조방법에 있어서, 적어도 상기 접합 공정보다 전에, 상기 베이스 웨이퍼 또는 상기 본드 웨이퍼의 어느쪽 인가의 한쪽의 표면에서, 도즈량을 1×1015 atoms/cm2 이상으로 하여 아르곤을 이온 주입하는 공정을 구비하고, 상기 접합 공정에서는, 상기 아르곤을 이온 주입한 면을 접합면으로 하는 것으로 하고, 상기 결합 열처리의 처리 온도까지의 승온 속도를 5℃／분 이상으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법을 제공한다.
이러한 공정을 구비하는 SOI 웨이퍼의 제조방법에 있어서, 적어도 접합 공정보다 전에, 베이스 웨이퍼 또는 본드 웨이퍼의 어느 쪽인가의 한쪽의 표면으로부터, 도즈량을 1×1015 atoms/cm2 이상으로 하여 아르곤을 이온 주입하는 공정을 구비하고, 접합 공정에서는, 상기 아르곤을 이온 주입한 면을 접합 면으로 하는 것으로 하고, 결합 열처리의 처리 온도까지의 승온 속도를 5℃／분 이상으로 하면, 계면이 평탄하고 막두께의 균일성이 높은 다결정 실리콘 층이 매입 절연층 직하 또는 직상에 형성되어, 우수한 게터링 능력이 부가된 SOI 웨이퍼를, 간단한 공정에 의해, 저코스트로 효율 좋게 제조할 수가 있다.
또한, 다결정 실리콘 층의 막두께를, 이온 주입의 가속전압에 의해 제어할 수 있으므로, 다결정 실리콘 층의 막두께 제어성도 높다.
이 경우, 상기 결합 열처리는 1100℃이상에서 2시간 이상 유지하는 것으로 하는 것이 바람직하다.
이와 같이, 결합 열처리는 1100℃이상에서 2시간 이상 유지하는 것으로 하면, 보다 확실히 다결정 실리콘 층을 형성할 수 있다.
또한, 상기 본드 웨이퍼의 박막화에 있어서, 이 본드 웨이퍼의 막 두께를 1㎛이상 50㎛이하로 할 수가 있다.
이와 같이, 본드 웨이퍼의 박막화에 있어서, 본드 웨이퍼의 막두께를 1㎛이상으로 하면, 본드 웨이퍼 측에 다결정 실리콘 층을 형성하는 경우라도 충분히 디바이스 제작 영역을 확보할 수가 있고, 50㎛이하로 하면, 각종 디바이스를 제작하는 경우에 충분히 실용적인 SOI 웨이퍼로 할 수가 있다.
또한, 상기 절연막을 실리콘 산화막 또는 실리콘 질화막 또는 이것들을 조합시킨 것으로 하는 것이 바람직하다.
이와 같이, 절연막을 실리콘 산화막 또는 실리콘 질화막 또는 이것들을 조합시킨 것으로 하면, 치밀하고 양질의 절연막을 용이하게 형성할 수 있고, 절연 특성, 게터링 능력과 함께 우수한 SOI 웨이퍼로 할 수가 있다.
또한, 상기 본드 웨이퍼의 박막화를, 상기 본드 웨이퍼를 연삭하는 것에 의해 행할 수가 있다.
또한, 상기 본드 웨이퍼의 박막화를, 미리, 상기 접합 공정보다 전에, 수소 또는 헬륨을 상기 본드 웨이퍼의 표면으로부터 이온 주입하는 것에 의해 박리용 이온 주입 층을 형성하고, 상기 본드 웨이퍼의 박막화 공정에 있어서, 박리 열처리에 의해 상기 박리용 이온 주입층에서 상기 본드 웨이퍼를 박리하는 것에 의해 실시할 수가 있다.
이와 같이, 본드 웨이퍼의 박막화를, 후막 SOI층의 형성에 적합한 본드 웨이퍼를 연삭하는 것에 의해 행하는 경우나, 박막 SOI층의 형성에 적합한 이온 주입 박리 법에 의해 행하는 경우라도, 다결정 실리콘 층을 도입하여 게터링 능력을 부가할 수가 있다.
또한, 적어도 상기 접합 공정보다 전에, 상기 아르곤을 이온 주입하는 표면으로부터 실리콘 중에서 도너가 되는 원소를 이온 주입하여 n＋층을 형성하는 공정을 구비할 수도 있다.
이 경우, 상기 도너가 되는 원소는, 인, 비소, 안티몬의 적어도 일종으로 할 수가 있다.
이와 같이, 적어도 접합 공정보다 전에, 아르곤을 이온 주입하는 표면으로부터 실리콘 중에서 도너가 되는 원소를 이온 주입하여 n+층을 형성하는 공정을 구비하고, 예를 들면, 도너가 되는 원소를 인, 비소, 안티몬의 적어도 일종으로 하면, n+층에 의한 게터링 능력과 다결정 실리콘 층에 의해 부가 되는 게터링 능력을 조합시켜, 보다 강력한 게터링 사이트를 형성 할 수가 있다.
본 발명에 의하면, 계면이 평탄하고 막두께의 균일성이 높은 다결정 실리콘 층이, 매입 절연층의 직하 또는 직상에 형성된 SOI 웨이퍼를 간단한 공정에 의해 효율적으로 제조할 수가 있다.
그리고, 이러한 다결정 실리콘 층이 형성된 SOI 웨이퍼이면, SOI층중의 금속 불순물을 효과적으로 게터링 할 수가 있다.
도 1은 본 발명의 접합 법에 의한 SOI 웨이퍼의 제조방법의 개략을 나타낸 도면이다.
도 2는 본 발명에 관한 SOI 웨이퍼의 단면도로서, (a)는 본드 웨이퍼에 다결정 실리콘 층을 형성한 경우, (b)는 베이스 웨이퍼에 다결정 실리콘 층을 형성한 경우이다.
도 3은 아르곤을 이온 주입할 때의 도즈량과 결합 열처리때의 승온 속도와의 관계를 나타낸 그래프이다.
도 4는 SOI 웨이퍼의 이온 주입면 부근의 단면 TEM 사진으로서, 각각 아르곤의 도즈량과 승온 속도가, (a) 1×1015 atoms/cm2, 10℃／분, (b) 4×1016 atoms/cm2, 10℃／분, (c) 4×1016 atoms/cm2, 5℃／분인 경우이다.
도 5는 본 발명에 관한 온도 프로파일의 설명도이다.
도 6은 본 발명의 SOI 웨이퍼의 게터링 능력의 일례를 나타내는 그래프로서, (a)는 아르곤의 도즈량이 1×1015 atoms/cm2인 경우이며, (b)는 아르곤의 도즈량이 4×1016 atoms/cm2인 경우이다.
도 7은 본 발명의 SOI 웨이퍼의 베이스 웨이퍼에 이온 주입한 경우의 게터링 능력의 일례를 나타내는 그래프이다.
도 8은 아르곤의 도즈량이 1×1014 atoms/cm2인 경우의 SOI 웨이퍼의 게터링 능력의 일례를 나타내는 그래프이다.
도 9는 종래의, CVD법에 의해 다결정 실리콘 층을 도입한 SOI 웨이퍼의 게터링 능력의 일례를 나타내는 그래프이다.
도 10은 본 발명의 SOI 웨이퍼의 단면 TEM 사진으로서, (a)는 아르곤의 도즈량이 1 ×1015 atoms/cm2인 경우이고, (b)는 아르곤의 도즈량이 4×1016 atoms /cm2인 경우이다.
도 11은 아르곤의 도즈량이 1×1014 atoms/cm2인 경우의 SOI 웨이퍼의 단면 TEM 사진이다.
도 12는 본 발명의 SOI 웨이퍼의 단면 TEM 사진으로서, (a)는 아르곤의 도즈량이 1 ×1014 atoms/cm2, 승온속도가 10℃／분의 경우(비교예 3), (b)는 아르곤의 도즈량이 5×1014 atoms/cm2, 승온속도가 10℃／분의 경우(비교예 4), (c)는 아르곤의 도즈량이 1×1015 atoms/cm2, 승온속도가 10℃／분의 경우(실시예 4), (d)는 아르곤의 도즈량이 1×1016 atoms/cm2, 승온속도가 10℃／분의 경우(실시예 5), (e)는 아르곤의 도즈량이 5×1014 atoms/cm2, 승온속도가 5℃／분의 경우(비교예 5), (f)는 아르곤의 도즈량이 1×1015 atoms/cm2, 승온속도가 5℃／분의 경우(실시예 6), (g)는 아르곤의 도즈량이 1×1016 atoms/cm2, 승온속도가 5℃／분의 경우(실시예 7), (h)는 아르곤의 도즈량이 1×1015 atoms/cm2, 승온속도가 1℃／분의 경우(비교예 6), (i) 는 아르곤의 도즈량이 1×1016 atoms/cm2, 승온속도가 1℃／분의 경우(비교예 7), 이다.
이하, 본 발명에 대하여 보다 구체적으로 설명한다.
상기한 바와 같이, 다결정 실리콘 층을 매입 절연층 근방에 배치하고, SOI층에 금속 오염에 대하여 우수한 게터링 능력을 부가한 SOI 웨이퍼를, 생산성 좋게, 저비용으로 효율적으로 제조할 수 있는 SOI 웨이퍼의 제조방법의 개발이 기대되어 왔다.
그래서, 본 발명자들은, 다결정 실리콘 막을 퇴적(堆積)한 후에 연마가 필요하게 되는 CVD법에 의하지 않고 다결정 실리콘 층을 매입 절연층 근방에 도입하는 것에 의해, SOI 웨이퍼에 충분한 게터링 능력을 부가할 수는 없을까 예의 검토를 거듭하였다. 그 결과, 본 발명자들은, 접합법에 의한 SOI 웨이퍼의 제조방법에 있어서, 접합 전에 실리콘 단결정 웨이퍼에 도즈량을 소정의 값이상으로 하여 아르곤을 이온주입 하고, 이 아르곤을 이온 주입한 면을 접합면으로 하여 접합시키고, 그 후, 결합 열처리 공정에 있어서 처리온도까지의 승온속도를 소정의 값이상으로 하는 것에 의해, 아르곤을 이온 주입한 층이 다결정화하여, 다결정 실리콘 층으로 할 수가 있다는 것을 발견하였다.
상기의 아르곤의 도즈량 및 승온속도에 대하여, 이하와 같이 조건을 바꾸어 실험을 행한 결과, 대략 도 3의 망모양으로 표시된 부분과 같은 조건으로 아르곤을 이온 주입하고, 또한, 접합 후의 결합 열처리의 승온 공정을 실시하면, 아르곤의 이온 주입에 의한 이온 주입 데미지층을 다결정 실리콘 층으로 할 수가 있다는 것을 발견하였다.
도 4(a), (b), (c)는, 아르곤의 도즈량, 결합열 처리 전의 승온 속도가, 각각 1×1015 atoms/cm2, 10℃／분 (도 3중(a)점), 4×1016 atoms/cm2, 10℃／분 (도 3중(b) 점), 4×1016 atoms/cm2, 5℃／분 (도 3중(c) 점)인 경우의 단면 TEM 사진이다.
도 3(a)점, (c)점의 조건이면 이미 다결정 실리콘 층이 형성되기 시작하고,
도 3(b) 점의 조건에서는 확실히 다결정 실리콘 층이 형성되어 있는 것을 관찰할 수 있다.
그리고, 아르곤의 도즈량이 1×1014 atoms/cm2, 결합 열처리 전의 승온 속도가 10℃／분의 조건에서는 결정립계는 관찰되지 않았다.
이러한 실험결과로부터 아르곤의 도즈량이 1×1015 atoms/cm2 이상의 범위이고, 결합 열처리 전의 승온 속도가 5℃／분 이상이면, 다결정 실리콘 층이 형성되는 것이 판명되었다.
즉, 본 발명자들은, 아르곤의 이온 주입 시의 도즈량 및 열처리의 처리 온도까지의 승온 속도가 다결정 실리콘 층의 형성에 밀접하게 관련되고 있는 것을 발견하고, 본 발명을 완성시켰다.
이하, 본 발명에 대하여 도면을 참조하여 보다 구체적으로 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
도 1은, 본 발명의 접합법에 의한 SOI 웨이퍼의 제조방법의 일례를 나타내는 도면이다.
본 발명이 적용되는 접합법에 의한 SOI 웨이퍼의 제조방법의 개략은 이하에서 나타내는 바와 같다.
우선, 공정(a)에서, 반도체 소자 형성용의 SOI층이 되는 실리콘 단결정 웨이퍼(본드 웨이퍼)(11)과 지지기판이 되는 실리콘 단결정 웨이퍼(베이스 웨이퍼)(14)를 준비한다.
다음에, 공정(b)에서, 베이스 웨이퍼(14)와 본드 웨이퍼(11)의 적어도 한쪽에 매입 절연층이 되는 절연막(13)을 형성한다(도 1에서는, 베이스 웨이퍼(14)에 절연막(13)을 형성하는 예를 나타내고 있다).
또한, 절연층(13)으로서는, 실리콘 산화막이나 실리콘 질화막 등이 예시된다.
실리콘 산화막이면, 본드 웨이퍼 또는 베이스 웨이퍼를 열산화 하면 간단하게 치밀하고 고품질인 것을 만들 수가 있으므로 바람직하지만, 이 방법에 한정되는 것은 아니다.
또한, 실리콘 질화막이나 실리콘 산질화막 또는 다른 절연막을 형성하는 경우에서도, 각각 통상의 방법을 이용하여 형성할 수가 있다.
또한, 실리콘 질화막과 실리콘산화 막을 조합해도 좋다.
다음에, 공정(c)에서, 베이스 웨이퍼(14) 또는 본드 웨이퍼(11)의 적어도 한쪽의 표면으로부터 도즈량을 1×1015 atoms/cm2 이상으로 하여 아르곤의 이온 주입을 실시하여 이온 주입 데미지층(12)를 형성한다(도 1에서는, 본드 웨이퍼(11)에 이온 주입 데미지층을 형성하는 예를 나타내고 있다).
이 때, 공정(b)에서 절연막을 형성한 웨이퍼에 아르곤을 이온 주입하여도, 이 절연막아래에 문제 없이 이온 주입 데미지층을 형성할 수가 있다.
또한, 공정(b)에서 절연막을 형성하지 않았던 웨이퍼에 이온 주입하는 경우는, 이온 주입에 앞서, 이온 주입하는 표면에 스크린 산화막(표면 보호용 산화막)을 형성 하여도 상관없다.
또한, 이 스크린 산화막을, 후술의 공정(d)의 접합 공정의 전에 제거 해도 상관없고, 제거하지 않아도 상관없다.
또한, 공정(b)와 공정(c)의 순서는 상관없다.
이 공정에서 이온 주입에 의해 형성된 이온 주입 데미지층과 대략 대응하는 부분이, 후술하는 결합 열처리에 의한 접합 강도의 강화와 동시에 다결정화하여, 다결정 실리콘층이 된다.
즉, 이온 주입의 가속전압을 조절하는 것에 의해, 다결정 실리콘 층의 두께를 제어 할 수가 있다.
즉, 본 발명은, 이온 주입의 가속전압을 조절한다고 하는 간단한 방법에 의해, 용이하게 다결정 실리콘 층의 두께를 제어할 수 있다고 하는 이점도 가진다.
또한, 본드 웨이퍼(14)에 이온 주입한 경우와 베이스 웨이퍼(11)에 이온 주입한 경 우는, 다결정 실리콘 층이 형성되는 위치가 다른데, 이것에 의한 효과의 차이는 후술한다.
또한, 이 이온 주입 공정에 있어서의 아르곤의 도즈량은, 예를 들면, 1×1017 atoms/cm2 이하로 하는 것이 바람직하다.
이것 보다 도즈량이 많으면 이온 주입 시간이 길어져(예를 들면, 빔 전류가 5mA 정도의 경우는 2시간 이상 걸린다), 생산성이 저하하고, 비용이 높아지기 때문이다. 다음에, 공정(d)에서, 베이스 웨이퍼(14)와 본드 웨이퍼(11)을, 아르곤을 이온 주입하여 이온 주입 데미지층(12)를 형성한 측의 표면을 접합면으로 하여 절연막(13)을 개입시켜 밀착시켜 접합시킨다.
이와 같이 하여 접합면(15)를 갖는 접합 웨이퍼(20)을 얻는다.
다음에, 공정(e)에서, 접합면(15)의 결합 강도를 높이기 위한 결합 열처리를 실시한다.
접합 웨이퍼(20)을 열처리 장치에 반입하고, 승온한 후에 결합 열처리를 실시한다. 또한, 반입시의 열처리 장치의 온도는 예를 들면 800℃로 할 수가 있지만, 특히 이것에 한정되는 것은 아니다.
이 결합 열처리에서는, 예를 들면 산화성 혹은 불활성 가스 분위기하에서 열처리를 실시하는 것으로 2매의 웨이퍼가 강고하게 결합된다.
이 때, 처리 온도까지의 승온 속도를 5℃／분 이상으로 한다.
이와 같이 승온 속도를 5℃／분 이상으로 하는 것으로 아르곤을 이온 주입한 이온 주입 데미지층에 대응하여 다결정 실리콘 층(52)를 형성할 수가 있다.
다만, 이온 주입 데미지층 전체가 그대로 다결정 실리콘 층이 된다고는 한정되지 않는다.
또한, 이 승온 속도는, 20℃／분을 초과하면 접합면(15)의 근방에서 슬립이 발생하기 쉬워지기 때문에, 20℃／분 이하로 하는 것이 바람직하다.
또한,「처리 온도」란, 도 5에 나타낸 바와 같이, 승온 과정 후, 온도를 일정하게 한 경우(도 5(a))는 그 온도 범위를 가리키는 것 외에, 일정 온도 이상을 유지하고, 승온 과정보다 온도의 경시 변화가 완만한 경우(예를 들면, 도 5(b))는 그 온도 범위를 가리킨다.
즉, 본 발명에서는, 소정 온도 이상의 결합 열처리 온도까지 승온하는데, 5℃／분 이상의 승온속도로 하면 좋다.
또한, 이 결합 열처리에 있어서는, 1100℃이상에서 2시간 이상 유지하는 것으로 하는 것이 바람직하다.
이러한 열처리 조건으로 하는 것으로, 보다 확실히 다결정 실리콘 층을 형성할 수가 있다.
또한, 여기서 말하는 「유지한다」란, 일정 온도에서 유지하는 것이라도 좋지만, 이것에 한정되는 것은 아니고, 처리 온도의 범위 내(소정 온도 이상)에서, 승온 또는 강온하는 것 또는 이것들을 조합시킨 것이라도 좋다.
예를 들면, 상기의 「1100 ℃이상에서 2시간 이상 유지한다」란, 도 5(b)와 같이, 1100℃에서 1200℃까지 2시간 걸쳐 서서히 승온하는 것이어도 상관없다.
또한, 처리 온도의 상한은 당연히 실리콘의 융점 이하일 필요가 있다.
결합 열처리의 처리 시간은, 생산성 좋게 SOI 웨이퍼를 제조하기 위하여, 예를 들면 6시간 이하로 하는 것이 바람직하고, 4시간 이하로 하는 것이 보다 바람직하다. 결합 열처리 후, 소정의 온도로 강온하고 나서 접합 웨이퍼(20)을 열처리 장치로부터 반출한다.
또한, 반출시의 열처리 장치의 온도는 예를 들면 800℃로 할 수가 있지만, 특히 이것에 한정되는 것은 아니다.
다음에, 공정(f)에서, 본드 웨이퍼(11)을 소망한 두께까지 박막화하고, 지지기판 (54)위에 매입 절연층(53)을 사이에 두고 SOI층(51)이 형성되어 있고, 다결정 실리콘 층(52)를 갖는 SOI 웨이퍼(50)을 얻는다.
또한, 이 본드 웨이퍼의 박막화는, 예를 들면, 비교적 후막(厚膜)의 SOI층의 형성에 적합한 평면연삭 및 경면 연마에 의한 방법이나 에칭에 의한 방법을 이용할 수도 있고, 박막 SOI층의 형성에 적합한 본드 웨이퍼와 베이스 웨이퍼를 접합시키는 공정(d)의 전에 미리 본드 웨이퍼의 접합면에 수소이온 또는 헬륨이온을 주입하는 것에 의해 박리용 이온 층을 형성해 두어, 접합시킨 후에 박리용 이온 주입층에서 본드 웨이퍼를 박리하는 것에 의해 박막화를 실시하는 이온 주입 박리법이라고 불리는 방법을 이용할 수도 있다.
또한, 이온 주입 박리법으로 박막화를 실시하는 경우에는, 실온에서 접합시킨 후에, 필요에 따라 500℃정도의 저온 열처리를 실시하여 박리를 실시한 후, 결합 강도를 높이기 위한 결합 열처리 공정(e)를 실시하는 공정 순서가 된다.
또한, 이 때, 접합시키는 웨이퍼 표면을 플라즈마 처리하는 것에 의해 활성화 한 후에 접합시키는 것에 의해, 상기 500℃정도의 열처리를 실시하는 일 없이, 기계적인 응력에 의해 박리용 이온 주입 층에서 박리하는 방법을 이용할 수도 있다.
또한, 이 박리용 이온 주입층의 형성은, 다결정 실리콘 층 형성 목적의 아르곤의 이온 주입 공정보다 먼저 행하여도 후에 행하여도 좋다.
또한, 이 박막화에 의한 본드 웨이퍼의 막두께는, 후에 SOI층상에 제작하려고 하는 디바이스에 따라 적절한 두께를 선택하면 되고, 특히 제한은 없지만, 예를 들면 이하와 같이 할 수가 있다.
우선, 공정(c)에서 본드 웨이퍼(11)에 아르곤을 이온 주입하여, SOI층 측에 이온 주입 데미지층을 형성했을 경우는, 이 박막화 공정에서는, 본드 웨이퍼(11)의 두께를 1㎛이상으로 하는 것이 바람직하다.
이것은, 통상의 이온주입장치에 의해 아르곤 이온이 주입되는 깊이가, 예를 들면 가속전압을 200 keV로 했을 경우, 약 0.5㎛이어서, 디바이스 제작 영역을 확보하기 위함이다.
또한, 본드 웨이퍼측의 막두께를 50㎛이하로 하면, SOI 웨이퍼를 디바이스 제작용 기판으로서 이용했을 때에, 절연층상에 활성영역을 갖는다고 하는 SOI 웨이퍼로서의 장점을 충분히 발휘할 수가 있다.
이상과 같은 공정을 거쳐 제조된 SOI 웨이퍼는, 매입 절연층의 직상 또는 직하의 적어도 한쪽에 다결정 실리콘 층을 갖는 구조가 된다.
이 다결정 실리콘 층에 의해, SOI층 또는 지지기판의, 매입 절연층과의 계면 영역 에 게터링 능력이 부가된다.
이와 같이 하여 다결정 실리콘 층(52)를 갖는 SOI 웨이퍼(50)을 얻는 것이지만, 전술한 바와 같이, 상기 도 1의 공정(c)에서 베이스 웨이퍼(14)에 아르곤을 이온 주입했을 경우와 본드 웨이퍼(11)에 이온 주입했을 경우는, 다결정 실리콘 층이 형성되는 위치가 다르다.
본드웨이퍼(11)에 이온 주입했을 경우는, 도 2(a)와 같이, SOI층(51)의, 매입 절연 층(53)과의 계면영역에 다결정 실리콘 층(52)가 형성된다.
반대로, 베이스 웨이퍼(14)에 이온 주입했을 경우는, 도 2(b)와 같이, 지지기판(5 4)의, 매입 절연층(53)과의 계면 영역에 다결정 실리콘 층(52)가 형성된다.
실리콘 단결정 층의, 절연층과의 계면 영역에 다결정 실리콘 층이 존재한다고 하는 구조 자체는 양자에 있어서 차이는 없기 때문에, 본래, 양자의 다결정 실리콘 층의 게터링 능력은 동등하다.
그러나, 금속 불순물의 실리콘 내의 확산속도와 실리콘 산화물내의 확산속도의 차이에 의해, 금속 불순물은 Box층을 통과하기 어렵다.
그 때문에, 디바이스 제작 영역이 되는 SOI층의 표면에 부착한 금속오염을 게터링 하려면, 게터링층은 SOI층의, Box층과의 계면영역에 형성되는 편이 바람직하다고 할 수 있다.
즉, 본드 웨이퍼의 표면에 아르곤을 이온 주입하여 다결정 실리콘 층을 형성하여, 접합을 실시하는 편이 보다 바람직하다.
다만, 베이스 웨이퍼의 표면에 아르곤을 이온 주입하여, 지지 기판의, Box층과의 계면영역에 다결정 실리콘 층이 형성되었을 경우라도, SOI 웨이퍼의 이면(裏面)에 게터링층을 도입하는 종래법의 경우보다는 효과적인 게터링 사이트를 얻을 수 있다.
또한, SOI 웨이퍼의 Box층의 두께는 해마다 얇은 것이 얻어지고 있다.
Box층의 두께가 예를 들면 100nm이하로 얇으면, 지지 기판과 Box층의 계면 영역에 형성된 다결정 실리콘 층에 의한 게터링 사이트라도, SOI층중의 금속 오염의 게터링에도 보다 유효하다.
또한, 본드 웨이퍼를 예를 들면 0.5㎛이하와 같이 매우 얇게 박막화하는 경우등에 있어서는, 디바이스 제작 영역을 확보하기 위하여, 본드 웨이퍼 측에 다결정 실리콘 층을 형성하지 않고, 베이스 웨이퍼측에 다결정 실리콘 층을 형성하는 것이 적합한 경우가 있다.
본 발명의 다른 실시 형태와 관련되는 SOI 웨이퍼의 제조방법에서는, 추가로 n+층을, 본 발명의 이온 주입 데미지층이 형성되는 층의 근방에 도입하여도 좋다.
이 n+층은 디바이스 구조의 면에서 필요하게 되는 경우가 있지만, 동시에 게터링 능력도 겸비하고 있으므로, 본 발명에 따라 형성된 다결정 실리콘 층에 의한 게터링 능력과 조합하여, 보다 강력한 게터링 사이트가 된다.
구체적으로는, 적어도 상기 도 1의 공정(d)의 접합 공정보다 전에, 아르곤을 이온 주입하는 표면과 같은 면으로부터 실리콘 중에서 도너가 되는 원소, 즉 인, 비소, 안티몬 등을 이온 주입하여 n+층을 형성하는 공정을 도입하는 것에 의해, 이러한 n+ 층을 도입할 수가 있다.
또한, 이와 같이, 접합 공정보다 전에 이온 주입 데미지층 외에 n+층을 도입하는 경우라도, 본 발명의 조건에 따라 아르곤의 이온 주입과 결합 열처리를 실시하면, 문제 없이 다결정 실리콘 층을 형성할 수가 있다.
실시예
이하, 본 발명의 실시예를 나타내어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.
(실시예 1, 2)
도 1에 나타낸 공정에 따라, 아래와 같이, 다결정 실리콘 층을 도입한 SOI 웨이퍼를 제조하였다.
우선, 두께 725㎛, 직경 200 mm, 면 방위{100} 경면 연마된 2매의 N형 실리콘 단결정 웨이퍼를 준비하였다(a)
베이스 웨이퍼(14)의 표면에, Box층이 되는 막두께 약 1㎛의 실리콘 산화막(13)을 열 산화에 의해 형성했다(b).
그 다음에, 본드 웨이퍼(11)의 표면에, 가속전압 60keV, 도즈량 1×1015 atoms /cm2(실시예 1), 4×1016 atoms/cm2(실시예 2)의 조건으로 아르곤을 이온 주입했다(c). ·
다음에, 본드 웨이퍼(11)과 베이스 웨이퍼(14)를, 본드 웨이퍼(11)에 아르곤을 이온 주입한 면을 접합면으로 하여 실리콘 산화막(13)을 사이에 오도록 하여 밀착시켜 접합시켰다(d).
그 다음에, 결합 강도를 높이기 위한 결합 열처리를 이하의 조건으로 행하였다(e).
즉, 800℃로 설정한 열처리로에 접합 웨이퍼를 투입하고, 최고 온도 1150℃까지 10℃／분의 승온 속도로 승온하여 2시간 유지한 후에, 800℃까지 강온하고 나서 웨이퍼를 열처리로 밖으로 인출하였다.
그 후, 접합 웨이퍼(20)의 본드 웨이퍼(11)측을, 평면연삭 및 경면연마에 의해, 약 12㎛의 두께가 될 때까지 박막화하여, SOI 웨이퍼(50)을 얻었다(f).
이와 같이 하여 제조한 SOI 웨이퍼를, 두께 방향으로 절단하고, 이 절단면을 연마 한 후, 단면 TEM 관찰을 실시했다.
또한, 이와 같이 제조한 SOI 웨이퍼의 게터링 능력을 다음과 같이 평가했다.
우선, SOI층 표면에 Ni를 약 1×1013 atoms/cm2의 농도로 도포하고, 질소 분위기하에서 1000℃에서 1시간 열처리를 실시하여 내부로 확산시켰다.
다음에, 표면 산화막, SOI층, Box층, 지지기판 표층(Box층측의 표면으로부터 약 2㎛까지)을 단계적으로 에칭하여, 그 용액 중의 Ni 농도를 ICP－MS(유도결합플라즈마 질량분석법)으로 측정하는 것에 의해, Ni 농도의 깊이 방향 분포를 측정했다. 표면 산화막과 Box층은 HF 용액에 의해 각각 1 단계에서, SOI층은 혼산 용액에 의해 SOI층 표면으로부터 약 2㎛스텝으로 6 단계로 분할하여, 지지 기판 표층은 혼산 용액에 의해 1 단계에서 측정했다.
게터링 능력의 측정 결과를 도 6((a) 실시예 1, (b) 실시예 2)에 나타내었다.
또한, 횡축의「SiO2」는 표면 산화막을, 「SOI-1~6」은 분할하여 측정한 SOI층을 표면측부터 순서, 「Box」는 Box층을, 「Base」는 지지기판표층을,「SUM」은 합계를 각각 나타낸다.
또한, 단면 TEM 사진을 도 10((a) 실시예 1, (b) 실시예 2)에 나타내었다.
도 10의 단면 TEM 사진으로부터, 실시예 1의 조건에서는 SOI층의, Box층과의 계면 영역에 다결정 실리콘 층이 형성되기 시작하고 있고, 실시예 2의 조건에서는 보다 확실히 다결정 실리콘 층이 형성되고 있는 것을 알 수 있었다.
또한, SOI층의 Box층으로부터의 거리가 0~2㎛인 층(SOI- 6)을 게터링층으로 하면, 이 게터링층에 Ni가 많이 트랩되어 있어, 높은 게터링 능력을 갖고 있다는 것을 알 수 있었다.
(실시예 3)
도즈량을 4×1016 atoms/cm2으로 하여 아르곤을 베이스 웨이퍼(14)에 이온 주입하여, 본드 웨이퍼(11)에 두께 약 50nm의 산화막을 형성한 것 외에는 실시예 1과 같은 방법에 따라, 도 2(b)와 같은 구조를 가지는 SOI 웨이퍼를 제조했다.
그 후, 실시예 1과 같은 수법에 의해 게터링 능력의 평가를 실시하고, 결과를 도 7에 나타내었다.
그 결과, 베이스 웨이퍼 표층 2㎛에 Ni가 트랩되어 있고, 이 층을 게터링층으로서 높은 게터링 능력을 갖고 있는 것을 알 수 있었다.
(비교예 1)
도즈량을 1×1014 atoms/cm2으로 하여 아르곤을 본드 웨이퍼에 이온 주입하고, 실시예 1과 같은 방법에 의해 SOI 웨이퍼를 제조하였다.
그 후, 실시예 1과 같은 수법에 의해 SOI 웨이퍼의 단면 TEM 관찰을 실시하고, 게터링 능력의 평가를 실시했다.
게터링 능력의 평가 결과를 도 8에 나타내고, 단면 TEM 사진을 도 11에 나타내었다.
도 11의 단면 TEM 사진으로부터는 다결정 실리콘 층의 형성은 확인할 수 없었다.
또한, 도 8로부터, SOI층의, Box층과의 계면영역에 게터링 능력을 갖고 있지만, SOI층 표면 근방에 Ni가 잔류하고 있어, 게터링 능력은 실시예 1, 2에 비하면, 낮은 것을 알 수 있었다.
(비교예 2)
본드 웨이퍼의 표면에 CVD법에 의해 막두께 약 4㎛의 다결정 실리콘 막을 형성한 후, 이 다결정 실리콘 막을 1㎛가 될 때까지 연마했다.
이 다결정 실리콘 막을, 베이스 웨이퍼의 표면에 형성한 실리콘 산화막과 서로 마 주 보게 하여 접합시키고, 실시예 1과 같은 방법에 의해 SOI 웨이퍼를 제조했다.
다만, 본드 웨이퍼의 막두께를 약 10㎛가 될 때까지 박막화했다.
그 후, SOI층의 측정을 스텝 폭을 2.5㎛로 하여 4 분할로 행한 것 이외는 실시예 1과 같은 방법으로 게터링 능력의 평가를 실시하고, 결과를 도 9에 나타내었다. ·
그 결과 게터링 능력을 갖는 SOI 웨이퍼로 할 수가 있었지만, 다결정 실리콘 막의 연마가 필요하게 되는 등 공정이 복잡하여 생산성이 낮았다.
(실시예 4~7, 비교예 3~7)
도 1에 나타난 바와 같은 공정에 따라, 아래와 같이, 다결정 실리콘 층을 도입한 SOI 웨이퍼를 추가로 제조했다.
우선, 두께 725㎛, 직경 200 mm, 면 방위{100}의 경면 연마된 2매의 N형 실리콘 단결정 웨이퍼를 준비했다(a).
베이스 웨이퍼(14)의 표면에, Box층이 되는 막두께 약 1㎛의 실리콘 산화막(13)을 열 산화에 의해 형성했다(b).
그 다음에, 본드 웨이퍼(11)의 표면에, 가속전압 60keV, 도즈량 1×1014 atoms/cm2 (비교예 3), 5×1014 atoms/cm2(비교예 4, 5), 1×1015 atoms/cm2(실시예 4, 6, 비교예 6), 1×1016 atoms/cm2(실시예 5, 7, 비교예 7)의 조건으로 아르곤을 이온주입 했다(c).
다음에, 본드 웨이퍼(11)과 베이스 웨이퍼(14)를, 본드 웨이퍼(11)에 아르곤을 이 온 주입한 면을 접합면으로 하여 실리콘 산화막(13)을 사이에 오도록하여 밀착시켜 접합시켰다(d).
그 다음에, 결합 강도를 높이기 위한 결합 열처리를 이하의 조건으로 행하였다(e). 즉, 800℃로 설정한 열처리로에 접합시킨 웨이퍼를 투입하고, 최고 온도 1150℃까지 10℃／분 (비교예 3, 4, 실시예 4, 5), 5℃／분 (비교예 5, 실시예 6, 7), 1℃／분 (비교예 6, 7)의 승온속도로 승온하여 2시간 유지한 후에, 800℃까지 강온하고 나서 웨이퍼를 열처리로 밖으로 인출하였다.
그 후, 접합 웨이퍼(20)의 본드 웨이퍼(11)측을, 평면연삭 및 경면연마에 의해, 약 12㎛의 두께가 될 때까지 박막화하여, SOI 웨이퍼(50)을 얻었다(f).
이와 같이 하여 제조한 각 아르곤 도즈량과 승온조건의 SOI 웨이퍼를, 두께 방향으로 절단하고, 이 절단면을 연마한 후, 단면 TEM 관찰을 실시했다.
단면 TEM 사진을 도 12(a)-도 12(i)에 나타내었다.
도 12의 단면 TEM 사진으로부터, (f: 실시예 6), (g： 실시예 7)의 조건에서는 SOI층의, Box층과의 계면영역에 다결정 실리콘 층이 형성되기 시작하고 있고, (c： 실시예 4), (d： 실시예 5)의 조건에서는 보다 확실히 다결정 실리콘 층이 형성되어 있는 것을 알 수 있었다.
또한, 본 발명은, 상기 실시 형태에 한정되는 것은 아니다.
상기 실시 형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 같은 작용효과를 나타내는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.

Claims (8)

  1. 적어도,
    실리콘 단결정으로 이루어지는 베이스 웨이퍼와 본드 웨이퍼를 준비하는 공정,
    상기 베이스 웨이퍼와 상기 본드 웨이퍼의 적어도 한쪽의 표면에 절연막을 형성하는 공정,
    상기 베이스 웨이퍼와 상기 본드 웨이퍼를, 상기 절연막을 개입시켜 접합시키는 공정,
    상기 베이스 웨이퍼와 본드 웨이퍼를 접합시킨 접합 웨이퍼를 열처리하여 결합 강도를 높이는 결합 열처리 공정 및
    접합된 상기 본드 웨이퍼를 박막화하는 공정을 구비하는 SOI 웨이퍼의 제조방법에 있어서, 적어도 상기 접합 공정보다 전에, 상기 베이스 웨이퍼 또는 상기 본드 웨이퍼의 어느쪽인가의 한쪽의 표면으로부터, 도즈량을 1×1015 atoms/cm2 이상으로하여 아르곤을 이온 주입하는 공정을 구비하고,
    상기 접합 공정에서는, 상기 아르곤을 이온 주입한 면을 접합면으로 하는 것으로 하고, 상기 결합 열처리의 처리온도까지의 승온 속도를 5℃／분 이상으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  2. 제1항에 있어서, 상기 결합 열처리는 1100℃이상에서 2시간 이상 유지하는 것으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 본드 웨이퍼의 박막화에 있어서, 이 본드 웨이퍼의 막두께를 1㎛ 이상 50㎛ 이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서, 상기 절연막을 실리콘 산화막 또는 실리콘 질화막 또는 이것들을 조합시킨 것으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  5. 제1항 내지 제4항 중의 어느 한 항에 있어서, 상기 본드 웨이퍼의 박막화를, 상기 본드 웨이퍼를 연삭하는 것에 의해 실시하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  6. 제1항 내지 제4항 중의 어느 한 항에 있어서, 상기 본드 웨이퍼의 박막화를, 미리, 상기 접합공정보다 전에, 수소 또는 헬륨을 상기 본드 웨이퍼의 표면으로부터 이온 주입하는 것에 의해 박리용 이온 주입층을 형성하고, 상기 본드 웨이퍼의 박막화공정에 있어서, 박리 열처리에 의해 상기 박리용 이온 주입층에서 상기 본드 웨이퍼를 박리하는 것에 의해 실시하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  7. 제1항 내지 제6항 중의 어느 한 항에 있어서, 적어도 상기 접합 공정보다 전에, 상기 아르곤을 이온 주입하는 표면으로부터 실리콘 중에서 도너가 되는 원소를 이온 주입하여 n+층을 형성하는 공정을 구비하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  8. 제7항에 있어서, 상기 도너가 되는 원소는, 인, 비소, 안티몬의 적어도 일종으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
KR1020087026294A 2006-04-27 2007-04-16 Ｓｏｉ웨이퍼의 제조방법 KR101340002B1 (ko)

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