JP2008177530A - 半導体基板およびその製造方法 - Google Patents
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Abstract
【課題】異なる結晶面方位を有する半導体ウェーハを直接接合することによって形成される半導体基板であって、接合界面の平坦性を改善し、表面粗さ（ラフネス）を低減することにより、表面に形成される半導体デバイスの特性が向上する半導体基板およびその製造方法を提供する。
【解決手段】第１の半導体ウェーハと第２の半導体ウェーハとが直接接合されることによって形成される半導体基板であって、第１の半導体ウェーハと第２の半導体ウェーハとのいずれか一方の半導体ウェーハの表面が概ね｛１００｝面方位を有し、他方の半導体ウェーハの表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有することを特徴とする半導体基板およびその製造方法。
【選択図】図１
【解決手段】第１の半導体ウェーハと第２の半導体ウェーハとが直接接合されることによって形成される半導体基板であって、第１の半導体ウェーハと第２の半導体ウェーハとのいずれか一方の半導体ウェーハの表面が概ね｛１００｝面方位を有し、他方の半導体ウェーハの表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有することを特徴とする半導体基板およびその製造方法。
【選択図】図１
Description
本発明は、半導体基板およびその製造方法に関し、特に異なる結晶面方位を有する半導体ウェーハを直接接合することによって形成される半導体基板およびその製造方法に関する。
現在の半導体製品の製造においては、一般に、表面が単一の結晶面方位を有するシリコンウェーハなどの半導体ウェーハが使用される。特に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）においては、結晶面方位が（１００）のシリコンウェーハを使用することが主流となっている。
シリコンウェーハにおいては、ＭＯＳＦＥＴのキャリアのうち、電子は（１００）結晶面方位の＜１１０＞方向で、正孔は（１１０）結晶面方位の＜１１０＞方向で高い移動度を有することが知られている。すなわち、（１００）結晶面方位での正孔移動度は、電子移動度にくらべて１／２〜１／４になる。このアンバランスを補うため、通常、正孔をキャリアとするｐＭＯＳＦＥＴのチャネル幅は、電子をキャリアとするｎＭＯＳＦＥＴに対し幅広くなるように設計されている。この設計により、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの駆動電流のバランスが保たれ、均一な回路動作が保障されている。もっとも、この場合には、幅広のｐＭＯＳＦＥＴによりＬＳＩのチップ面積が増大するという別の問題がある。
他方、（１１０）結晶面方位での＜１１０＞方向の正孔移動度は、（１００）結晶面方位での正孔移動度に比べて約２倍になる。したがって、（１１０）面上に形成されたｐＭＯＳＦＥＴは、（１００）面上に形成されたｐＭＯＳＦＥＴに比べて高い駆動電流を示す。しかし、残念ながら、（１１０）結晶面方位での電子移動度は、（１００）結晶面方位に比べて大幅に劣化するためｎＭＯＳＦＥＴの駆動能力は劣化する。
このように、表面が（１１０）結晶面方位を有するシリコンウェーハは、正孔移動度に優れるためｐＭＯＳＦＥＴにとって最適であるが、電子移動度に劣るためｎＭＯＳＦＥＴには適していない。逆に、表面が（１００）結晶面方位を有するシリコンウェーハは、電子移動度に優れるためｎＭＯＳＦＥＴにとって最適であるが、正孔移動度に劣るためｐＭＯＳＦＥＴには適していない。
そこで、２枚のウェーハの接合（貼り合わせ）によって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成し、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴをそれぞれ最適な結晶面方位の上に作成する様々な技術が提案されている。すなわち、例えば、シリコンウェーハ表面に（１００）面と（１１０）面の領域を作成し、（１００）面上にｎＭＯＳＦＥＴを、（１１０）面上にｐＭＯＳＦＥＴを形成することにより、高性能かつ高集積化されたＬＳＩの実現を可能とする技術が提案されている。
その技術の一つとして、異なる結晶面方位を表面に有するシリコンウェーハ同士を直接接合したのち、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）が、例えば、特許文献１に開示されている。
その技術の一つとして、異なる結晶面方位を表面に有するシリコンウェーハ同士を直接接合したのち、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）が、例えば、特許文献１に開示されている。
また、トランジスタのチャネルを流れるキャリアの大部分は、チャネル最表面、すなわち、チャネル表面から深さ３ｎｍ程度の領域を流れていると考えられる。そして、従来、このキャリアの移動度を劣化させる要因として、チャネル不純物、フォノン、あるいはチャネル表面粗さ（ラフネス）によるキャリアの散乱が知られていた。
チャネル不純物による散乱を抑制する技術としては、例えば、ＳＯＩ（Ｓｉｌｏｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層にトランジスタを形成し、チャネルの完全空乏化を可能にすることで、不純物濃度を下げる技術が提案されている。
また、フォノン散乱を抑制するためには、半導体の格子振動を抑制するため、トランジスタを低温で動作させることが有効である。
そして、表面粗さ（ラフネス）を改善する手段のひとつとして、シリコンウェーハ表面を、アルゴンガス雰囲気中でアニールして、ウェーハ表面のシリコン原子を最構成し、平坦面を形成する技術が開示されている（特許文献２）。
ＵＳ ７，０６０，５８５ Ｂ１
特開平８−２６４４０１号公報
また、フォノン散乱を抑制するためには、半導体の格子振動を抑制するため、トランジスタを低温で動作させることが有効である。
そして、表面粗さ（ラフネス）を改善する手段のひとつとして、シリコンウェーハ表面を、アルゴンガス雰囲気中でアニールして、ウェーハ表面のシリコン原子を最構成し、平坦面を形成する技術が開示されている（特許文献２）。
もっとも、ＡＴＲ法においては、上記のようにアモルファス化した上層のシリコンを再結晶化する際に、上層と下層の界面、すなわち、異なる結晶面方位を有する２枚のウェーハの接合界面の粗さ（ラフネス）が大きいと、アニールで再結晶化したシリコン単結晶に結晶欠陥が生じやすい。また、接合界面の平坦性が悪いと、後の熱処理等によりミスフィット転位が生じ、半導体デバイス特性を劣化させる。
また、ＬＳＩの微細化が進行し、トランジスタのチャネル長が５０ｎｍをきるようになってくると、チャネル領域の面積が小さくなるため、チャネル中に存在する不純物は１個以下となってくる。したがって、もはや不純物によるキャリアの散乱は、キャリア移動度劣化の支配要因ではなくなってくる。また、フォノン散乱は、半導体材料とトランジスタの動作温度によって決定されてしまう。
そこで、さらに、キャリア移動度を改善し、微細トランジスタの特性を向上させるためには、特に、チャネル表面粗さ（ラフネス）を制御して平坦化することで、キャリアの散乱を抑制することが重要となってくる。
また、ＬＳＩの微細化が進行し、トランジスタのチャネル長が５０ｎｍをきるようになってくると、チャネル領域の面積が小さくなるため、チャネル中に存在する不純物は１個以下となってくる。したがって、もはや不純物によるキャリアの散乱は、キャリア移動度劣化の支配要因ではなくなってくる。また、フォノン散乱は、半導体材料とトランジスタの動作温度によって決定されてしまう。
そこで、さらに、キャリア移動度を改善し、微細トランジスタの特性を向上させるためには、特に、チャネル表面粗さ（ラフネス）を制御して平坦化することで、キャリアの散乱を抑制することが重要となってくる。
そこで、発明者らは、接合界面の粗さ（ラフネス）および半導体表面粗さ（ラフネス）が、半導体基板表面の｛１１０｝面に対する傾斜角（オフ角）に依存する可能性に着目して検討を行った。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、異なる結晶面方位を有する半導体ウェーハを直接接合することによって形成される半導体基板であって、接合界面の平坦性を改善し、表面粗さ（ラフネス）を低減することにより、表面に形成される半導体デバイスの特性が向上する半導体基板およびその製造方法を提供することにある。
本発明の一態様の半導体基板は、
第１の半導体ウェーハと第２の半導体ウェーハとが直接接合されることによって形成される半導体基板であって、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとのいずれか一方の半導体ウェーハの表面が概ね｛１００｝面方位を有し、
他方の半導体ウェーハの表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有することを特徴とする。
第１の半導体ウェーハと第２の半導体ウェーハとが直接接合されることによって形成される半導体基板であって、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとのいずれか一方の半導体ウェーハの表面が概ね｛１００｝面方位を有し、
他方の半導体ウェーハの表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有することを特徴とする。
ここで、前記他方の半導体ウェーハの表面が｛１１０｝面に対して、６度以上９度以下の傾斜角（オフ角）を有することが望ましい。
ここで、前記他方の半導体ウェーハの表面の前記｛１１０｝面に対する傾斜方向の前記｛１１０｝面上の方位角が、＜１００＞方向に対して±５度の範囲にあることが望ましい。
また、前記他方の半導体ウェーハの膜厚が、前記一方の半導体ウェーハの膜厚よりも薄いことが望ましい。
本発明の一態様の半導体基板の製造方法は、
第１の半導体ウェーハと第２の半導体ウェーハとを貼り合わせる工程を有する半導体基板の製造方法であって、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとのいずれか一方の半導体ウェーハを、半導体単結晶インゴットを｛１００｝面に対して概ね水平にスライスすることによって準備する工程と
他方の半導体ウェーハを、半導体単結晶インゴットを｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）でスライスすることによって準備する工程を有することを特徴とする。
第１の半導体ウェーハと第２の半導体ウェーハとを貼り合わせる工程を有する半導体基板の製造方法であって、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとのいずれか一方の半導体ウェーハを、半導体単結晶インゴットを｛１００｝面に対して概ね水平にスライスすることによって準備する工程と
他方の半導体ウェーハを、半導体単結晶インゴットを｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）でスライスすることによって準備する工程を有することを特徴とする。
この製造方法において、前記他方の半導体ウェーハを、半導体単結晶インゴットを｛１１０｝面に対して６度以上９度以下の傾斜角（オフ角）でスライスすることによって準備する工程を有することが望ましい。
この製造方法において、前記他方の半導体ウェーハ表面の前記｛１１０｝面に対する傾斜方向の前記｛１１０｝面上の方位角が、＜１００＞方向に対して±５度の範囲となるようにスライスすることが望ましい。
この製造方法において、前記貼り合わせる工程の後に、
前記他方の半導体ウェーハを薄膜化する工程と、
前記貼り合わせる工程において接合された半導体ウェーハを、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することが望ましい。
前記他方の半導体ウェーハを薄膜化する工程と、
前記貼り合わせる工程において接合された半導体ウェーハを、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することが望ましい。
また、この製造方法において、前記貼り合わせる工程の前に、
前記他方の半導体ウェーハを、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することが望ましい。
前記他方の半導体ウェーハを、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することが望ましい。
また、本発明の別の一態様の半導体基板は、
上記本導体基板の製造方法のいずれかによって製造され、半導体単結晶インゴットを｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）でスライスする工程を有することを特徴とする。
上記本導体基板の製造方法のいずれかによって製造され、半導体単結晶インゴットを｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）でスライスする工程を有することを特徴とする。
本発明によれば、異なる結晶面方位を有する半導体ウェーハを直接接合することによって形成される半導体基板であって、接合界面の平坦性を改善し、表面粗さ（ラフネス）を低減することにより、表面に形成される半導体デバイスの特性が向上する半導体基板およびその製造方法を提供することが可能になる。
以下、本発明に係る半導体基板およびその製造方法についての実施の形態につき、添付図面に基づき説明する。
なお、実施の形態においては、半導体基板としてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
また、本明細書中においては、（１００）面、（１１０）面と結晶学的に等価な面を代表する表記として、それぞれ、｛１００｝面、｛１１０｝面という表記を用いる。そして、〔１００〕方向、〔１１０〕方向と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。
なお、実施の形態においては、半導体基板としてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
また、本明細書中においては、（１００）面、（１１０）面と結晶学的に等価な面を代表する表記として、それぞれ、｛１００｝面、｛１１０｝面という表記を用いる。そして、〔１００〕方向、〔１１０〕方向と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。
〔第１の実施の形態〕
本実施の形態の半導体基板は、第１のシリコンウェーハと第２のシリコンウェーハとが直接接合されることによって形成される半導体基板であって、第１のシリコンウェーハの表面が概ね｛１００｝面方位を有し、第２のシリコンウェーハの表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有することを特徴とする。
そして、本実施の形態においては、第１のシリコンウェーハが基板側となるベースウェーハ、第２のシリコンウェーハが活性層側となるボンドウェーハとなっている。
本実施の形態の半導体基板は、第１のシリコンウェーハと第２のシリコンウェーハとが直接接合されることによって形成される半導体基板であって、第１のシリコンウェーハの表面が概ね｛１００｝面方位を有し、第２のシリコンウェーハの表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有することを特徴とする。
そして、本実施の形態においては、第１のシリコンウェーハが基板側となるベースウェーハ、第２のシリコンウェーハが活性層側となるボンドウェーハとなっている。
なお、ここで直接接合とは、２枚のウェーハの接合界面に厚いシリコン酸化膜がない状態、すなわち、連続したシリコン酸化膜層が形成されていない状態をいう。
また、表面が概ね｛１００｝面方位を有するとは、具体的には、ウェーハ表面が｛１００｝面に対して、０度以上５度以下の範囲を有している場合をいう。
また、表面が概ね｛１００｝面方位を有するとは、具体的には、ウェーハ表面が｛１００｝面に対して、０度以上５度以下の範囲を有している場合をいう。
図１に本実施の形態の半導体基板の模式図を示す。図１（ａ）に示すように、第１のシリコンウェーハである｛１００｝面方位ウェーハ１０２をベースウェーハとして、第２のシリコンウェーハである｛１１０｝面方位ウェーハ１０４がボンドウェーハとして、厚い酸化膜を介することなく直接接合されている。
そして、本実施の形態においては、後にＡＴＲ法等を使って、半導体基板表面に異なる面方位を有する領域を現出させる必要から、｛１１０｝面方位ウェーハ１０４が｛１００｝面方位ウェーハ１０２よりも薄膜化されている。具体的には、１００ｎｍから１μｍ程度の厚さとなっている。
そして、本実施の形態においては、後にＡＴＲ法等を使って、半導体基板表面に異なる面方位を有する領域を現出させる必要から、｛１１０｝面方位ウェーハ１０４が｛１００｝面方位ウェーハ１０２よりも薄膜化されている。具体的には、１００ｎｍから１μｍ程度の厚さとなっている。
そして、上述したように、本実施の形態においては、図１（ｂ）に示すように、シリコンウェーハ１０２の表面が、｛１１０｝面に対する傾斜角（オフ角）、すなわち、シリコンウェーハの｛１１０｝面に対する傾斜方向と、｛１１０｝面の間の角度αが０度以上０．１２度以下、または、５度以上１１度以下となっている。
なお、図１（ａ）における｛１００｝面方位を有するシリコンウェーハ表面の＜１１０＞方向と、｛１１０｝面方位を有するシリコンウェーハ表面の＜１１０＞方向と間の角度（回転角；図１（ａ）の角度γ）については特に限定されるものではない。しかしながら、接合されたシリコン基板上にＣＭＯＳ（Ｃｏｍｐｌｅｍｔｎｔａｒｙ ＭＯＳ）ＬＳＩを形成する場合に、回転角を０度とすることが、もっとも設計効率よく移動度増加の利点を引き出してＬＳＩの性能を向上させることができるという点からは、γ＝０度であることが望ましい。すなわち、γ＝０度とすることにより、ＬＳＩのｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのチャネルを直行または平行な方向に配置することで、双方のキャリア移動度を最大とすることが可能となる。したがって、ＬＳＩの配置が容易となり設計効率が向上するのである。
本実施の形態の半導体基板によれば、後のウェーハ製造工程あるいは半導体デバイス製造工程で行われる熱処理後の接合界面の平坦性が向上し、格子不整合に伴うミスフィット転位や界面準位の増加を効果的に抑制するという作用・効果を得ることができる。
したがって、半導体基板表面に形成される半導体デバイスの特性が向上する。具体的には、例えば、ＡＴＲ法における再結晶化の際に、ミスフィット転位に起因する結晶欠陥が再結晶化領域に生ずることを抑制できる。また、例えば、界面準位を減少させることにより、接合界面を横切るｐｎジャンクションにおけるリーク電流を低減することが可能となる。
また、後のウェーハ製造工程あるいは半導体デバイス製造工程で行われる表面平坦化熱処理等の熱処理後の表面粗さ（ラフネス）が向上し、この半導体基板上に形成されるＭＯＳＦＥＴが高性能化するという作用・効果が得られる。これは、表面粗さが低減することにより、散乱によるキャリア移動度の劣化を防止できるからである。さらに、ＭＯＳＦＥＴの高性能化のみならず、絶縁膜−半導体界面のラフネスが低減することによるゲート絶縁膜の耐圧・信頼性向上も図ることができる。
したがって、半導体基板表面に形成される半導体デバイスの特性が向上する。具体的には、例えば、ＡＴＲ法における再結晶化の際に、ミスフィット転位に起因する結晶欠陥が再結晶化領域に生ずることを抑制できる。また、例えば、界面準位を減少させることにより、接合界面を横切るｐｎジャンクションにおけるリーク電流を低減することが可能となる。
また、後のウェーハ製造工程あるいは半導体デバイス製造工程で行われる表面平坦化熱処理等の熱処理後の表面粗さ（ラフネス）が向上し、この半導体基板上に形成されるＭＯＳＦＥＴが高性能化するという作用・効果が得られる。これは、表面粗さが低減することにより、散乱によるキャリア移動度の劣化を防止できるからである。さらに、ＭＯＳＦＥＴの高性能化のみならず、絶縁膜−半導体界面のラフネスが低減することによるゲート絶縁膜の耐圧・信頼性向上も図ることができる。
なお、熱処理後の接合界面の平坦性の向上は、ベースウェーハ１０４の膜厚が薄いほど顕著である。これは、ベースウェーハ１０４が薄いほど界面シリコン酸化膜の酸素の外方拡散が促進されるため、界面におけるシリコンの再配列が生じやすいためである。したがって、ベースウェーハである第２のシリコンウェーハの膜厚は１μｍ以下、より望ましくは２００ｎｍ以下であることが望ましい。
なお、ここでいう表面平坦化熱処理とは、半導体基板表面の原子を最構成することにより、半導体表面を平坦化する熱処理をいい、例えば、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で行われる熱処理を言う。
また、本実施の形態においては、半導体基板表面の｛１１０｝面に対する傾斜角を６度以上９度以下とすることがより望ましい。なぜなら、この範囲に傾斜角を限定することにより、熱処理後の一層の界面平坦性向上効果および表面粗さ低減効果が得られるからである。
また、本実施の形態において、必ずしも、｛１１０｝面に対する傾斜方向の方位角については限定するものではない。ここで方位角とは、図２に示すβのように、シリコンウェーハの傾斜方向を｛１１０｝面上へ投影した方向と、同一の｛１１０｝面上にある＜１００＞方向との間の角度をいう。
しかしながら、シリコンウェーハ表面の｛１１０｝面に対する傾斜方向の｛１１０｝面上の方位角が、＜１００＞方向に対して±５度の範囲にあること、すなわち、図２に示す方位角βが０度±５度の範囲にあることが望ましい。なぜなら、方位角βを０度±５度の範囲にすることにより、シリコンウェーハ上に形成されるｐＭＯＳＦＥＴにおいて、正孔移動度の向上をもっとも享受できることになるからである。すなわち、正孔移動度がもっとも大きくなるのは＜１１０＞方向についてであるところ、＜１１０＞方向と垂直な＜１００＞方向にシリコンウェーハ表面を傾斜させることにより、常に、ｐＭＯＳＦＥＴの正孔移動方向を＜１１０＞方向に平行とすることが可能となる。したがって、チャネル中の正孔移動方向が、＜１１０＞方向と斜行することによる移動度劣化が生じない。また、インゴットからシリコンウェーハをスライスにより切り出す際の傾斜角がばらついても、常に、ｐＭＯＳＦＥＴの正孔移動方向を＜１１０＞方向に平行とすることが可能となる。したがって、傾斜角のばらつきに起因する移動度のばらつきも抑制されるという利点もある。
しかしながら、シリコンウェーハ表面の｛１１０｝面に対する傾斜方向の｛１１０｝面上の方位角が、＜１００＞方向に対して±５度の範囲にあること、すなわち、図２に示す方位角βが０度±５度の範囲にあることが望ましい。なぜなら、方位角βを０度±５度の範囲にすることにより、シリコンウェーハ上に形成されるｐＭＯＳＦＥＴにおいて、正孔移動度の向上をもっとも享受できることになるからである。すなわち、正孔移動度がもっとも大きくなるのは＜１１０＞方向についてであるところ、＜１１０＞方向と垂直な＜１００＞方向にシリコンウェーハ表面を傾斜させることにより、常に、ｐＭＯＳＦＥＴの正孔移動方向を＜１１０＞方向に平行とすることが可能となる。したがって、チャネル中の正孔移動方向が、＜１１０＞方向と斜行することによる移動度劣化が生じない。また、インゴットからシリコンウェーハをスライスにより切り出す際の傾斜角がばらついても、常に、ｐＭＯＳＦＥＴの正孔移動方向を＜１１０＞方向に平行とすることが可能となる。したがって、傾斜角のばらつきに起因する移動度のばらつきも抑制されるという利点もある。
〔第２の実施の形態〕
本実施の形態の半導体基板は、第１の実施の形態同様、第１のシリコンウェーハの表面が概ね｛１００｝面方位を有し、第２のシリコンウェーハの表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有することを特徴とする。
そして、本実施の形態においては、第１のシリコンウェーハが活性層側となるボンドウェーハ、第２のシリコンウェーハが基板側となるベースウェーハなっていること以外は、第１の実施の形態と同様であるので記述を省略する。
本実施の形態の半導体基板は、第１の実施の形態同様、第１のシリコンウェーハの表面が概ね｛１００｝面方位を有し、第２のシリコンウェーハの表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有することを特徴とする。
そして、本実施の形態においては、第１のシリコンウェーハが活性層側となるボンドウェーハ、第２のシリコンウェーハが基板側となるベースウェーハなっていること以外は、第１の実施の形態と同様であるので記述を省略する。
本実施の形態においては、半導体デバイスを形成する表面が｛１００｝面方位を有しているが、ＡＴＲ法を施した場合に、この表面に｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有する面が現出する。
したがって、本実施の形態の半導体基板においても、ＡＴＲ法を施した後の、熱処理後は表面粗さ（ラフネス）が向上し、この半導体基板上に形成されるＭＯＳＦＥＴが高性能化するという作用・効果が得られる点は第１の実施の形態と同様である。
したがって、本実施の形態の半導体基板においても、ＡＴＲ法を施した後の、熱処理後は表面粗さ（ラフネス）が向上し、この半導体基板上に形成されるＭＯＳＦＥＴが高性能化するという作用・効果が得られる点は第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、本発明の半導体基板の製造方法の実施の形態について説明する。
本実施の形態の半導体基板の製造方法は、第１のシリコンウェーハと第２のシリコンウェーハとを貼り合わせる工程を有する半導体基板の製造方法であって、第１のシリコンウェーハを、シリコン単結晶インゴットを｛１００｝面に対して概ね水平にスライスすることによって準備する工程と、第２のシリコンウェーハを、半導体単結晶インゴットを｛１１０｝面に対して０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）でスライスすることによって準備する工程を有することを特徴とする。
そして、貼り合わせる工程の後に、第２のシリコンウェーハを薄膜化する工程と、接合されたシリコンウェーハを、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有する。
次に、本発明の半導体基板の製造方法の実施の形態について説明する。
本実施の形態の半導体基板の製造方法は、第１のシリコンウェーハと第２のシリコンウェーハとを貼り合わせる工程を有する半導体基板の製造方法であって、第１のシリコンウェーハを、シリコン単結晶インゴットを｛１００｝面に対して概ね水平にスライスすることによって準備する工程と、第２のシリコンウェーハを、半導体単結晶インゴットを｛１１０｝面に対して０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）でスライスすることによって準備する工程を有することを特徴とする。
そして、貼り合わせる工程の後に、第２のシリコンウェーハを薄膜化する工程と、接合されたシリコンウェーハを、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有する。
以下、本実施の形態の半導体基板の製造方法について、図３の製造工程フロー図を参照しつつ、より具体的に記載する。
まず、図３（ａ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位｛１００｝のシリコン単結晶インゴットを、｛１００｝面に対して概ね水平にスライスすることによって作製する。ここで、｛１００｝面に対して概ね水平とは、具体的には｛１００｝面に対して０度以上５度以下の傾斜角（オフ角）を有するようにスライスすることをいう。続いて、このシリコンウェーハを、例えば、ＲＣＡ洗浄を行った後に、ミラー研磨する。そうすることによって、表面が｛１００｝面に対して所定の傾斜角（オフ角）を有するベースウェーハ（第１のシリコンウェーハ）１０２を準備する。
なお、｛１００｝面に対する傾斜角を０度以上５度以下とするのは、この範囲を超えると、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴそれぞれについて、キャリアの移動度の増大効果を十分に享受できなくなる可能性があるためである。また、この範囲を超えると、後述する接合前の表面平坦化熱処理を付加した場合に、ウェーハ表面の平坦面が結晶面となる段差構造の形成が困難となるため、ウェーハ表面の平坦性向上効果が期待できなくなるためである。
次に、やはり、図３（ａ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位｛１１０｝のシリコン単結晶インゴットを、｛１１０｝面に対し、０度以上０．１２度以下、または、５度以上１１度以下、より望ましくは、６度以上９度以下の傾斜角（オフ角）でスライスすることによってボンドウェーハ（第２のシリコンウェーハ）１０４を作製する。
上述のように、０度以上０．１２度以下、または、５度以上１１度以下とすることにより製造される半導体基板の熱処理後の表面粗さが低減され、６度以上９度以下とすることによって、この表面粗さが一層低減されるからである。また、傾斜角が６度以上９度以下の範囲では、熱処理後の表面粗さの傾斜角依存性が小さく安定している。よってスライスする工程において、スライス角度がばらついても、熱処理後のウェーハ表面平坦性が安定するという利点もある。
上述のように、０度以上０．１２度以下、または、５度以上１１度以下とすることにより製造される半導体基板の熱処理後の表面粗さが低減され、６度以上９度以下とすることによって、この表面粗さが一層低減されるからである。また、傾斜角が６度以上９度以下の範囲では、熱処理後の表面粗さの傾斜角依存性が小さく安定している。よってスライスする工程において、スライス角度がばらついても、熱処理後のウェーハ表面平坦性が安定するという利点もある。
ここで、ＣＺ法による単結晶引上げの際に、種結晶の｛１１０｝面を、一般に行われるように、水平面に一致させる形で引上げを行うことも可能である。しかしながら、種結晶の｛１１０｝面を、あらかじめ、水平面に対して０度以上０．１２度以下、または、５度以上１１度以下、より望ましくは６度以上９度以下、例えば８度程度に傾斜させて、単結晶引上げを行うことが望ましい。
なぜなら、あらかじめ、種結晶を所望の傾斜角相当に傾けてシリコン単結晶インゴットを引上げることにより、スライス工程では、シリコン単結晶インゴットの長さ方向に対し概ね垂直にスライスすることになる。したがって、スライス加工が容易となるからである。また、概ね垂直にスライスすることにより、シリコン単結晶インゴット中、シリコンウェーハとして利用できずに廃棄する単結晶体積を少なくすることが可能となり、製造コストの削減が実現できるからである。
なぜなら、あらかじめ、種結晶を所望の傾斜角相当に傾けてシリコン単結晶インゴットを引上げることにより、スライス工程では、シリコン単結晶インゴットの長さ方向に対し概ね垂直にスライスすることになる。したがって、スライス加工が容易となるからである。また、概ね垂直にスライスすることにより、シリコン単結晶インゴット中、シリコンウェーハとして利用できずに廃棄する単結晶体積を少なくすることが可能となり、製造コストの削減が実現できるからである。
また、本実施の形態において、シリコン単結晶インゴットをスライスする工程において、必ずしも、｛１１０｝面に対する傾斜方向の方位角については限定するものではない。
しかしながら、切り出されるシリコンウェーハの表面の、｛１１０｝面に対する傾斜方向の｛１１０｝面上の方位角が、＜１００＞方向に対して±５度の範囲となるように、すなわち、図２に示す方位角βが０度±５度の範囲になるようにシリコン単結晶インゴットをスライスすることが望ましい。なぜなら、このようにして製造された半導体基板は、上述のように、シリコンウェーハ上に形成されるｐＭＯＳＦＥＴにおいて、正孔移動度の向上をもっとも享受できることになるからである。また、上述のように、このようにして製造された半導体基板はインゴットからシリコンウェーハをスライスにより切り出す際の傾斜角のばらつきに起因する移動度のばらつきも生じないという利点もあるからである。
しかしながら、切り出されるシリコンウェーハの表面の、｛１１０｝面に対する傾斜方向の｛１１０｝面上の方位角が、＜１００＞方向に対して±５度の範囲となるように、すなわち、図２に示す方位角βが０度±５度の範囲になるようにシリコン単結晶インゴットをスライスすることが望ましい。なぜなら、このようにして製造された半導体基板は、上述のように、シリコンウェーハ上に形成されるｐＭＯＳＦＥＴにおいて、正孔移動度の向上をもっとも享受できることになるからである。また、上述のように、このようにして製造された半導体基板はインゴットからシリコンウェーハをスライスにより切り出す際の傾斜角のばらつきに起因する移動度のばらつきも生じないという利点もあるからである。
続いて、このシリコンウェーハを、例えば、ＲＣＡ洗浄を行った後に、ミラー研磨する。そうすることによって、表面が｛１１０｝面に対して所定の傾斜角（オフ角）を有するボンドウェーハ（第２のシリコンウェーハ）１０４を準備する。
次に、図３（ｂ）に示す工程で、ボンドウェーハ１０４の片面に対して水素イオンまたは希ガスイオン、ここでは水素イオンを３Ｅ１６〜１Ｅ１７ａｔｏｍｓ／ｃｍ２程度注入し、イオンの平均進入深さにおいて、ウェーハ表面に平行な微小気泡層（封入層）１０６を形成する。
次に、図３（ｃ）に示す工程で、常圧あるいは減圧下において、水素イオンを注入したボンドウェーハ１０４の水素イオン注入面と、ベースウェーハ１０２を重ねて密着させて貼り合わせる。
密着前に、例えばＲＣＡ洗浄等の洗浄処理を行い、ウェーハ表面の付着物等を除去すると共に、１〜２ｎｍ程度の厚さの自然酸化膜（シリコン酸化膜）をそれぞれの表面に成長させる。この貼り合わせる工程においては、例えば、常温の清浄な雰囲気下で２枚のウェーハの表面同士を接触させることにより、接着剤等を用いることなくシリコンウェーハを接合させることが可能となる。ただし、一定のシリコン酸化膜が界面に無い場合には、接合は困難である。
この工程において、界面酸化膜１０８の厚さが、１０ｎｍ以下となるようにする。この界面酸化膜１０８の調整は、接合前の洗浄処理による自然酸化膜の形成および形成された自然酸化膜の希弗酸（ＨＦ）による除去等により調整される。なお、ここで界面酸化膜１０８の厚さを１０ｎｍ以下とするのは、これ以上厚くなると後の熱処理により、界面酸化膜を完全に除去することが極めて困難となるためである。
この工程において、界面酸化膜１０８の厚さが、１０ｎｍ以下となるようにする。この界面酸化膜１０８の調整は、接合前の洗浄処理による自然酸化膜の形成および形成された自然酸化膜の希弗酸（ＨＦ）による除去等により調整される。なお、ここで界面酸化膜１０８の厚さを１０ｎｍ以下とするのは、これ以上厚くなると後の熱処理により、界面酸化膜を完全に除去することが極めて困難となるためである。
次に、貼り合わされたシリコン基板に対して、貼り合わせ界面の接合強度増加のため、２００℃、１０時間程度の接合熱処理を行う。
次に、図３（ｄ）に示す工程で、微小気泡層（封入層）１０６を境界として、剥離ウェーハ１１０と、シリコン基板１１４に分離する。シリコン基板１１４は、ボンドウェーハ１０４の一部であるシリコン基板上側層１１２と、ベースウェーハ１０２とが接合された基板である。そして、この工程においては、例えば、不活性ガス雰囲気中で、約４５０℃以上の温度で熱処理を加えることにより、シリコン原子の再配列と、水素気泡の凝集により、剥離ウェーハ１１０とシリコン基板１１４に分割される。この分割により、第２のシリコンウェーハであるボンドウェーハ１０４を薄膜化する。
なお、熱処理後の接合界面の平坦性の向上は、上述のように、ボンドウェーハ１０４の膜厚が薄いほど顕著である。したがって、ボンドウェーハである第２のシリコンウェーハの膜厚は１μｍ以下、より望ましくは２００ｎｍ以下に薄膜化されることが望ましい。
次に、図３（ｅ）に示す工程で、シリコン基板１１４の表面を平坦化する処理を行う。この平坦化処理は、例えば、研磨装置による表面研磨、あるいは、還元性あるいは不活性ガス雰囲気中での熱処理、あるいは、ウェットエッチング等により行うことが考えられる。
次に、図３（ｆ）の工程において、シリコン基板１１４を、例えば、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する。この熱処理は、シリコン基板１１４表面の平坦化および界面酸化膜１０８の除去を一括して行うための熱処理である。この熱処理は、例えば、ヒーター加熱による縦型熱処理炉を用いて行う。
ここで、熱処理の雰囲気を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中とするのは、これ以外の雰囲気では、シリコンウェーハ表面の原子の再構成が行われないため、シリコンウェーハ表面の平坦化されにくいためである。特に、酸化性ガスが混入すると、シリコンウェーハ表面が酸化されることにより、シリコン表面の原子の再構成が極めて困難になる。
また、熱処理を９００℃以上１３５０℃以下の温度、３０秒以上２時間以下の時間とするのは、これより低温または短時間の範囲では、熱処理による平坦化の実現が困難となるからである。また、これより高温または長時間の範囲では、シリコンウェーハの金属汚染が増大するからである。さらに、高温または長時間の範囲では、シリコンウェーハへのスリップ発生の可能性が高くなり、かつ、熱処理装置の部材寿命が短くなり現実的でないからである。
また、熱処理を９００℃以上１３５０℃以下の温度、３０秒以上２時間以下の時間とするのは、これより低温または短時間の範囲では、熱処理による平坦化の実現が困難となるからである。また、これより高温または長時間の範囲では、シリコンウェーハの金属汚染が増大するからである。さらに、高温または長時間の範囲では、シリコンウェーハへのスリップ発生の可能性が高くなり、かつ、熱処理装置の部材寿命が短くなり現実的でないからである。
この平坦化・界面酸化膜除去熱処理により、図３（ｇ）に示すように、表面が平坦化された結晶方位｛１１０｝に対し０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有するシリコン基板上側層１１２と、概ね結晶方位｛１００｝のベースウェーハ１０２が、シリコン酸化膜のない界面１１６で接合されたシリコン基板１１４が形成される。
なお、本実施の形態においては、接合強度をあげる接合熱処理と、この平坦化・界面酸化膜除去熱処理を別個の熱処理としている。しかし、シリコン基板１１４の製造工程を簡略化する観点からは、接合熱処理と平坦化・界面酸化膜除去熱処理を１回の熱処理で行うことも可能である。
なお、本実施の形態においては、接合強度をあげる接合熱処理と、この平坦化・界面酸化膜除去熱処理を別個の熱処理としている。しかし、シリコン基板１１４の製造工程を簡略化する観点からは、接合熱処理と平坦化・界面酸化膜除去熱処理を１回の熱処理で行うことも可能である。
なお、ここで、用いられるシリコン単結晶インゴットは、必ずしも、チョクラルスキー法（ＣＺ法）により引上げた単結晶でなくとも、例えば、フローティングゾーン法（ＦＺ法）により引上げられたものであっても構わない。
また、本実施の形態の製造方法で使われる熱処理装置も特に限定されるものではなく、例えば、バッチ式の縦型熱処理炉を用いても、あるいは、枚葉式のＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）装置を用いても構わない。
また、本実施の形態の製造方法で使われる熱処理装置も特に限定されるものではなく、例えば、バッチ式の縦型熱処理炉を用いても、あるいは、枚葉式のＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）装置を用いても構わない。
また、本実施の形態においては、水素イオン注入を用いた、いわゆるスマートカット法により、ボンドウェーハの薄膜化が行われている。しかしながら、薄膜化の手法を必ずしもスマートカット法に限られることなく、例えば、物理的な表面研削・研磨による手法であっても構わないし、その他の公知の手法を適用してもかまわない。
そして、本実施の形態においては半導体基板がシリコン（Ｓｉ）である場合について記述したが、基本的にシリコン同様の結晶構造を有するＳｉｘＧｅ１−ｘ（０≦ｘ＜１）であっても同様の作用・効果を得ることが可能である。加えて、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）を材料として用いることにより、キャリア特に、ｐＭＯＳＦＥＴのキャリアであるホールの移動度が向上する。よって、半導体基板上に形成されるＬＳＩがより高性能化するという効果が得られる。
以上、本実施の形態のシリコン基板の製造方法によれば、異なる結晶面方位を有するシリコンウェーハを直接接合することによって形成されるシリコン基板であって、接合界面の平坦性を改善し、表面粗さ（ラフネス）を低減することにより、表面に形成される半導体デバイスの特性が向上するシリコン基板の製造方法を提供することが可能となる。
〔第４の実施の形態〕
本実施の形態の半導体基板の製造方法は、シリコンウェーハを貼り合わせる工程の前に、表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有するボンドウェーハ（第２のシリコンウェーハ）１０４を、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有すること以外は、第３の実施の形態と同様であるので記述を省略する。
本実施の形態の半導体基板の製造方法は、シリコンウェーハを貼り合わせる工程の前に、表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有するボンドウェーハ（第２のシリコンウェーハ）１０４を、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有すること以外は、第３の実施の形態と同様であるので記述を省略する。
本実施の形態の製造方法によれば、接合前の熱処理により、ボンドウェーハ（第２のシリコンウェーハ）１０４表面の接合前の平坦性が向上する。したがって、第３の実施の形態に比較して、接合界面の平坦性をいっそう改善し、シリコン基板表面に形成される半導体デバイスの更なる特性向上が実現される。
また、ボンドウェーハ（第２のシリコンウェーハ）１０４のみならず、概ね｛１１０｝面方位を有するベースウェーハ（第１のシリコンウェーハ）１０２についても、接合前の熱処理を加えることが望ましい。なぜなら、ベースウェーハ１０２についても接合前の熱処理を加えて表面を平坦化することによって、更に、接合界面の平坦性を向上させることが可能だからである。
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体基板、半導体基板の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体基板、半導体基板の製造方法等に関わる要素を適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体基板およびその製造方法は、本発明の範囲に包含される。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体基板およびその製造方法は、本発明の範囲に包含される。
以下、本発明の実施例について説明するが、これらによって本発明が限定されるものではない。
（実施例１）
まず、チョコラルスキー法（ＣＺ法）により、φ２００ｍｍ（８インチ）の結晶面方位（１００）のシリコン単結晶インゴットを製造した。そして、このシリコン単結晶インゴットを、シリコンウェーハ表面の（１００）に対するオフ角が約０．２度となるように（１００）面に平行にスライスした。
まず、チョコラルスキー法（ＣＺ法）により、φ２００ｍｍ（８インチ）の結晶面方位（１００）のシリコン単結晶インゴットを製造した。そして、このシリコン単結晶インゴットを、シリコンウェーハ表面の（１００）に対するオフ角が約０．２度となるように（１００）面に平行にスライスした。
次に、チョコラルスキー法（ＣＺ法）により、φ２００ｍｍ（８インチ）の結晶面方位（１１０）のシリコン単結晶インゴットを製造した。引上げの際には、種結晶の（１１０）面を、水平面に対して８度傾けることによって、シリコン単結晶インゴットの成長および引上げを行った。
このインゴットは、ボロンを不純物とするｐタイプシリコン単結晶であり、抵抗率は９〜２２Ωｃｍとした。
このシリコン単結晶インゴットを、切り出されるシリコンウェーハの表面の、（１１０）面に対する傾斜方向の（１１０）面上の方位角が、＜１００＞方向に一致するように、すなわち、図２に示す方位角βが０度になるようにシリコン単結晶インゴットをスライスした。
また、（１１０）面に対し、傾斜方位角βを０度にし、０度から１２度まで１度刻みの傾斜角（オフ角）でスライスすることにより、図２の角度αで示される傾斜角（オフ角）の異なるシリコンウェーハを準備した。
このインゴットは、ボロンを不純物とするｐタイプシリコン単結晶であり、抵抗率は９〜２２Ωｃｍとした。
このシリコン単結晶インゴットを、切り出されるシリコンウェーハの表面の、（１１０）面に対する傾斜方向の（１１０）面上の方位角が、＜１００＞方向に一致するように、すなわち、図２に示す方位角βが０度になるようにシリコン単結晶インゴットをスライスした。
また、（１１０）面に対し、傾斜方位角βを０度にし、０度から１２度まで１度刻みの傾斜角（オフ角）でスライスすることにより、図２の角度αで示される傾斜角（オフ角）の異なるシリコンウェーハを準備した。
次に、スライスによって得られたシリコンウェーハを、ＲＣＡ洗浄を行った後に、ミラー研磨した。
その後に、ボンドウェーハに対して、加速電圧２０ＫｅＶ、電流値４ｍＡ、照射時間２００秒間という条件で水素イオン注入を行った。この条件では、表面から約２００ｎｍの深さに水素イオンが均一に打ち込まれる。また、上記条件でのドーズ量は、５Ｅ１６ａｔｏｍｓ（ｉｏｎｓ）／ｃｍ２である。
その後に、ボンドウェーハに対して、加速電圧２０ＫｅＶ、電流値４ｍＡ、照射時間２００秒間という条件で水素イオン注入を行った。この条件では、表面から約２００ｎｍの深さに水素イオンが均一に打ち込まれる。また、上記条件でのドーズ量は、５Ｅ１６ａｔｏｍｓ（ｉｏｎｓ）／ｃｍ２である。
次に、ＲＣＡ洗浄後に水素イオンを注入したボンドウェーハ１０４の水素イオン注入面と、ベースウェーハ１０２を重ねて密着させ貼り合わせた。ＲＣＡ洗浄後の表面酸化膜の膜厚は、ベースウェーハ、ボンドウェーハそれぞれ２ｎｍ程度であった。また、２枚のウェーハは、１００℃、１Ｅ−６Ｐａの減圧化にて、自動貼り合わせ機にて重ねて密着させた。
次に、貼り合わされたシリコン基板に対して、貼り合わせ界面の接合強度増加のため、２００℃および１０時間の熱処理をおこなった。
それぞれの試料は、アルゴンガス雰囲気中で、約４５０℃で熱処理することにより、ボンドウェーハ部分を分割した。これにより、シリコン基板上側層の膜厚が約２００ｎｍとなった。
その後、それぞれの試料の表面を表面研磨装置により研磨して平坦化した。
そして、研磨による平坦化後に、アルゴンガス雰囲気中、１２００℃、１時間の平坦化・界面酸化膜除去熱処理を行った。
その後、それぞれの試料の表面を表面研磨装置により研磨して平坦化した。
そして、研磨による平坦化後に、アルゴンガス雰囲気中、１２００℃、１時間の平坦化・界面酸化膜除去熱処理を行った。
以上のシリコンウェーハについて、任意の１０μｍの測定長についてＡＦＭ（Ｎａｎｏ Ｓｃｏｐｅ ＩＩＩａ）により表面粗さ（ラフネス）を評価した。表面粗さの指標としては、ＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ：平均二乗根）を用いた。結果は、図４に示す。
また、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）により、界面酸化膜の有無を確認した。
また、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）により、界面酸化膜の有無を確認した。
図４から明らかなように、傾斜角（オフ角）αが、５度以上１１度以下の範囲で表面粗さが、０度近傍の場合以下となり、良好であることが明らかになった。さらに、６度以上９度以下の範囲において、０度近傍の場合のおおよそ半分以下の表面粗さで安定し、更に良好であることが明らかになった。
また、熱処理後は、界面酸化膜は確認されなかった。
また、熱処理後は、界面酸化膜は確認されなかった。
なお、上記０度狙いでスライスしたシリコンウェーハを高性能Ｘ線回折装置を用いて測定したところ０．４５度の傾斜を有していることが明らかになった。
（実施例２）
（１１０）面に対し、０〜０．５度の範囲の傾斜角（オフ角）でスライスすることにより、図２の角度αで示される傾斜角（オフ角）の異なるシリコンウェーハを準備する以外は、実施例１と同様の実験を行った。図５に結果を示す。
（１１０）面に対し、０〜０．５度の範囲の傾斜角（オフ角）でスライスすることにより、図２の角度αで示される傾斜角（オフ角）の異なるシリコンウェーハを準備する以外は、実施例１と同様の実験を行った。図５に結果を示す。
図５から明らかなように、傾斜角（オフ角）αが、０．０度以上０．１２度以下の範囲で表面粗さが、ＲＭＳ値で０．２以下となり、良好であることが明らかになった。
また、熱処理後は、界面酸化膜は確認されなかった。
また、熱処理後は、界面酸化膜は確認されなかった。
１０２ ベースウェーハ（第１のシリコンウェーハ）
１０４ ボンドウェーハ（第２のシリコンウェーハ）
１０６ 微小気泡層（封入層）
１０８ 界面酸化膜
１１０ 剥離ウェーハ
１１２ シリコン基板上側層
１１４ シリコン基板
１１６ シリコン酸化膜のない界面
１０４ ボンドウェーハ（第２のシリコンウェーハ）
１０６ 微小気泡層（封入層）
１０８ 界面酸化膜
１１０ 剥離ウェーハ
１１２ シリコン基板上側層
１１４ シリコン基板
１１６ シリコン酸化膜のない界面
Claims (10)
- 第１の半導体ウェーハと第２の半導体ウェーハとが直接接合されることによって形成される半導体基板であって、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとのいずれか一方の半導体ウェーハの表面が概ね｛１００｝面方位を有し、
他方の半導体ウェーハの表面が｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）を有することを特徴とする半導体基板。 - 前記他方の半導体ウェーハの表面が｛１１０｝面に対して、６度以上９度以下の傾斜角（オフ角）を有することを特徴とする請求項１記載の半導体基板。
- 前記他方の半導体ウェーハの表面の前記｛１１０｝面に対する傾斜方向の前記｛１１０｝面上の方位角が、＜１００＞方向に対して±５度の範囲にあることを特徴とする請求項１または請求項２記載の半導体基板。
- 前記他方の半導体ウェーハの膜厚が、前記一方の半導体ウェーハの膜厚よりも薄いことを特徴とする請求項１ないし請求項３いずれか一項に記載の半導体基板。
- 第１の半導体ウェーハと第２の半導体ウェーハとを貼り合わせる工程を有する半導体基板の製造方法であって、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとのいずれか一方の半導体ウェーハを、半導体単結晶インゴットを｛１００｝面に対して概ね水平にスライスすることによって準備する工程と、
他方の半導体ウェーハを、半導体単結晶インゴットを｛１１０｝面に対して、０度以上０．１２度以下、または、５度以上１１度以下の傾斜角（オフ角）でスライスすることによって準備する工程を有することを特徴とする半導体基板の製造方法。 - 前記他方の半導体ウェーハを、半導体単結晶インゴットを｛１１０｝面に対して６度以上９度以下の傾斜角（オフ角）でスライスすることによって準備する工程を有することを特徴とする請求項５記載の半導体基板の製造方法。
- 前記他方の半導体ウェーハ表面の前記｛１１０｝面に対する傾斜方向の前記｛１１０｝面上の方位角が、＜１００＞方向に対して±５度の範囲となるようにスライスすることを特徴とする請求項５または請求項６記載の半導体基板の製造方法。
- 前記貼り合わせる工程の後に、
前記他方の半導体ウェーハを薄膜化する工程と、
前記貼り合わせる工程において接合された半導体ウェーハを、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することを特徴とする請求項５ないし請求項７いずれか一項に記載の半導体基板の製造方法。 - 前記貼り合わせる工程の前に、
前記他方の半導体ウェーハを、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することを特徴とする請求項５ないし請求項８いずれか一項に記載の半導体基板の製造方法。 - 請求項５ないし請求項９いずれか一項に記載の半導体基板の製造方法によって製造され、表面粗さがＲｍｓ値で０．２ｎｍ以下であることを特徴とする半導体基板。
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|---|---|---|---|---|
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| JP2004265918A (ja) * | 2003-02-07 | 2004-09-24 | Shin Etsu Handotai Co Ltd | シリコン半導体基板及びその製造方法 |
| JP2006156770A (ja) * | 2004-11-30 | 2006-06-15 | Shin Etsu Handotai Co Ltd | 直接接合ウェーハの製造方法及び直接接合ウェーハ |
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| JP2006156770A (ja) * | 2004-11-30 | 2006-06-15 | Shin Etsu Handotai Co Ltd | 直接接合ウェーハの製造方法及び直接接合ウェーハ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231376A (ja) * | 2008-03-19 | 2009-10-08 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法 |
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