JP2008108897A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2008108897A JP2008108897A JP2006290082A JP2006290082A JP2008108897A JP 2008108897 A JP2008108897 A JP 2008108897A JP 2006290082 A JP2006290082 A JP 2006290082A JP 2006290082 A JP2006290082 A JP 2006290082A JP 2008108897 A JP2008108897 A JP 2008108897A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- semiconductor device
- silicide layer
- etching stop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】シリサイド層の凝集を抑えることができ、コンタクト抵抗が低抵抗化され、断線の発生が抑制された半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板101上に形成されたゲート電極104および不純物拡散領域105と、ゲート電極14および不純物拡散領域105の上に形成されたシリサイド層106と、シリサイド層106上に形成された第1のエッチングストップ膜110とを備えている。第1のエッチングストップ膜110は、シリサイド層106上に設けられた下層コンタクトプラグ109の側面を囲んで形成される。
【選択図】図1
【解決手段】半導体装置は、半導体基板101上に形成されたゲート電極104および不純物拡散領域105と、ゲート電極14および不純物拡散領域105の上に形成されたシリサイド層106と、シリサイド層106上に形成された第1のエッチングストップ膜110とを備えている。第1のエッチングストップ膜110は、シリサイド層106上に設けられた下層コンタクトプラグ109の側面を囲んで形成される。
【選択図】図1
Description
本発明は、半導体基板上にシリサイド層を有する半導体装置およびその製造方法に関する。
近年、半導体装置の更なる高集積化や高機能化の要求に伴い、素子構造の微細化及び配線構造の多層化が進んでいる。この素子構造の微細化を達成するためには、拡散層やゲート電極を低抵抗化することが必須である。そこで、シリコンからなる半導体基板に形成された拡散層およびポリシリコンからなるゲート電極の表面層をそれぞれシリサイド化するセルフアラインシリサイド技術が開発された。
また、シリサイド層を有する半導体装置には、上層メタル配線とシリサイド層とを接続するためのコンタクトプラグが備えられているが、該コンタクトプラグとシリサイド層との間には、一般的に減圧熱CVD(Chemical Vapor Deposition)法により成膜された窒化シリコン膜がさらに備えられている。この窒化シリコン膜は、コンタクトプラグを形成するためのコンタクトホールを層間絶縁膜に開口する際に、シリサイド層がオーバーエッチングされてしまうのを防ぐために、エッチングストッパとして設けられている。
しかし、この窒化シリコン膜を形成する際に行う熱処理により、シリサイドが凝集し、シート抵抗が増大したり、断線が生じたりするなどの課題があった(例えば、特許文献1又は2を参照)。
特開2002−217193号公報
特開平10−41249号公報
一方、シリサイド層に接続されるコンタクトプラグを形成した後に、熱処理工程を有するデバイス(例えば、DRAM(Dynamic Random Access Memory)、FeRAM(Ferroelectric Random Access Memory))では、新たな不具合が発生することがわかった。ここで、従来のシリコン層を有する半導体装置について図面を参照しながら説明する。図11〜図13は、それぞれ従来の半導体装置の製造方法を示す断面図である。
従来の半導体装置は、図11に示すように、半導体基板701と、素子分離領域(STI:Shallow Trench Isolation)702と、ゲート絶縁膜703、ゲート電極704、及びソース/ドレイン領域となる拡散層705からなるトランジスタと、ゲート電極704及び拡散層705の上に形成されたシリサイド層706と、半導体基板701上の全面に形成された窒化シリコン膜707を備えている。
さらに、図12に示すように、従来の半導体装置は、半導体基板701の全面を覆う第1の層間絶縁膜708と、第1の層間絶縁膜708および窒化シリコン膜707を貫通し、シリサイド層706に到達する第1のコンタクトプラグ709と、第1の層間絶縁膜708および第1のコンタクトプラグ109の上に形成された第2の層間絶縁膜710と、所定のメモリセル領域に形成された第1のコンタクトプラグ709に接続され、下部電極712、誘電体膜713、および上部電極714からなる誘電体キャパシタ715とを備えている。
このような従来の半導体装置の製造方法では、図12に示すように、誘電体キャパシタが形成された後、半導体基板701に対して例えば650℃〜800℃の高温で熱処理を行うことにより、誘電体膜713を結晶化させ、膜質を向上させる工程を有していた。
しかしながら、図13に示すように、上記の熱処理工程において、第1のコンタクトプラグ709の下部付近におけるシリサイドが凝集し、シリサイド層706と第1のコンタクトプラグ709の界面にスリット(図示せず)が生じたり、シリサイド層706内にボイド716が発生していた。そのため、コンタクト抵抗の増加や断線などの問題があった。
本発明は、上記の問題を鑑みてなされたものであり、シリサイド層の凝集を抑えることにより、コンタクト抵抗の低下及び断線の抑制を実現する半導体装置とその製造方法を提供することを目的とする。
本願発明者が、上記課題を解決するために、上述の従来の半導体装置の不具合が発生する原因を究明し、次の2つのメカニズムを検討した。
1つ目としては、図13に示すように、シリサイド層706の周囲に形成された膜(例えば、窒化シリコン膜707、第1の層間絶縁膜708、第1のコンタクトプラグ709など)が熱処理時に熱膨張することにより、第1のコンタクトプラグ709の下部に形成されたシリサイド層706へ応力が集中することが挙げられる。その結果、シリサイド層706が凝集し、断線が引き起こされてしまう。
一方、2つ目のメカニズムとしては、図13に示すように、熱処理時に窒化シリコン膜707や他の膜(例えば、第1の層間絶縁膜708など)から加わる応力が変動することにより、シリサイド層706が第1のコンタクトプラグ709の下部から離れる方向に引っ張られてしまうことが考えられる。その結果、シリサイド層706にボイド716などが発生し、断線が引き起こされてしまう。
これらのメカニズムを基に検討を重ねた結果、本願発明者は、以下の半導体装置およびその製造方法を用いることで、上記の問題が解消できることを見出した。
本発明の第1の半導体装置は、半導体基板と、半導体基板上に形成されたゲート電極および不純物拡散領域と、ゲート電極および不純物拡散領域上に形成されたシリサイド層と、シリサイド層上に形成されたエッチングストップ膜と、半導体基板、シリサイド層、およびエッチングストップ膜の上に形成された第1の絶縁膜と、第1の絶縁膜およびエッチングストップ膜を貫通し、シリサイド層に接続されるコンタクトプラグとを備えている。
この構成によれば、エッチングストップ膜がシリサイド層の上面上のみに設けられているため、半導体装置が高温に晒されても、エッチングストップ膜が熱膨張することにより、シリサイド層への応力が増加することや、エッチングストップ膜からの応力が変動することにより、シリサイド層がコンタクトプラグの下部から離れる方向へ引っ張られてしまうことを抑制できる。その結果、本発明の第1の半導体装置では、シリサイド層が凝集したり、シリサイド層にボイドが発生するなどの不具合が起こりにくく、低抵抗化され、断線の発生が抑制された半導体装置を実現すること可能となる。
なお、エッチングストップ膜は、窒化シリコン膜からなることが好ましい。
また、本発明の第1の半導体装置は、エッチングストップ膜上に形成された第2の絶縁膜をさらに備え、コンタクトプラグは、第1の絶縁膜、第2の絶縁膜、およびエッチングストップ膜を貫通し、シリサイド層に接続していることが好ましい。
この構成によれば、コンタクトプラグの側面を囲む第2の絶縁膜が設けられているため、上述の効果に加えて、第1の絶縁膜の熱膨張および応力の変動がシリサイド層へ及ぼす影響をより効果的に抑制することができる。
本発明の第1の半導体装置の製造方法は、半導体基板上にゲート電極および不純物拡散領域を形成する工程(a)と、ゲート電極および不純物拡散領域の上にシリサイド層を形成する工程(b)と、シリサイド層の所定の領域上にエッチングストップ膜を形成する工程(c)と、工程(c)の後、半導体基板の全面に亘って第1の絶縁膜を形成する工程(d)と、エッチングストップ膜および第1の絶縁膜を貫通し、シリサイド層に達するコンタクトホールを形成する工程(e)と、コンタクトホールに導体膜を埋め込み、コンタクトプラグを形成する工程(f)とを備えている。
この方法によれば、工程(c)において、シリサイド層上の一部のみにエッチングストップ膜が形成されるため、後の工程で熱処理を行う時も、エッチングストップ膜の熱膨張によりシリサイド層への応力が集中したり、エッチングストップ膜から加わる応力の変動により、シリサイド層がコンタクトプラグの下部から離れる方向へ引っ張られてしまうことを抑制できる。その結果、本発明の第1の半導体装置の製造方法では、シリサイド層が凝集するなどの不具合が起こりにくく、低抵抗化され、断線の発生が抑制された半導体装置を製造することが可能となる。
また、本発明の第1の半導体装置の製造方法は、工程(c)の後、且つ、工程(d)の前に、エッチングストップ膜上に第2の絶縁膜を形成する工程(g)をさらに備え、工程(e)は、エッチングストップ膜、第1の絶縁膜、及び第2の絶縁膜を貫通し、シリサイド層に達するコンタクトホールを形成することが好ましい。
この方法によれば、工程(g)においてエッチングストップ膜上に第2の絶縁膜が形成されるため、例えば後の工程で熱処理を行う際には、エッチングストップ膜だけでなく、第1の絶縁膜における熱膨張や応力の変動がシリサイド層へ及ぼす影響を抑えることができる。このため、上述の第1の半導体装置の製造方法よりも、シリサイド層が凝集するなどの不具合がさらに起こりにくく、低抵抗化され、断線の発生がより抑制された半導体装置を実現することができる。
なお、本実施形態の第1の半導体装置の製造方法は、工程(f)の後、第1の絶縁膜上に、第3の絶縁膜を形成する工程と、第3の絶縁膜に、コンタクトプラグの上面に達する開口を形成する工程と、開口内に、下部電極、誘電体膜、上部電極を順次形成し、誘電体キャパシタを形成する工程とをさらに備えていてもよい。なお、誘電体キャパシタを形成する工程の後、半導体基板に対して熱処理を行うことにより、誘電体膜を結晶化させる工程をさらに備えていてもよい。
この方法を用いると、上述の効果と同様に、低抵抗化された誘電体メモリを作製することができる。
本発明の半導体装置およびその製造方法によれば、シリサイド層の凝集を抑制することが可能なため、コンタクト抵抗が低抵抗化され、断線の発生を抑えた信頼性の高い半導体装置を実現することができる。
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。なお、本実施形態ではDRAMやFeRAMのような誘電体メモリを例に挙げて説明するが、本発明はこれに限定されるものではない。
本発明の第1の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。なお、本実施形態ではDRAMやFeRAMのような誘電体メモリを例に挙げて説明するが、本発明はこれに限定されるものではない。
図1は、本発明の第1の実施形態に係る半導体装置の構成を示す断面図である。同図に示すように、本実施形態の半導体装置は、例えばシリコンからなる半導体基板101と、半導体基板101の上部に形成された素子分離領域102と、半導体基板101上における素子分離領域102に囲まれた部分に形成され、ソース領域またはドレイン領域となる不純物拡散領域105と、半導体基板101上のソース領域とドレイン領域との間に位置する領域上に形成されたゲート絶縁膜103と、ゲート絶縁膜103上に形成され、ポリシリコンなどからなるゲート電極104と、ゲート電極104および不純物拡散領域105の上に形成されたシリサイド層106とを備えている。ここで、シリサイド層106は、例えば20〜100nmの範囲の膜厚で形成されている。なお、シリサイド層106は、コバルト、ニッケル、チタンのいずれか1つを少なくとも含んでいることが好ましい。また、ゲート絶縁膜103は例えば1.5〜5nmの範囲の膜厚で、ゲート電極104は例えば50〜150nmの範囲の膜厚でそれぞれ形成される。
さらに、本実施形態の半導体装置は、シリサイド層106の一部上に形成された第1のエッチングストップ膜110と、半導体基板101、シリサイド層106、および第1のエッチングストップ膜110の上に形成された第1の層間絶縁膜108と、第1の層間絶縁膜108および第1のエッチングストップ膜110を貫通し、シリサイド層106に接続される下層コンタクトプラグ109とを備えている。ここで、下層コンタクトプラグ109は、例えば、チタンと窒化チタンを密着層としたタングステンからなり、シリサイド層106を介してゲート電極104に接続される第1の下層コンタクトプラグ109aと、シリサイド層106を介してソース領域またはドレイン領域となる不純物拡散領域105に接続される第2の下層コンタクトプラグ109bとを有している。また、第1の層間絶縁膜108は、例えば400〜700nmの範囲の膜厚で形成され、BPSG(Boro-Phospho-Silicate Glass)膜、HDP-NSG(High Density Plasma-Noate Glass)膜、およびオゾンTEOS(Tetraethyl Ortho Silicate)膜などから構成されている。
また、本実施形態の半導体装置は、下層コンタクトプラグ109および第1の層間絶縁膜108の上に形成された第2の層間絶縁膜111と、ソース領域またはドレイン領域に接続された第2の下層コンタクトプラグ109b上に形成された誘電体キャパシタ115と、誘電体キャパシタ115および第2の層間絶縁膜111の上に形成された第3の層間絶縁膜116と、第3の層間絶縁膜116および第2の層間絶縁膜111を貫通し、第1の下層コンタクトプラグ109aおよび誘電体キャパシタ115に接続されない第2の下層コンタクトプラグ109bの上に形成された上層コンタクトプラグ117とを備えている。ここで、誘電体キャパシタ115は、下部電極112、誘電体膜113、上部電極114が下から順に積層された構造を有している。また、第2の層間絶縁膜111は例えば500〜1000nmの範囲の膜厚で、第3の層間絶縁膜116は例えば200〜400nmの範囲の膜厚でそれぞれ形成され、両者の材料としては、BPSG膜、HDP-NSG膜、およびオゾンTEOS膜などが挙げられる。なお、図示しないが、ゲート電極104の側面には、30〜100nmの範囲の膜厚で窒化シリコン膜などの絶縁膜からなるサイドウォールが形成されていてもよい。
また、本実施形態の半導体装置において、第1のエッチングストップ膜110は第1の層間絶縁膜108との間でエッチング選択性を有する絶縁膜であればよく、例えば、窒化シリコン膜からなることが好ましい。この場合、窒化シリコン膜は、例えば20〜100nmの範囲の膜厚で、減圧CVD法やプラズマCVD法などにより成膜される。
次に、本実施形態の半導体装置の製造方法について図2〜図5を用いて説明する。図2(a)〜(f)、図3(a)〜(d)、図4(a)〜(d)、および図5(a)〜(b)は、それぞれ本実施形態の半導体装置の製造方法を示す断面図である。
最初に、図2(a)に示すように、LOCOS(Local Oxidation of Silicon)法またはトレンチ法により、半導体基板101の上部に素子分離領域102を形成する。次いで、素子分離領域で囲まれた活性領域に、イオン注入法によりMOSトランジスタのパンチスルー抑制を目的とした埋め込み層(図示せず)を形成したり、しきい値電圧(Vth)を調整するための不純物を導入する。その後、半導体基板101のうち素子分離領域102が形成されていない領域の上に、ゲート絶縁膜103およびゲート電極104を順次形成する。具体的に説明すると、半導体基板101上に、例えばパイロジェニック酸化により、2〜10nmの範囲の膜厚で酸化シリコン膜を形成する。次いで、酸化シリコン膜上に、150〜250nmの範囲の膜厚でポリシリコン膜を形成する。その後、リソグラフィーにより形成したレジストパターン(図示せず)をマスクに用いて、酸化シリコン膜およびポリシリコン膜を選択的にエッチングすることにより、酸化シリコン膜からなるゲート絶縁膜103およびポリシリコンからなるゲート電極104が形成される。
次に、ゲート電極104をマスクに用いて、半導体基板101の上部における所定の部分にイオン注入により不純物を導入して、該部分をMOSトランジスタのLDD(Lightly Doped Drain)不純物拡散領域(図示せず)とする。ここで、イオン注入の条件として、例えば、Nチャネル領域では注入エネルギーを20keV、注入ドーズ量を6×1012個/cm2として、砒素イオン(As+)をイオン注入する。また、Pチャネル領域においては、注入エネルギーを20keV、注入ドーズ量を2×1013個/cm2として、二フッ化ホウ素イオン(BF2+)を注入する。
その後、ゲート電極104の側面及びゲート絶縁膜103の側面上に、絶縁性のサイドウォール(図示せず)を形成する。この際、ゲート電極104を覆うように半導体基板101上に絶縁膜を例えば150nmの膜厚で成膜し、次いで該絶縁膜を異方性エッチングすることによってエッチバックを行い、該絶縁膜からなるサイドウォールを形成する。なお、この絶縁膜としては、常圧CVD法およびTEOSやオゾンを用いた減圧CVD法により成膜した酸化シリコン膜や、減圧CVD法により成膜した窒化シリコン膜などが用いられる。
次に、ゲート絶縁膜103及びサイドウォール(図示せず)をマスクとして半導体基板101の上部にイオン注入により不純物を導入して、該部分をMOSトランジスタのソース領域またはドレイン領域となる不純物拡散領域105とする。ここで、イオン注入の条件として、例えば、Nチャネル領域では注入エネルギーを40keV、注入ドーズ量を3×1015個/cm2として、砒素イオン(As+)をイオン注入する。また、Pチャネル領域においては、注入エネルギーを40keV、注入ドーズ量を3×1013個/cm2として、二フッ化ホウ素イオン(BF2+)を注入する。その後、半導体基板101内に導入した不純物を活性化するために熱処理を行う。ここでは、例えば1000〜1100℃の範囲で10秒間程度のRTA行ったり、850〜950℃の範囲で10分間程度のファーネスアニール(FA)を行う。
次に、図2(b)に示すように、サリサイドプロセスにより、不純物拡散領域105およびゲート電極104上に、高融点金属を含むシリサイド層106を形成する。この際、CVD法や蒸着法によって、半導体基板101上の全面に高融点金属膜を30nm程度の膜厚で成膜する。高融点金属として、例えばチタン、コバルト、ニッケル、プラチナなどが用いられる。次いで、RTAによる熱処理を行うことによって、金属膜とゲート電極104の界面および金属膜と半導体基板101の界面でそれぞれシリサイド反応が起こり、ゲート電極104及び半導体基板101の上面上に高融点金属のシリサイド層106が形成される。なお、素子分離領域102上では、シリサイド反応が進行せずに、堆積された金属膜が残存した状態となる。また、上述のシリサイド反応は、アルゴン雰囲気中の熱処理でも生じる。その後、未反応のまま半導体基板101の上方に残った金属膜を選択的にウェットエッチングにより除去する。この際、例えば、APM(Ammonia Peroxide Mixture)をエッチング溶液として用い、室温にて10分間のエッチング処理を行う。なお、エッチング液はHPM(Hydro Peroxide Mixture)またはSPM(Sulfuric Peroxide Mixture)等でも良い。次に、窒素雰囲気下またはアルゴン雰囲気下において、800℃で30秒程度の熱処理を行う。これによって、シリサイド層をより低抵抗なシリサイド層に相転移させる。以上のような2ステップアニール法によって、ゲート電極104および不純物拡散領域105の上に高融点金属のシリサイド層106を形成する。
続いて、図2(c)に示すように、減圧CVD法によって、半導体基板101上の全面に、例えば窒化シリコン膜からなる第1のエッチングストップ膜110を20〜60nmの範囲の膜厚で成膜する。
次に、図2(d)に示すように、第1のエッチングストップ膜110をシリサイド層106上の所定の領域が残るように、リソグラフィーとエッチングによりパターニングする。ここで、第1のエッチングストップ膜110は、エッチングストッパとして設けられており、後述する第1のコンタクトホール118を形成する工程において、シリサイド層106がオーバーエッチングされるのを防ぐ。
次に、図2(e)に示すように、半導体基板101、シリサイド層106、および第1のエッチングストップ膜110の上に、例えば400〜800nmの範囲の膜厚で、酸化シリコンからなる第1の層間絶縁膜108を堆積させ、CMP法により平坦化する。ここで、酸化シリコンとして、ホウ素(B)及びリン(P)を添加したBPSG(Boro-Phospho-Silicate Glass)、高密度プラズマにより形成され、ホウ素やリンが添加されないHDP−NSG(High Density Plasma-Non Silicate Glass)、および酸化雰囲気下にオゾン(O3)をさらに用いて形成されたオゾンTEOS(オゾンNSG)を使用するとよい。
次いで、図2(f)に示すように、リソグラフィーとドライエッチングを行うことにより、第1の層間絶縁膜108および第1のエッチングストップ膜110を貫通し、シリサイド層106に到達する第1のコンタクトホール118を形成する。この時、最初は、第1のエッチングストップ膜110と第1の層間絶縁膜108の選択比が小さいエッチング条件を用いることで、第1のエッチングストップ膜110の上面が露出するまで第1の層間絶縁膜108をエッチング除去する。続いて、第1のエッチングストップ膜110と第1の層間絶縁膜108の選択比が大きいエッチング条件を用いることで、第1のエッチングストップ膜110を除去し、シリサイド層106に達する第1のコンタクトホール118を形成する。
続いて、図3(a)に示すように、スパッタ法、CVD法、およびメッキ法により、半導体基板101上の全面に導電膜を成膜し、第1のコンタクトホール118に該導電膜を埋め込む。その後、CMP法およびエッチバック法により、第1のコンタクトホール118内以外に形成された導電膜を除去し、下層コンタクトプラグ109を形成する。下層コンタクトプラグ109の材料としては、例えばタングステン(W)が用いられる。また、不純物をドーピングさせた他結晶シリコンを用いてもよい。ここで、下層コンタクトプラグ109のうち、ゲート電極104上に形成されたシリサイド層106に接続されるものを第1の下層コンタクトプラグ109aとし、不純物拡散領域105上に形成されたシリサイド層106に接続されるものを第2の下層コンタクトプラグ109bとする。
次に、図3(b)に示すように、第1の層間絶縁膜108および下層コンタクトプラグ109の上に、第2の層間絶縁膜111を成膜する。このとき、第2の層間絶縁膜111の膜厚は、後述する工程で形成される誘電体キャパシタ115の容量を考慮すると、4000〜1000nm程度であることが望ましい。
続いて、図3(c)に示すように、第2の層間絶縁膜111に、リソグラフィーとエッチングにより、第2の下層コンタクトプラグ109bの上面に達する開口部120を形成する。ここでのエッチングは、ドライエッチングでもウェットエッチングでもよい。
次に、図3(d)に示すように、スパッタ法、CVD法、およびMOCVD(Metal Organic Chemical Vapor Deposition)法により、200〜500℃の成膜温度で、開口部120の側面及び底面に沿って、20〜100nmの範囲の膜厚で下部電極112を形成する。この際、下部電極形成膜(図示せず)を半導体基板101上の全面に成膜した後、開口部120以外に形成された下部電極形成膜をCMP法やエッチバック法により除去して、下部電極112を形成する。下部電極112は、例えば、白金およびイリジウム等の貴金属からなる膜や、該貴金属を含む膜から構成されている。
次いで、図4(a)に示すように、スパッタ法またはMOCVD法により、半導体基板101上の全面に、30〜100nmの範囲の膜厚で誘電体膜113を形成する。誘電体膜113の材料としては、強誘電体であるチタン酸バリウムストロンチウム(BaxSr1−xTiO3)(但し、xは0≦x≦1である。以下、BSTと呼ぶ。)系誘電体、ジルコニウムチタン酸鉛(Pb(ZrxT1−x)O3)(但し、xは0≦x≦1である。以下、PZTと呼ぶ。)またはジルコニウムチタン酸鉛ランタン(PbyLa1−y(ZrxTi1−x)O3)(但し、x,yは0≦x,y≦1である。)等の鉛を含むペロブスカイト系誘電体、およびタンタル酸ストロンチウムビスマス(Sr1−yBi2+xTa2O9)(但し、x,yは0≦x,y≦1である。以下、SBTと呼ぶ。)またはチタン酸ビスマスランタン(Bi4−xLaxTi3 O12)(但し、xは0≦x≦1である。)等のビスマスを含むペロブスカイト系誘電体などを用いることができる。これらの材料を誘電体膜113に用いると、不揮発性メモリ装置を作製することができる。
また、誘電体膜113の材料として一般式がABO3 (但し、AとBとは異なる元素である。)で表されるペロブスカイト構造を有する化合物を用いても、強誘電体膜を形成することができる。ここで、元素Aは、例えば、鉛(Pb)、バリウム(Ba)、ストロンチウム(Sr)、カルシウム(Ca)、ランタン(La)、リチウム(Li)、ナトリウム(Na)、カリウム(K)、マグネシウム(Mg)及びビスマス(Bi)からなる群より選択される少なくとも1つであることが好ましい。また、元素Bは、例えば、チタン(Ti)、ジルコニウム(Zr)、ニオブ(Nb)、タンタル(Ta)、タングステン(W)、鉄(Fe)、ニッケル(Ni)、スカンジウム(Sc)、コバルト(Co)、ハフニウム(Hf)、マグネシウム(Mg)及びモリブデン(Mo)からなる群より選択される少なくとも1つであることが好ましい。
なお、本実施形態の半導体装置の製造方法では、誘電体膜113は単層で構成されている例を挙げたが、これに限定されることなく、組成が異なる複数の強誘電体膜から構成されていてもよく、さらには、異なる組成を傾斜させた構成を用いてもよい。
また、誘電体膜113は、強誘電体膜に限られることなく、五酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、およびチタン酸バリウムストロンチウム(BaSr)TiO3等を用いてもよい。
続いて、図4(b)に示すように、誘電体膜113上に20〜40nmの範囲の膜厚で上部電極114を形成する。この時、図3(d)に示す下部電極112を形成する方法と同様な方法により上部電極114を形成する。なお、上部電極114の材料としては、プラチナ、イリジウム、ルテニウム、金、銀、パラジウム、ロジウムおよびオスミウム等の酸化物、窒化物、並びに酸窒化物が用いられる。
次に、図4(c)に示すように、リソグラフィー及び塩素系ガスとフッ素系ガスの混合ガスを用いたドライエッチングにより、誘電体膜113と上部電極114をパターニングすることで、下部電極112、誘電体膜113、および上部電極114からなる誘電体キャパシタ115を形成する。
次に、図4(d)に示すように、第2の層間絶縁膜111および上部電極114の上に、200〜500nmの範囲の膜厚で第3の層間絶縁膜116を堆積させ、CMP法により平坦化する。その後、半導体基板101に高温の熱処理を行うことにより、誘電体膜113を結晶化させ、該誘電体膜113の膜質を向上させる。なお、この熱処理の方法としては、炉を用いるアニール法でもよく、急速加熱処理(RTA)法を用いてもよい。温度は、700〜800℃の範囲であることが望ましい。
次いで、図5(a)に示すように、第2の層間絶縁膜111および第3の層間絶縁膜116を貫通し、誘電体キャパシタ115と接続されていない下層コンタクトプラグ109の上面に到達する第2のコンタクトホール119をリソグラフィーとドライエッチングにより形成する。その後、半導体基板101上の全面に導体膜(図示せず)を堆積し、該導体膜を第2のコンタクトホール119に埋め込む。次に、CMP法およびエッチバック法により、第2のコンタクトホール119内以外に形成された導電膜を除去し、上層コンタクトプラグ117を形成する。上層コンタクトプラグ117の材料としては、例えばタングステン(W)が用いられる。また、不純物をドーピングさせた他結晶シリコンを用いてもよい。
以降、通常の半導体製造方法と同様にして、上層コンタクトプラグ117と接続させるアルミニウムや銅などの多層配線が形成されるが、ここでは省略する。以上の工程により、本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法の特徴は、図2(d)に示す工程において、第1のエッチングストップ膜110をパターニングして形成することにある。これによれば、第1のエッチングストップ膜110がシリサイド層106の一部上にのみ設けられているため、後の工程で誘電体膜113を熱処理する際に、第1のエッチングストップ膜110が熱膨張することによりシリサイド層106へ加わる応力が集中したり、第1のエッチングストップ膜110がシリサイド層106へ引っ張り応力を与えることによりシリサイド層106が下層コンタクトプラグ109の底部から離れる方向へ引っ張られてしまうことを抑制することができる。このため、本実施形態の半導体装置の製造方法では、シリサイド層106が凝集したり、シリサイド層106にボイドが発生するなどの不具合が起こりにくく、低抵抗化され、断線の発生が抑制された半導体装置を実現することができる。
なお、第1のエッチングストップ膜110は、窒化シリコン膜からなることが好ましい。窒化シリコン膜を用いると、図2(f)に示す工程において、シリサイド層106へダメージを与えることなく、比較的容易に第1のコンタクトホールを形成することができる。
また、第1のエッチングストップ膜110は、酸素を含んでいることが好ましい。この場合、第1のエッチングストップ膜110の組成が酸化シリコン膜の組成に近くなるほど、熱処理時の熱膨張の程度や応力の変動が小さくなり、シリサイド層106の凝集を抑制できる効果が大きくなる。
さらに、第1のエッチングストップ膜110の上面の面積は、下層コンタクトプラグ109の底面積の400倍以下であることが好ましい。ここで、図6は、第1のエッチングストップ膜110の上面の面積と下層コンタクトプラグ109の底面積との比に対するコンタクト歩留りの関係を示した図である。同図に示すように、第1のエッチングストップ膜110の上面の面積が大きいほど、コンタクト歩留りが低下している。これは、第1のエッチングストップ膜110の面積が大きくなるほど、熱処理時の熱膨張や応力の変動がより大きくなり、シリサイド層106へ与える応力も大きくなるからである。一方、エッチングストップ膜の上面の面積と下層コンタクトプラグ109の底面積との比が400倍以下である場合、コンタクト歩留りが100%であることがわかる。
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。なお、本実施形態の半導体装置では、第1のエッチングストップ膜110上に下層コンタクトプラグ109を囲む絶縁膜が設けられている点が第1の実施形態の半導体装置の構成と異なっている。なお、第1の実施形態の半導体装置と同様な構成部分については簡略化して説明する。
本発明の第2の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。なお、本実施形態の半導体装置では、第1のエッチングストップ膜110上に下層コンタクトプラグ109を囲む絶縁膜が設けられている点が第1の実施形態の半導体装置の構成と異なっている。なお、第1の実施形態の半導体装置と同様な構成部分については簡略化して説明する。
図7は、本発明の第2の実施形態に係る半導体装置の構成を示す断面図である。同図に示すように、本実施形態の半導体装置は、半導体基板101と、半導体基板101の上部に形成された素子分離領域102と、半導体基板101上における素子分離領域102に囲まれた部分に形成された不純物拡散領域105と、半導体基板101上に順次形成されたゲート絶縁膜103およびゲート電極104と、ゲート電極104および不純物拡散領域105の上に形成されたシリサイド層106とを備えている。なお、不純物拡散領域105は、MOSトランジスタのソース領域およびドレイン領域として機能する。
さらに、本実施形態の半導体装置は、シリサイド層106の一部上に形成された第1のエッチングストップ膜110と、第1のエッチングストップ膜110上に形成された第1の絶縁膜201と、半導体基板101、シリサイド層106、および第1の絶縁膜201の上に形成された第1の層間絶縁膜108と、第1の層間絶縁膜108、第1の絶縁膜201、および第1のエッチングストップ膜110を貫通し、シリサイド層106に接続される下層コンタクトプラグ109とを備えている。ここで、下層コンタクトプラグ109は、第1の実施形態と同様に、第1の下層コンタクトプラグ109aと、第2の下層コンタクトプラグ109bとを有している。
また、本実施形態の半導体装置は、下層コンタクトプラグ109および第1の層間絶縁膜108の上に形成された第2の層間絶縁膜111と、第2の下層コンタクトプラグ109b上に形成された誘電体キャパシタ115と、誘電体キャパシタ115および第2の層間絶縁膜111の上に形成された第3の層間絶縁膜116と、第3の層間絶縁膜116および第2の層間絶縁膜111を貫通し、第1の下層コンタクトプラグ109aおよび誘電体キャパシタ115に接続されない第2の下層コンタクトプラグ109bの上に形成された上層コンタクトプラグ117とを備えている。ここで、誘電体キャパシタ115は、下部電極112、誘電体膜113、上部電極114が下から順に積層されてなる多層構造を有している。なお、上述した各層の材料や膜厚、および形成方法などは、第1の実施形態の半導体装置と同様であるため、ここでは省略する。
また、本実施形態の半導体装置において、第1のエッチングストップ膜110は第1の層間絶縁膜108との間でエッチング選択性を有する絶縁膜であればよく、例えば、窒化シリコン膜からなることが好ましい。この場合、窒化シリコン膜は、例えば20〜100nmの範囲の膜厚で、減圧CVD法やプラズマCVD法などにより成膜される。なお、第1の絶縁膜201は、例えばBPSG膜からなることが好ましい。
次に、本実施形態の半導体装置の製造方法について、図8を用いて説明する。図8(a)〜(e)は、本実施形態の半導体装置の製造方法を示す断面図である。なお、図8に示す工程以外は、上述の第1の実施形態に係る半導体装置の製造方法と同様であるため、図2〜図5を参照しながら、簡単に説明する。
最初に、素子分離領域102が形成された半導体基板101上に、酸化シリコンなどからなるゲート絶縁膜103およびポリシリコンなどからなるゲート電極104を順次形成する。その後、ゲート電極104をマスクに用いて、半導体基板101の上部に不純物を導入して、該部分をMOSトランジスタのLDD領域、ソース領域およびドレイン領域となる不純物拡散領域105とする(図2(a)参照)。
次に、サリサイドプロセスにより、不純物拡散領域105およびゲート電極104上に、高融点金属を含むシリサイド層106を形成する(図2(b)参照)。その後、減圧CVD法により、半導体基板101上の全面に、例えば窒化シリコン膜からなる第1のエッチングストップ膜110を成膜する(図2(c)参照)。ここで、第1のエッチングストップ膜110は、エッチングストッパとして設けられており、後述する第1のコンタクトホール118を形成する工程において、シリサイド層106がオーバーエッチングされるのを防ぐ。
続いて、図8(a)に示すように、CVD法およびプラズマCVD法により、第1のエッチングストップ膜110上に第1の絶縁膜201を形成する。第1の絶縁膜201の材料としては、BPSG膜を用いることが好ましい。
次に、図8(b)に示すように、第1の絶縁膜201および第1のエッチングストップ膜110をシリサイド層106上における所定の領域(コンタクト形成領域)が残るように、リソグラフィーとドライエッチングによりパターニングする。
次に、図8(c)に示すように、半導体基板101、シリサイド層106、および第1の絶縁膜201上に、第1の層間絶縁膜108を堆積させ、CMP法により平坦化する。
次に、図8(d)に示すように、リソグラフィーとドライエッチングを行うことにより、第1の層間絶縁膜108、第1の絶縁膜201、および第1のエッチングストップ膜110を貫通し、シリサイド層106に到達する第1のコンタクトホール118を形成する。
続いて、図8(e)に示すように、スパッタ法、CVD法、およびメッキ法により、半導体基板101上の全面に導体膜を成膜し、第1のコンタクトホール118に該導体膜を埋め込むことにより、下層コンタクトプラグ109を形成する。
以降、第1の実施形態と同様な工程を経て、第2の層間絶縁膜111、誘電体キャパシタ115、上層コンタクトプラグ117、および第3の層間絶縁膜116を形成する(図3〜図5参照)。以上の工程により、図7に示す本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法の特徴は、図8(a)に示す工程において、第1のエッチングストップ膜110上に第1の絶縁膜201を形成することにある。この方法によれば、後の工程で誘電体膜113を熱処理する際に、第1のエッチングストップ膜110だけでなく、第1の層間絶縁膜108における熱膨張や応力の変動がシリサイド層106へ及ぼす影響を抑えることができる。このため、本実施形態の製造方法では、第1の実施形態の製造方法に比べて、シリサイド層106が凝集したり、シリサイド層106にボイドが発生するなどの不具合がさらに起こりにくく、低抵抗化され、断線の発生が抑制された半導体装置を実現することができる。
また、本実施形態の製造方法では、第1のエッチングストップ膜110と第1の絶縁膜201とを同じマスクを用いてエッチングを行っており、第1のエッチングストップ膜110の側面と第1の絶縁膜201の側面とが互いに同一平面内にある。この場合、第1のエッチングストップ膜110と第1の絶縁膜201が同じ工程で形成されるため、工程をより簡略化することができる。なお、これに限定されるものではなく、第1のエッチングストップ膜110と第1の絶縁膜201とを別々にパターニングしてもよい。この場合、第1のエッチングストップ膜110の上面の面積をより小さくし、第1の絶縁膜201の上面の表面積をより大きくすることが望ましい。これにより、シリサイド層106の凝集をより効果的に抑制することが可能となる。なお、本実施形態の半導体装置の製造方法では、図8(b)に示す工程の前に、第1の絶縁膜201を平坦化してもよい。
また、第1のエッチングストップ膜110はシリサイド層106に引っ張り応力を与えることが好ましく、第1の絶縁膜201はシリサイド層106に圧縮応力を与えることがより好ましい。この場合、第1のエッチングストップ膜110がシリサイド層106へ加える引っ張り応力を、第1の絶縁膜201がシリサイド層106へ加える圧縮応力により緩和することができ、シリサイド層106が下層コンタクトプラグ109の底部から離れる方向へ引っ張られてしまうことを抑制することができる。その結果、シリサイド層106の凝集をより抑えることができる。
(第3の実施形態)
本発明の第3の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。なお、本実施形態の半導体装置は、エッチングストップ膜とその上に形成された絶縁膜の構成が第2の実施形態の半導体装置と異なっている。なお、本実施形態においても、第1の実施形態および第2の実施形態の半導体装置と同様な構成部分については、簡略化して説明する。
本発明の第3の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。なお、本実施形態の半導体装置は、エッチングストップ膜とその上に形成された絶縁膜の構成が第2の実施形態の半導体装置と異なっている。なお、本実施形態においても、第1の実施形態および第2の実施形態の半導体装置と同様な構成部分については、簡略化して説明する。
図9は、本発明の第3の実施形態に係る半導体装置の構成を示す断面図である。同図に示すように、本実施形態の半導体装置は、半導体基板101と、半導体基板101の上部に形成された素子分離領域102と、半導体基板101上における素子分離領域102に囲まれた部分に形成された不純物拡散領域105と、半導体基板101上に順次形成されたゲート絶縁膜103およびゲート電極104と、ゲート電極104および不純物拡散領域105の上に形成されたシリサイド層106とを備えている。なお、不純物拡散領域105は、MOSトランジスタのソース領域およびドレイン領域として機能する。
さらに、本実施形態の半導体装置は、半導体基板101の上面、シリサイド層106の上面、およびゲート電極104の側面、およびゲート絶縁膜103の側面上にわたって形成された第2のエッチングストップ膜310と、第2のエッチングストップ膜310上に形成された第1の層間絶縁膜108と、第1の層間絶縁膜108および第2のエッチングストップ膜310を貫通し、シリサイド層106に接続される下層コンタクトプラグ109と、第1のエッチングストップ膜110上に形成され、下層コンタクトプラグ109の側面を囲む第2の絶縁膜301とを備えている。ここで、下層コンタクトプラグ109は、第1の実施形態と同様に、第1の下層コンタクトプラグ109aと、第2の下層コンタクトプラグ109bとを有している。
また、本実施形態の半導体装置は、下層コンタクトプラグ109、第2の絶縁膜301、および第1の層間絶縁膜108の上に形成された第2の層間絶縁膜111と、第2の下層コンタクトプラグ109b上に形成された誘電体キャパシタ115と、誘電体キャパシタ115および第2の層間絶縁膜111の上に形成された第3の層間絶縁膜116と、第3の層間絶縁膜116および第2の層間絶縁膜111を貫通し、第1の下層コンタクトプラグ109aおよび誘電体キャパシタ115に接続されない第2の下層コンタクトプラグ109bの上に形成された上層コンタクトプラグ117とを備えている。ここで、誘電体キャパシタ115は、下部電極112、誘電体膜113、上部電極114が下から順に積層されてなる多層構造を有している。なお、上述した各層の材料や膜厚、および形成方法などは、第1の実施形態と同様であるため、ここでは省略する。
また、本実施形態の半導体装置において、第2のエッチングストップ膜310は第1の層間絶縁膜108との間でエッチング選択性を有する絶縁膜であればよく、例えば、窒化シリコン膜からなることが好ましい。この場合、窒化シリコン膜は、例えば20〜100nmの範囲の膜厚で、減圧CVD法やプラズマCVD法などにより成膜される。なお、第2の絶縁膜301は、例えばBPSG膜からなることが好ましい。
次に、本実施形態の半導体装置の製造方法について、図10を用いて説明する。図10(a)〜(e)は、本実施形態の半導体装置の製造方法を示す断面図である。なお、図10に示す工程以外は、上述の第1の実施形態に係る半導体装置の製造方法と同様であるため、図2〜図5を参照しながら、簡単に説明する。
最初に、素子分離領域102が形成された半導体基板101上に、酸化シリコンなどからなるゲート絶縁膜103およびポリシリコンなどからなるゲート電極104を順次形成する。その後、ゲート電極104をマスクに用いて、半導体基板101の上部に不純物を導入して、該部分をMOSトランジスタのLDD領域、ソース領域およびドレイン領域となる不純物拡散領域105とする(図2(a)参照)。
次に、サリサイドプロセスにより、不純物拡散領域105およびゲート電極104上に、高融点金属を含むシリサイド層106を形成する(図2(b)参照)。その後、減圧CVD法により、半導体基板101上の全面に、例えば窒化シリコン膜からなる第2のエッチングストップ膜310を成膜する(図2(c)参照)。ここで、第2のエッチングストップ膜310は、エッチングストッパとして設けられており、後述する第1のコンタクトホール118を形成する工程において、シリサイド層106がオーバーエッチングされるのを防ぐ。
続いて、図10(a)に示すように、CVD法およびプラズマCVD法により、第2のエッチングストップ膜310上に第2の絶縁膜301を形成する。第2の絶縁膜301の材料としては、BPSG膜を用いることが好ましい。
次に、図10(b)に示すように、第2の絶縁膜301をシリサイド層106上における所定の領域(コンタクト形成領域)が残るように、リソグラフィーとドライエッチングによりパターニングする。
次いで、図10(c)に示すように、第2のエッチングストップ膜310および第2の絶縁膜301の上に、第1の層間絶縁膜108を堆積させ、CMP法により平坦化する。
次に、図10(d)に示すように、リソグラフィーとドライエッチングを行うことにより、第2の絶縁膜301および第2のエッチングストップ膜310を貫通し、シリサイド層106に到達する第1のコンタクトホール118を形成する。
続いて、図10(e)に示すように、スパッタ法、CVD法、およびメッキ法により、半導体基板101上の全面に導体膜を成膜し、第1のコンタクトホール118に該導体膜を埋め込むことにより、下層コンタクトプラグ109を形成する。
以降、第1の実施形態と同様な工程を経て、第2の層間絶縁膜111、誘電体キャパシタ115、上層コンタクトプラグ117、および第3の層間絶縁膜116を形成する(図3〜図5参照)。以上の工程により、図9に示す本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法の特徴は、図10(b)に示す工程において、第2のエッチングストップ膜310を残して第2の絶縁膜301のみをパターニングし、後の工程で作製される下層コンタクトプラグ109の側面全体を囲むように、該第2の絶縁膜301を形成することにある。これによれば、第2のエッチングストップ膜310をパターニングしなくてもよいため、工程を簡略化できる。さらに、第2の絶縁膜301が下層コンタクトプラグ109の側面全体にわたって形成されるため、第1の層間絶縁膜108の熱膨張や応力の変動がシリサイド層106へ及ぼす影響をより抑えることができる。このため、本実施形態の製造方法では、第1の実施形態および第2の実施形態の製造方法と同様に、低抵抗化され、断線の発生が抑制された半導体装置を作製することが可能となる。
また、本実施形態の製造方法では、図10(c)に示す工程において、第1の層間絶縁膜108の上面と第2の絶縁膜301の上面とが互いに同じ高さになるように、CMP法により平坦化している。この場合、第1の層間絶縁膜108と第2の絶縁膜301とを同時に形成することができる。なお、この方法に限定されるものではなく、第1の層間絶縁膜108の上面と第2の絶縁膜301の上面との高さが互いに異なっていてもよい。この時、上面が第1の層間絶縁膜108の上面よりも高くなるように第2の絶縁膜301を形成すると、シリサイド層106の凝集を抑える効果がより大きくなるため好ましい。なお、本実施形態の半導体装置の製造方法では、図10(b)に示す工程の前に、第2の絶縁膜301を平坦化してもよい。
本発明の半導体装置及びその製造方法は、シリサイド層を備え、低抵抗化された半導体装置の実現に有用である。
101 半導体基板
102 素子分離領域
103 ゲート絶縁膜
104 ゲート電極
105 不純物拡散領域
106 シリサイド層
108 第1の層間絶縁膜
109 下層コンタクトプラグ
109a 第1の下層コンタクトプラグ
109b 第2の下層コンタクトプラグ
110 エッチングストップ膜
111 第2の層間絶縁膜
112 下部電極
113 誘電体膜
114 上部電極
115 誘電体キャパシタ
116 第3の層間絶縁膜
117 上層コンタクトプラグ
118 第1のコンタクトホール
119 第2のコンタクトホール
120 開口部
201 第1の絶縁膜
301 第2の絶縁膜
310 エッチングストップ膜
701 半導体基板
702 シャロウトレンチ分離領域
703 ゲート絶縁膜
704 ゲート電極
705 拡散層
706 シリサイド層
707 窒化シリコン膜
708 第1の層間絶縁膜
709 第1のコンタクトプラグ
710 第2の層間絶縁膜
711 開口部
712 下部電極
713 誘電体膜
714 上部電極
715 誘電体キャパシタ
716 ボイド
102 素子分離領域
103 ゲート絶縁膜
104 ゲート電極
105 不純物拡散領域
106 シリサイド層
108 第1の層間絶縁膜
109 下層コンタクトプラグ
109a 第1の下層コンタクトプラグ
109b 第2の下層コンタクトプラグ
110 エッチングストップ膜
111 第2の層間絶縁膜
112 下部電極
113 誘電体膜
114 上部電極
115 誘電体キャパシタ
116 第3の層間絶縁膜
117 上層コンタクトプラグ
118 第1のコンタクトホール
119 第2のコンタクトホール
120 開口部
201 第1の絶縁膜
301 第2の絶縁膜
310 エッチングストップ膜
701 半導体基板
702 シャロウトレンチ分離領域
703 ゲート絶縁膜
704 ゲート電極
705 拡散層
706 シリサイド層
707 窒化シリコン膜
708 第1の層間絶縁膜
709 第1のコンタクトプラグ
710 第2の層間絶縁膜
711 開口部
712 下部電極
713 誘電体膜
714 上部電極
715 誘電体キャパシタ
716 ボイド
Claims (20)
- 半導体基板と、
前記半導体基板上に形成されたゲート電極および不純物拡散領域と、
前記ゲート電極および前記不純物拡散領域上に形成されたシリサイド層と、
前記シリサイド層上に形成されたエッチングストップ膜と、
前記半導体基板、前記シリサイド層、およびエッチングストップ膜の上に形成された第1の絶縁膜と、
前記第1の絶縁膜および前記エッチングストップ膜を貫通し、前記シリサイド層に接続されるコンタクトプラグとを備えていることを特徴とする半導体装置 - 前記エッチングストップ膜は、前記シリサイド層上における前記コンタクトプラグの周囲にのみ形成されることを特徴とする請求項1に記載の半導体装置。
- 前記エッチングストップ膜は、窒化シリコン膜からなることを特徴とする請求項1または2に記載の半導体装置。
- 前記エッチングストップ膜は、酸素を含んでいることを特徴とする請求項1〜3のうちいずれか1つに記載の半導体装置。
- 前記エッチングストップ膜は、前記シリサイド層に引っ張り応力を与えることを特徴とする請求項1〜4のうちいずれか1つに記載の半導体装置。
- 前記エッチングストップ膜上に形成された第2の絶縁膜をさらに備え、
前記コンタクトプラグは、前記第1の絶縁膜、前記第2の絶縁膜、および前記エッチングストップ膜を貫通し、前記シリサイド層に接続していることを特徴とする請求項1〜5のうちいずれか1つに記載の半導体装置 - 前記エッチングストップ膜の側面と前記第2の絶縁膜の側面とは、互いに同一平面内にあることを特徴とする請求項6に記載の半導体装置。
- 前記第2の絶縁膜は、前記シリサイド層に圧縮応力を与えることを特徴とする請求項6または7に記載の半導体装置。
- 前記第2の絶縁膜は、BPSG膜からなることを特徴とする請求項6〜8のうちいずれか1つに記載の半導体装置。
- 前記コンタクトプラグは、前記ゲート電極上に形成された前記シリサイド層に接続される第1のコンタクトプラグと、前記不純物拡散領域上に形成された前記シリサイド層に接続される第2のコンタクトプラグを含んでいることを特徴とする請求項1〜9のうちいずれか1つに記載の半導体装置。
- 前記第2のコンタクトプラグに接続する下部電極、誘電体膜、および上部電極からなる誘電体キャパシタをさらに備えていることを特徴とする請求項10に記載の半導体装置。
- 前記シリサイド層は、コバルト、ニッケル、チタンのいずれか1つを少なくとも含んでいることを特徴とする請求項1〜11のうちいずれか1つに記載の半導体装置。
- 前記エッチングストップ膜の上面の面積は、前記コンタクトプラグの底面積の400倍以下であることを特徴とする請求項1〜12のうちいずれか1つに記載の半導体装置。
- 半導体基板上にゲート電極および不純物拡散領域を形成する工程(a)と、
前記ゲート電極および前記不純物拡散領域の上にシリサイド層を形成する工程(b)と、
前記シリサイド層の所定の領域上にエッチングストップ膜を形成する工程(c)と、
前記工程(c)の後、前記半導体基板の全面に亘って第1の絶縁膜を形成する工程(d)と、
前記エッチングストップ膜および前記第1の絶縁膜を貫通し、前記シリサイド層に達するコンタクトホールを形成する工程(e)と、
前記コンタクトホールに導体膜を埋め込み、コンタクトプラグを形成する工程(f)とを備えていることを特徴とする半導体装置の製造方法。 - 前記工程(c)において、前記エッチングストップ膜は前記シリサイド層上の一部に形成されることを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記工程(c)の後、且つ、前記工程(d)の前に、前記エッチングストップ膜上に第2の絶縁膜を形成する工程(g)をさらに備え、
前記工程(e)では、前記エッチングストップ膜、前記第1の絶縁膜、及び前記第2の絶縁膜を貫通し、前記シリサイド層に達するコンタクトホールを形成することを特徴とする請求項14または15に記載の半導体装置の製造方法。 - 前記工程(c)及び(g)では、前記第2の絶縁膜と前記エッチングストップ膜とをそれぞれ同一のマスクを用いて、同時にエッチングすることにより形成することを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記工程(f)の後、前記第1の絶縁膜上に、第3の絶縁膜を形成する工程と、
前記第3の絶縁膜に、前記コンタクトプラグの上面に達する開口を形成する工程と、
前記開口内に、下部電極、誘電体膜、上部電極を順次形成し、誘電体キャパシタを形成する工程とをさらに備えていることを特徴とする請求項14〜17のうちいずれか1つに記載の半導体装置の製造方法。 - 前記誘電体キャパシタを形成する工程の後、前記半導体基板に対して熱処理を行うことにより、前記誘電体膜を結晶化させる工程をさらに備えていることを特徴とする請求項18に記載の半導体装置の製造方法。
- 前記工程(g)では、コンタクト形成領域を除く領域における前記第2の絶縁膜を除去する工程を含み、
前記工程(d)は、前記第2の絶縁膜の上面の高さと同じ高さの前記第1の絶縁膜を形成することを特徴とする請求項16に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006290082A JP2008108897A (ja) | 2006-10-25 | 2006-10-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006290082A JP2008108897A (ja) | 2006-10-25 | 2006-10-25 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008108897A true JP2008108897A (ja) | 2008-05-08 |
Family
ID=39442004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006290082A Pending JP2008108897A (ja) | 2006-10-25 | 2006-10-25 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008108897A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010045344A (ja) * | 2008-07-18 | 2010-02-25 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
JP2010080798A (ja) * | 2008-09-29 | 2010-04-08 | Renesas Technology Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
JP2014075613A (ja) * | 2009-08-06 | 2014-04-24 | Qualcomm Inc | 高い絶縁破壊電圧の埋め込まれたmimキャパシタ構造体 |
CN111180583A (zh) * | 2019-10-15 | 2020-05-19 | 北京元芯碳基集成电路研究院 | 晶体管及其制造方法 |
-
2006
- 2006-10-25 JP JP2006290082A patent/JP2008108897A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010045344A (ja) * | 2008-07-18 | 2010-02-25 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
JP2010080798A (ja) * | 2008-09-29 | 2010-04-08 | Renesas Technology Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
JP2014075613A (ja) * | 2009-08-06 | 2014-04-24 | Qualcomm Inc | 高い絶縁破壊電圧の埋め込まれたmimキャパシタ構造体 |
CN111180583A (zh) * | 2019-10-15 | 2020-05-19 | 北京元芯碳基集成电路研究院 | 晶体管及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6872627B2 (en) | Selective formation of metal gate for dual gate oxide application | |
US7518173B2 (en) | Semiconductor device having ferroelectric capacitor and its manufacture method | |
US20050121703A1 (en) | Semiconductor device and method for manufacturing the same | |
JP3305627B2 (ja) | 半導体装置とその製造方法 | |
JP2002170940A (ja) | 半導体集積回路装置およびその製造方法 | |
US20090127603A1 (en) | Semiconductor memory device and manufacturing method thereof | |
JP2007096178A (ja) | 半導体装置およびその製造方法 | |
JP2001217403A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH11243180A (ja) | 半導体装置の製造方法 | |
JP2002141482A (ja) | 半導体装置およびその製造方法 | |
JP2008108897A (ja) | 半導体装置及びその製造方法 | |
JP2002076298A (ja) | 半導体記憶装置およびその製造方法 | |
JP5076168B2 (ja) | 半導体装置の製造方法 | |
US20060284231A1 (en) | Dielectric memory and method for manufacturing the same | |
JP5035336B2 (ja) | 半導体装置の製造方法 | |
JP3795882B2 (ja) | 半導体装置およびその製造方法 | |
JP4657545B2 (ja) | 半導体装置の製造方法 | |
JP2008186926A (ja) | 半導体装置とその製造方法 | |
JP4221429B2 (ja) | 半導体装置の製造方法 | |
JP4296769B2 (ja) | 半導体装置及びその製造方法 | |
JP3937894B2 (ja) | 半導体装置 | |
WO2005119780A1 (ja) | 半導体装置及びその製造方法 | |
JP2005129852A (ja) | 半導体装置 | |
JP2012074479A (ja) | 半導体装置の製造方法 | |
JP2009147161A (ja) | 半導体装置およびその製造方法 |