CN115050741A - 集成电路 - Google Patents

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CN115050741A
CN115050741A CN202210386656.6A CN202210386656A CN115050741A CN 115050741 A CN115050741 A CN 115050741A CN 202210386656 A CN202210386656 A CN 202210386656A CN 115050741 A CN115050741 A CN 115050741A
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CN
China
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gate
layer
backside
dielectric
integrated circuit
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CN202210386656.6A
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谌俊元
苏焕杰
庄正吉
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种集成电路，包括位于该集成电路的前侧的基板。第一全绕式栅极晶体管设置于该基板上。该第一全绕式栅极晶体管包括：包括至少一半导体纳米结构的通道区、配置于通道区两侧的源极/漏极区、以及栅极电极。浅沟槽隔离区自背侧延伸至集成电路。背侧栅极插塞自背侧延伸至集成电路且接触第一全绕式栅极晶体管的栅极电极。背侧栅极插塞于集成电路的背侧横向地接触浅沟槽隔离区。

Description

集成电路
技术领域
本发明实施例是有关于半导体技术，且特别是有关于集成电路。
背景技术
人们对包括智能手机、平板电脑、台式电脑、笔记本电脑和许多其他种类的电子装置等电子装置的计算能力的需求不断增加。集成电路为这些电子装置提供计算能力。提高集成电路计算能力的一个方法是增加给定面积的半导体基板上可包括的晶体管和其他集成电路特征部件的数量。
纳米结构晶体管有助于提高计算能力，因为纳米结构晶体管可以非常小，且相较于传统晶体管可具有改良的功能。纳米结构晶体管可包括多个半导体纳米结构(例如，纳米线、纳米板等)，其可用作为晶体管的通道区。栅极电极可被耦接至该纳米结构。
发明内容
本发明实施例是关于一种集成电路，其包括：位于集成电路前侧的基板，该集成电路具有相对于该前侧的一背侧、位于该基板上的第一全绕式栅极晶体管，其中该第一全绕式栅极晶体管包括：包括至少一半导体纳米结构的通道区；配置于该通道区两侧的源极/漏极区；及栅极电极、自该背侧延伸至集成电路的浅沟槽隔离区、以及自该背侧延伸至集成电路且接触第一全绕式栅极晶体管的栅极电极的背侧栅极插塞，该背侧栅极插塞于集成电路的背侧横向地接触浅沟槽隔离区。
本发明实施例是关于一种集成电路的制造方法，其包括形成半导体装置的第一全绕式栅极晶体管。设置第一全绕式栅极晶体管于半导体装置前侧的基板上，且第一全绕式栅极晶体管包括至少一半导体纳米结构、配置于通道区两侧的源极/漏极区、以及栅极电极。形成半导体装置的第二全绕式栅极晶体管，且设置第二全绕式栅极晶体管于半导体装置前侧的基板上。第二全绕式栅极晶体管包括至少一半导体纳米结构、配置于通道区两侧的源极/漏极区、以及栅极电极。形成从相对于前侧的半导体装置的背侧延伸至半导体装置的浅沟槽隔离区。形成从背侧延伸至半导体装置且接触第一全绕式栅极晶体管的栅极电极的背侧栅极插塞。背侧栅极插塞于半导体装置的背侧横向接触浅沟槽隔离区。
本发明实施例是关于一种集成电路的制造方法，其包括：形成浅沟槽隔离结构于半导体装置结构中，该浅沟槽隔离结构自半导体装置结构的前侧延伸至半导体装置结构；形成第一全绕式栅极晶体管的多个纳米结构于半导体装置结构中；形成源极/漏极区于该多个纳米结构中的每一个纳米结构的两侧；通过自半导体装置结构的背侧减少半导体装置结构的厚度来暴露浅沟槽隔离结构；以及形成自该背侧延伸至半导体装置结构且接触第一全绕式栅极晶体管的栅极电极的背侧栅极插塞，该背侧栅极插塞于半导体装置结构的背侧横向地接触浅沟槽隔离区。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1A、图1B、以及图1C是根据一些实施例，集成电路的示意图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N、图2O、图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K、图3L是根据一些实施例，集成电路在制程的各种阶段的截面图以及透视图。
其中，附图标记说明如下：
100：集成电路
101：前侧
102：基板
103：半导体材料
104：晶体管
105：背侧
116：半导体堆叠物
118：半导体
120：牺牲半导体
121：沟槽
122：硬遮罩层
124：鳍片
126：浅沟槽隔离区
128：牺牲半导体覆层
130：混合鳍片结构
132，134，140，142，143，153，154，156，204，204’，222，224：介电层
136：高K介电层
138：多晶硅
144：栅极间隔层
148：内间隔层
152，252：源极/漏极区
202，236：凹槽
206：半导体区
212：介电衬里
214：栅极介电质
216：栅极电极
218：介电帽层
220：源极/漏极接点
223：介电截件
226：介电结构
228：介电材料
230：源极/漏极插塞
232：图案化硬遮罩
234：开口
237：距离
238：栅极插塞
239：高度
241，245：宽度
243：深度
具体实施方式
在以下描述中，对集成电路晶粒中的各种层以及结构的许多厚度以及材料进行了描述。各种实施例中，具体的尺寸和材料是以范例的方式给出的。相关领域中具有通常知识者将认识到，在本公开的启发下，在不脱离本公开范畴的情况下，在许多例子中可采用其他的尺寸和材料。
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同特征。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，以下叙述中若提及第一特征部件形成在第二特征部件之上，可能包含第一和第二特征部件直接接触的实施例，也可能包含额外的特征部件形成在第一和第二特征部件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数字以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，本文中可能用到空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，其是为了便于描述图式中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当设备被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对用词也将依转向后的方位来解释。
在以下描述中，阐述了某些具体细节以提供对本公开的各种实施例的透彻理解。然而，相关领域中具有通常知识者将理解，本公开可在没有这些具体细节的情况下实施。在其他例子中，未详细描述与电子组件和制造技术有关的现有结构以避免不必要地模糊本公开的实施例的描述。
除非内文另有要求，否则在整个说明书和后附的权利要求书中，“包括(comprise)”一词及其变体，如“包括(comprises)”和“包括(comprising)”，应以开放、包容的意义解释，也就是说，应被解释为“包括，但不限于”。
第一、第二和第三等序数的使用不必然表示有次序的排列意义，而可能只是对于动作或结构的多个例子进行区分。
整篇说明书中提到“一个实施例”或“一实施例”是指结合实施例描述的具体特征、结构或特性至少包括在一些实施例中。因此，整篇说明书中各处出现的短语“在一个实施例中”、“在一实施例中”或“在一些实施例中”，不必然都是指相同的实施例。此外，在一个或多个实施例中，具体的特征、结构或特性可以任何适合的方式结合。
当用于本说明书和后附权利要求书中时，除非内文中明确为其他表示，否则单数形式的“一(a)”、“一(an)”和“该(the)”包括复数的指称。还应注意的是，除非内文中明确为其他表示，否则术语“或(or)”通常采用其包括“及/或”的意义。
本公开的实施例提供集成电路以及制造集成电路的方法，其中形成的背侧金属栅极插塞从其背侧延伸至集成电路。集成电路包括一或多个晶体管。各晶体管具有形成于基板上方的多个纳米结构。纳米结构用作为晶体管的通道区。各晶体管包括通道区上方的栅极电极。背侧金属栅极插塞接触集成电路的一或多个晶体管的栅极电极。在一些实施例中，形成背侧源极/漏极插塞，其自背侧延伸至集成电路且接触晶体管的源极/漏极区。通过在集成电路的背侧形成背侧金属栅极插塞以及背侧源极/漏极插塞，可在集成电路的背侧进行与栅极电极的金属布线。这导致在集成电路前侧的布线密度减少，其有利于集成电路的小型化。此外，布线密度的减少降低或消除了金属线路之间的漏电流或短路，反之，如果金属线路彼此之间太近时，例如，如果金属线路都形成在集成电路的前侧，则将出现金属线路之间的漏电流或短路。
图1A是根据一些实施例，说明集成电路100的示意图。图1B是沿着线A-A’截取的说明集成电路100的截面图。图1C是沿着线B-B’截取的说明集成电路100的截面图。
集成电路100具有前侧101以及背侧105。在一些实施例中，集成电路100包括多个晶体管104。在一些实施例中，基板形成集成电路100的前侧101。在一些实施例中，基板可为介电层222，其可包括氮化硅或其他适合的材料。
集成电路100包括自背侧105延伸至集成电路100并接触且电性连接至包括于集成电路100中的多个晶体管的一或多个栅极电极216的背侧金属栅极插塞238。在一些实施例中，集成电路100进一步包括自背侧105延伸至集成电路100并接触且电性连接至包括于集成电路100中的多个晶体管的一或多个源极/漏极区的背侧源极/漏极插塞230。
栅极电极216可由任何适合的导电性材料形成。在一些实施例中，栅极电极216是由钛(Ti)、氮化钛(TiN)、或钨(W)中的一或多个所形成，且在一些实施例中，栅极电极216可包括一或多个掺杂材料，像是镧(La)、锆(Zr)或铪(Hf)。在一些实施例中，栅极电极216可具有凹槽深度243，如图1C所示。在一些实施例中，凹槽深度243少于10nm。在一些实施例中，凹槽深度243在约0nm至约10nm的范围内。
在一些实施例中，多个晶体管中的每一个晶体管为纳米结构晶体管。在此种实施例中，每个晶体管的通道区包括延伸于晶体管的源极/漏极区252之间的多个半导体纳米结构118。半导体纳米结构118可包括纳米板、纳米线、或其他类型的纳米结构。半导体纳米结构118形成每个晶体管的通道区。可使用其他类型的晶体管而不脱离本公开的范围。在各种实施例中，包括于每个晶体管的通道区的半导体纳米结构118的数量可各不相同。在一些实施例中，每个晶体管的通道区可包括一或多个半导体纳米结构118。在一些实施例中，每个晶体管的通道区可包括一至五个或更多的半导体纳米结构118。每个晶体管的通道区的半导体纳米结构118可以堆叠配置方式配置，使得纳米结构118实质上垂直对齐且彼此重叠。
在一些实施例中，栅极介电质214被设置在栅极电极216上且可环绕(例如，环绕至少四边)设置于每个晶体管的纳米结构118之间的部分栅极电极216。在各种实施例中，栅极介电质214可由单层或多层介电层所形成，如将于本文中所进一步描述的。
介电材料228在背侧105形成集成电路100的表面的一部分。在一些实施例中，介电材料228被设置于栅极电极216上以及源极/漏极区252上。如图1A至图1C所示，介电衬里212可形成于介电材料228的侧表面上，且背侧金属栅极插塞238以及背侧源极/漏极插塞230被形成于介电衬里212的面对面的部分之间的区域中，举例而言，与介电衬里212接触。在一些实施例中，介电衬里212具有宽度241，宽度241是在约4nm至约10nm的范围内。在此范围内的介电衬里212的宽度241在背侧金属栅极插塞238和相邻的电性特征部件之间，像是背侧源极/漏极插塞230之间，提供适当的电性隔离。在一些实施例中，介电衬里212可由与介电层222相同的材料形成。
在一些实施例中，介电材料228是由适合减少或降低，例如相邻晶体管之间的寄生电容的材料所形成。在一些实施例中，介电材料228是SiOxNyCz或其他介电质或包括SiOxNyCz或其他介电质，且在一些实施例中，介电材料228为SiN。在各种实施例中，可将介电材料228形成为多层或单层。
浅沟槽隔离区126在背侧105形成集成电路100的表面的一部分。浅沟槽隔离区126可用来将与半导体基板102结合形成的晶体管的个别晶体管或一群晶体管组分隔开。浅沟槽隔离区126的介电材料可包括由LPCVD(低压化学气相沉积)、等离子体增强型CVD或可流动式CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(FSG)或低K介电材料。
在一些实施例中，浅沟槽隔离区126可具有小于100nm的宽度245。在一些实施例中，浅沟槽隔离区126的宽度245可小于50nm。在一些实施例中，浅沟槽隔离区126的宽度245可在约10nm至约100nm的范围内。具有此范围内的宽度245的浅沟槽隔离区126在电性特征部件之间(例如相邻的栅极电极216之间)提供适当的电性隔离，同时具有减缩的尺寸，可以节省空间。
如图1A至图1C所示，背侧金属栅极插塞238被可形成为与浅沟槽隔离区126接触。背侧金属栅极插塞238可由任何适合的导电材料形成。在一些实施例中，背侧金属栅极插塞238是由Ru、W、Co、Al、或Mo、或包括钌(Ru)、钨(W)、钴(Co)、铝(Al)或钼(Mo)的任何化合物所形成的。在一些实施例中，背侧金属栅极插塞238可形成在衬里上，其可包括钛(Ti)、钽(Ta)、氮化钛(TiN)或氮化钽(TaN)。在一些实施例中，衬里是可选的。
背侧源极/漏极插塞230可由任何适合的导电材料形成。在一些实施例中，背侧源极/漏极插塞230是由Ru、W、Co、Al、或Mo、或包括Ru、W、Co、Al、或Mo的任何化合物所形成的。在一些实施例中，背侧源极/漏极插塞230可形成在衬里上，其可包括Ti、Ta、TiN或TaN。在一些实施例中，背侧源极/漏极插塞230接触源极/漏极区252，其可为外延成长区。背侧源极/漏极插塞230电性或导电性地(conductively)耦接至源极/漏极区252。
在一些实施例中，集成电路100的二或多个栅极电极216(例如，二或多个晶体管的栅极电极)可通过一个背侧金属栅极插塞238电性连接至彼此，例如，如图1B所示。在一些实施例中，二或多个背侧源极/漏极插塞230可通过背侧金属栅极插塞238连接(例如，电性耦接或连接)至一或多个栅极电极216。
在一些实施例中，背侧金属栅极插塞238相对于栅极电极216可以有一个封闭裕度(enclosure budget)。举例而言，如图1B所示，背侧金属栅极插塞238可以横向地(laterally)向外延伸超出栅极电极216的边缘距离237，距离237小于30nm。在一些实施例中，距离237是在约0至约30nm的范围内。封闭裕度可能是形成背侧金属栅极插塞238所致的结果(例如像图3K所示)，其中部分的浅沟隔离区126被移除并以背侧金属栅极插塞238重新填充。此外，背侧金属栅极插塞238的封闭裕度可能使背侧金属栅极插塞238可靠的形成，并可确保背侧金属栅极插塞238和栅极电极216之间可靠的电性接触。
在一些实施例中，可使背侧金属栅极插塞238形成为具有小于50nm的高度239。在一些实施例中，背侧金属栅极插塞238的高度239可在约10nm至约30nm的范围内。这导致了与栅极电极216的良好电性连接，同时也提供了低剖面(low profile)的背侧金属栅极插塞238，从而节省了空间。
通过在集成电路100的背侧105形成背侧金属栅极插塞238以及背侧源极/漏极插塞230，可在集成电路100的背侧105进行与栅极电极216的金属布线(例如，在二或多个栅极电极216之间或在栅极电极216和背侧源极/漏极插塞230之间的金属布线)。这导致在集成电路100的前侧101的布线密度减少，其有利于包括多个晶体管的集成电路100的小型化。此外，布线密度的减少降低或消除了金属线路之间的漏电流或短路，反之，如果金属线路彼此之间太近时，例如，如果金属线路都形成在集成电路100的前侧101，将出现金属线路之间的漏电流或短路。
图2A至图3L是根据一些实施例，集成电路100在制程的各种阶段的截面图以及透视图。图2A至图3L说明用于制造包括纳米结构晶体管的集成电路的例示性制程。图2A至图3L说明在根据本公开的原则的简单而有效的制程中如何形成这些晶体管。在不脱离本公开范畴的情况下，可采用其他的制程步骤以及制程步骤的组合。纳米结构晶体管可包括全绕式栅极晶体管、多桥晶体管(multi-bridge transistor)、纳米板晶体管、纳米线晶体管、或其他类型的纳米结构晶体管。
可以任何适当的方法图案化纳米结构晶体管结构。举例而言，这些结构可使用一或多种光学微影制程图案化，包括，双重图案化或多重图案化制程。一般而言，双重图案化或多重图案化制程结合了光学微影制程和自对准制程，比使用单一、直接的光学微影制程，其允许创建的图案具有，例如，更小的间距。举例而言，在一些实施例中，在基板上形成牺牲层并使用光学微影制程图案化牺牲层。使用自对准制程，在图案化的牺牲层旁边形成间隔物。接着移除牺牲层，然后剩余的间隔物可被用于图案化纳米结构。
在图2A中，集成电路100包括半导体基板102。在一个实施例中，基板102包括半导体材料103。半导体材料103可包括至少在部分表面上的单晶半导体层。基板102可包括单晶半导体材料，像是但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、以及InP。在本文描述的例示性制程中，基板102包括Si，然而在不脱离本公开范畴的情况下，可采用其他的半导体材料。
基板102可在其表面区中包括一或多个缓冲层(未显示)。缓冲层可用以逐步地将晶格常数从基板的晶格常数变为源极/漏极区的晶格常数。缓冲层可由外延成长的单晶半导体材料形成，像是但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP、以及InP。基板102可包括各种区域，这些区域被适当地掺杂了杂质(例如，p型或n型导电性)。例如，对于n型晶体管而言，掺杂物是硼(BF2)，而对于p型晶体管而言，掺杂物是磷。
集成电路100包括基板102上的半导体堆叠物116。半导体堆叠物116包括多个半导体层118。半导体层118为半导体材料层。半导体层118对应将由所述制程制造的全绕式栅极晶体管的通道区。半导体层118形成于基板102上方。半导体层118可包括一或多个以下的层：Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、或InP。在一个实施例中，半导体层118是与基板102相同的半导体材料。在不脱离本公开范畴的情况下，半导体层118可采用其他的半导体材料。在本文描述的主要非限制性范例中，半导体层118和基板102是硅。
集成电路100包括位于半导体层118之间的多个牺牲半导体层120。牺牲半导体层120包括与半导体层118不同的半导体材料。在其中半导体层118包括硅的范例中，牺牲半导体层120可包括SiGe。在一个范例中，硅锗牺牲半导体层120可包括20％以及30％之间的锗，然而在不脱离本公开范畴的情况下，可采用其他浓度的锗。硅锗牺牲半导体层120中的锗浓度被选择为与后续形成的硅锗牺牲覆层中的锗浓度不同。选择牺牲半导体层120和牺牲覆层的组成以造成不同的蚀刻特性。其目的和好处将在以下进一步详细描述。
在一个实施例中，半导体层118以及牺牲半导体层120是从半导体基板102通过交替的外延成长制程形成的。举例而言，第一外延成长制程可导致在基板102的顶表面上形成最低牺牲半导体层120。第二外延成长制程可导致在最低牺牲半导体层120的顶面上形成最低半导体层118。第三外延成长制程可导致在最低半导体层118的顶表面上形成第二最低牺牲半导体层120。交替执行外延成长制程，直到形成选定数量的半导体层118和牺牲半导体层120。
在一些实施例中，半导体层118的垂直厚度可在2nm和15nm之间。在一些实施例中，牺牲半导体层120的厚度可以在5nm和15nm之间。在不脱离本公开范畴的情况下，半导体层118和牺牲半导体层120可采用其他厚度和材料。
正如下文将详细阐述的，牺牲半导体层120将被图案化成全绕式栅极晶体管的半导体纳米结构。半导体纳米结构将对应全绕式栅极晶体管的通道区。
在一个实施例中，牺牲半导体层120对应于具有第一半导体组成的第一牺牲外延半导体区。在后续的步骤中，牺牲半导体层120将被移除并被其他材料和结构取代。由于这个原因，半导体层120被描述为牺牲性的。
在图2B中，沟槽121已在牺牲半导体层120、半导体层118、以及基板102中形成。沟槽121可通过在顶部的牺牲半导体层120上沉积硬遮罩层122来形成。硬遮罩层122使用标准光学微影制程进行图案化和蚀刻。在硬遮罩层122被图案化和蚀刻后，蚀刻在未被硬遮罩层122覆盖的位置的牺牲半导体层120、半导体层118和基板102。蚀刻制程导致了沟槽121的形成。蚀刻制程可包括多个蚀刻步骤。举例而言，第一蚀刻步骤可蚀刻顶部的半导体层118。第二蚀刻步骤可蚀刻顶部的牺牲半导体层120。这些交替的蚀刻步骤可重复进行，直到暴露区的所有牺牲半导体层120和半导体层118被蚀刻。最后的蚀刻步骤可蚀刻基板102。在其他实施例中，沟槽121可在单一的蚀刻制程中形成。
沟槽121界定了半导体层118和牺牲半导体层120的三个鳍片124。这些鳍片124中的每一个鳍片都对应于最终将由本文所述的进一步制程步骤产生的一个单独的全绕式栅极晶体管。具体而言，每一行或堆叠中的半导体层118将对应于特定的全绕式栅极晶体管的通道区。
硬遮罩层122可包括铝、AlO、SiN、或其他适合的材料中的一或多个。在一些实施例中，硬遮罩层122可具有在5nm以及50nm之间的厚度。可通过PVD制程、ALD制程、CVD制程、或其他适合的沉积制程来沉积硬遮罩层122。在不脱离本公开范畴的情况下，硬遮罩层122可具有其他厚度、材料、以及沉积制程。
在图2C中，浅沟槽隔离区已形成于沟槽121中。浅沟槽隔离区可通过在沟槽121中沉积介电材料，并通过使沉积的介电材料凹陷，让介电材料的顶表面低于最低牺牲半导体层120而形成。硬遮罩层122已经被移除。
浅沟槽隔离区126可用来将与半导体基板102结合形成的晶体管的个别晶体管或一群晶体管组分隔开。浅沟槽隔离区126的介电材料可包括由LPCVD(低压化学气相沉积)、等离子体增强型CVD或可流动式CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(FSG)或低K介电材料。在不脱离本公开范畴的情况下，浅沟槽隔离区126可采用其他的材料以及结构。
在图2D中，牺牲半导体覆层128已沉积在半导体层118以及牺牲半导体层120的侧边上。牺牲半导体覆层128可通过从半导体层118、牺牲半导体层120、以及硬遮罩层122外延成长形成。或者，可通过化学气相沉积(CVD)制程沉积牺牲半导体覆层128。在不脱离本公开范畴的情况下，可采用其他制程来沉积牺牲半导体覆层128。
在图2E中，混合鳍片结构130已形成在牺牲半导体覆层128之间的空隙中。混合鳍片结构130包括介电层132以及介电层134。在一个实施例中，介电层132包括氮化硅。在一个实施例中，介电层134包括氧化硅。介电层132可沉积在浅沟槽隔离区126上和牺牲半导体覆层128的侧壁上。介电层134可沉积在沟槽121中的介电层132上，填补牺牲半导体覆层128之间的剩余空间。介电层132中的介电层134可通过CVD、原子层沉积(ALD)或其他适合的沉积制程沉积。在介电层132和134的沉积之后，混合鳍片结构130可通过化学机械平坦化(CMP)制程来平坦化。在不脱离本公开范畴的情况下，可采用其他材料和沉积制程来形成混合鳍片结构130。
在图2F中已经进行了蚀刻制程以使混合鳍片结构130的顶表面凹陷。特别是，执行计时蚀刻(timed etch)以减少介电层132和134的高度。第二蚀刻制程可包括使混合鳍片结构130凹陷到选定的深度的湿蚀刻、干蚀刻、或任何适合的蚀刻。
在图2F中，已在介电层132以及134上沉积了高K介电层136。高K介电层136可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2—Al2O3)合金、其他适合的高K介电材料及/或其组合。高K介电层136可通过CVD、ALD或任何适合的方法形成。已经进行了平坦化制程，像是CMP制程，以平坦化高K介电层136的顶表面。高K介电层136是混合鳍片结构130的一部分。高K介电层136可被称为混合翅片结构130的头盔层(helmet layer)。在不脱离本公开范畴的情况下，高K介电层136可采用其他制程以及材料。
在图2G中，已经进行了蚀刻制程，以使牺牲半导体覆层128凹陷，并从每个半导体鳍片124移除顶部牺牲半导体层120。蚀刻制程可以一个或多个步骤进行。该一个或多个步骤相对于高K介电层136的材料，选择性地蚀刻硬遮罩和牺牲半导体覆层128以及牺牲半导体层120的材料。因此，在图2G中，当其他层被挖凹或移除时，高K介电层136仍然突出于上方，基本上没有变化。一个或多个蚀刻步骤可包括湿蚀刻、干蚀刻、计时蚀刻或其他类型的蚀刻制程。
在图2H中，一层多晶硅138已被沉积在牺牲半导体覆层128、顶部牺牲半导体层120和高K介电层136的顶表面上。在一些实施例中，该层多晶硅138可具有20nm和100nm之间的厚度。该层多晶硅138可通过外延生长、CVD制程、物理气相沉积(PVD)制程或ALD制程沉积。在不脱离本公开范围的情况下，可采用其他厚度和沉积制程来沉积多晶硅层138。
在图2H中，已在多晶硅138的层上沉积了介电层140。已在介电层140上形成了介电层142。在一个范例中，介电层142包括氮化硅。在一个范例中，介电层140包括氧化硅。介电层140和142可通过CVD沉积。介电层140可具有5nm到15nm之间的厚度。介电层142可具有15nm到50nm之间的厚度。在不脱离本公开范畴的情况下，介电层140可采用其他厚度、材料和沉积制程。
介电层140和142已被图案化以及蚀刻以形成多晶硅层138的硬遮罩。介电层140和142可使用标准的光学微影制程进行图案化和蚀刻。在对介电层140和142进行图案化和蚀刻以形成硬遮罩后，对多晶硅层138进行蚀刻，藉以只保留介电层140和142正下方的多晶硅。多晶硅138和介电层140和142对应于最终将被栅极金属取代的虚拟栅极结构，这一点将在下文中详细阐述。
在一个实施例中，在沉积多晶硅138的层之前，可沉积薄介电层143。薄介电层143的厚度可在1nm到5nm之间。薄介电层143可包括氧化硅。在不脱离本公开范畴的情况下，薄介电层143可采用其他材料、沉积制程以及厚度。
在图2I中，已在牺牲半导体覆层128和顶部牺牲半导体层120的暴露顶表面，以及多晶硅层138和介电层140和142的侧壁上沉积了栅极间隔层144。在一个范例中，栅极间隔层144包括SiCON。栅极间隔层144可通过CVD、PVD或ALD沉积。在不脱离本公开范畴的情况下，栅极间隔层144可采用其他材料和沉积制程。
在沉积源极以及漏极区的制备中，栅极间隔层144用作为用以蚀刻部分的牺牲半导体覆层128、半导体层118以及牺牲半导体层120的遮罩，这将在下文中进一步详细阐述。
在图2J中，执行在向下的方向选择性地进行蚀刻的非等向性蚀刻制程。蚀刻不在栅极间隔层144以及多晶硅138的正下方的牺牲半导体覆层128、半导体层118和牺牲半导体层120部分。导致浅沟隔离区126和基板102的一部分被暴露出来。
相对于各种半导体层而言，高K介电层136被以相对较慢速度蚀刻。导致只有约一半的暴露的高K介电层136被蚀刻。据此，在蚀刻制程中，高K介电质136下方的介电层132和134实质上没有被蚀刻。
在图2K中，已执行了蚀刻制程以使牺牲半导体覆层128和牺牲半导体层120相对于半导体层118凹陷。蚀刻制程可通过化学浴来进行，化学浴可相对于半导体层118选择性地蚀刻牺牲半导体覆层128和牺牲半导体纳米结构120。
在图2K中，已在通过部分去除牺牲半导体层120而形成的凹槽中的半导体层118之间沉积了内间隔层148。内间隔层148也已形成在通过部分地移除牺牲半导体覆层128而形成的凹槽中。内间隔层148可通过ALD制程、CVD制程或其他适合的制程来沉积。在一个范例中，内间隔层148包括氮化硅。在沉积内间隔层148后，利用栅极间隔层144作为遮罩执行蚀刻制程。蚀刻制程中移除了在栅极间隔层144的正下方以外的内间隔层148。
在图2L中，已形成源极/漏极区152。源极/漏极区152包括半导体材料。源极/漏极区152可从半导体层118外延成长。源极/漏极区152可从半导体层118或从基板102外延成长。在N型晶体管的情况下，源极/漏极区152可被掺杂N型掺杂物种类。在P型晶体管的情况下，源极/漏极区152可被掺杂P型掺杂物种类。掺杂可在外延成长期间在原位执行。混合鳍片结构130可用作为相邻晶体管的源极/漏极区152之间的电性隔离。
在图2M中，已在源极/漏极区152上和高K介电层136上沉积了介电层153。介电层153可包括氮化硅或SiCON。介电层153可通过CVD、ALD或其他适合的制程沉积。层间介电层154已沉积在介电层153上。层间介电层154可包括氧化硅。层间介电层154可通过CVD、ALD或其他适合的制程沉积。介电层156已沉积在介电层154上，其可包括氮化硅，并且可通过ALD、CVD或PVD沉积。在不脱离本公开范畴的情况下，介电层153、154以及156可采用其他材料以及制程。
在图2N中，视角已从图2M中移开，因此源极/漏极区152处于前方且不再可见。多晶硅138以及介电层140以及142已通过一或多个蚀刻制程移除。换句话说，图2N的横截面是在高K介电层136是其中的一部分，而多晶硅138以及介电层140以前是其中的一部分的虚拟栅极结构的栅极间隔物144之间截取的。在图2N的视角中，牺牲半导体层120和牺牲半导体覆层128是可见的，因为它们在图2K中没有被完全移除，而只是被挖凹了。
在图2O中，剩余的虚拟栅极结构已经被移除。这对应于将高K介电层136从鳍片124上方移除。高K介电层136可经由一或多种蚀刻制程，包括湿蚀刻、干蚀刻或其他类型的蚀刻制程从鳍片124上方移除。
图2O所示的结构可被进一步处理，如图3A至图3L所示。在图3A至图3L中，集成电路100的半导体装置结构以透视图的方式说明。虽然在图3A至图3L中可能没有说明按图2A至图2O所述形成的结构的某些细节，但很容易理解的是，这些细节可以包括在各种实施例中。
如图3A所示，牺牲半导体覆层128被移除，牺牲半导体层120至少被部分移除。在一些实施例中，牺牲半导体层120是硅锗(SiGe)或包括硅锗(SiGe)。牺牲半导体层120可横向凹陷，在相邻的纳米板或半导体层118之间留下实质上水平的条状牺牲半导体层120。凹陷区(即凹槽)202从半导体层118的外边缘向内延伸。
在一些实施例中，牺牲半导体覆层128和部分的牺牲半导体层120可以相对于半导体层118的材料选择性地蚀刻牺牲半导体层120和覆层128的蚀刻制程移除。
如图3B所示，介电层204形成在栅极间隔物144的侧壁上、半导体层118的侧表面上，以及凹槽202中。举例而言，在一些实施例中，介电层204可与凹陷的牺牲半导体层120的侧表面接触。
介电层204可通过任何适合的技术形成，在一些实施例中，介电层204是通过沉积形成的。介电层204可包括氮化硅或SiCON。介电层204可通过CVD、ALD或其他适合的制程沉积。在不脱离本公开范畴的情况下，介电层204可采用其他材料以及制程。
如图3C中所示，介电层204被从栅极间隔物144的侧壁和半导体层118的侧表面移除，而介电层204的部分204'则留在凹槽202中。介电层204可通过任何适合的技术移除，像是通过可选择性地蚀刻介电层204的蚀刻制程。
如图3D中所示，半导体区206形成于基板102中。半导体区206可通过任何适合的技术形成。在一些实施例中，凹槽是通过移除部分的基板102，例如，通过蚀刻，来形成，而半导体区206是形成在凹槽中。在一些实施例中，半导体区206可在凹槽中外延成长。在一些实施例中，半导体区206由SiGe形成或包括SiGe。在一些实施例中，半导体区206是由不同于基板102的材料组成形成的。举例而言，基板102可以是Si基板，而半导体区206可由SiGe形成。
半导体区206可形成为直接相邻于一或多个浅沟槽隔离区126，如图3D所示。在一些实施例中，半导体区206可被形成为与浅沟槽隔离区126接触。
如图3E所示，形成源极/漏极区252。在一些实施例中，可形成源极/漏极区252代替之前描述的源极/漏极区152，例如，参照图2L以及图2M。也就是说，在一些实施例中，至少结合图2L以及图2M描述的一些特征部件和制程可以用参照图3E描述的制程取代。源极/漏极区252包括半导体材料。在一些实施例中，源极/漏极区252可例如，从半导体层118、基板102或半导体区206外延成长。在N型晶体管的情况下，源极/漏极区252可掺杂N型掺杂物种类。在P型晶体管的情况下，源极/漏极区252可掺杂P型掺杂物种类。掺杂可在外延成长期间在原位执行。
如图3F中所示，部分的栅极间隔物144以及设置在栅极间隔物144之间的相应材料被移除。在一些实施例中，形成，例如成长，介电衬里212在栅极间隔物144的侧边上以及源极/漏极区252的顶表面上。在一些实施例中，介电衬里212可包括氮化硅，或其他适合的材料。
在一些实施例中，通过切割制程移除部分的栅极间隔物144。在一些实施例中，切割制程暴露了多晶硅138。切割制程可包括干蚀刻制程、湿蚀刻制程和化学机械平坦化(CMP)制程中的一或多个。
在图3F中，已经移除对应于虚拟栅极结构的剩余的多晶硅138和介电层140和142。已移除牺牲半导体层120。可以相对于半导体层118的材料选择性地蚀刻牺牲半导体层120的蚀刻制程移除牺牲半导体层120。在蚀刻制程之后，半导体层118不再被牺牲半导体结构覆盖。
如图3F中所示，将栅极介电质214沉积在半导体层118的暴露表面上。栅极介电质214被显示为只有单层。然而，在实践中，栅极介电质214可包括多个介电层。举例而言，栅极介电质214可包括与半导体层118直接接触的界面介电层。栅极介电质214可包括设置在该界面介电层上的高K栅极介电层。界面介电层和高K栅极介电层共同构成集成电路100的晶体管的栅极介电质214。
界面介电层可包括介电材料，像是氧化硅、氮化硅或其他适合的介电材料。界面介电层可包括可用于晶体管的栅极介电质的相对于高K介电质的较低K介电质，像是氧化铪或其他高K介电材料。
界面介电层可通过热氧化制程、化学气相沉积(CVD)制程或原子层沉积(ALD)制程形成。在一些实施例中，界面介电层可具有0.5nm以及2nm之间的厚度。在不脱离本公开范畴的情况下，界面介电层可采用其他材料、沉积制程以及厚度。
高K栅极介电层和界面介电层将半导体层118与将在后续步骤中沉积的栅极金属物理隔离。高K栅极介电层和界面介电层将栅极金属与对应于晶体管的通道区的半导体层118隔离。
高K栅极介电层包括一或多层介电材料，像是HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2—Al2O3)合金、其他适合的高K介电材料，及/或其组合。高K栅极介电层可通过CVD、ALD或任何适合的方法形成。在一个实施例中，高K栅极介电层是用高度共形的沉积制程，像是ALD，形成的，以确保形成的栅极介电层在每个半导体层118周围具有均匀的厚度。在一个实施例中，高K介电质的厚度在约1nm至约3nm之间。在不脱离本公开范畴的情况下，高K栅极介电层可采用其他厚度、沉积制程和材料。高K栅极介电层可包括第一层，该层包括具有包括La和Mg的偶极掺杂(dipole doping)的HfO2，以及第二层，该层包括具有结晶的更高K的ZrO层。
在例如通过沉积形成栅极介电质214之后，沉积栅极金属。栅极金属在半导体纳米结构或层118周围形成栅极电极216。栅极金属与栅极介电质214接触。栅极金属位于半导体层118之间。换句话说，栅极金属位于半导体纳米结构或层118周围。基于这个理由，涉及半导体纳米结构118的集成电路100的晶体管，例如，第一晶体管104，被称为全绕式栅极晶体管。
虽然每个栅极电极216被显示为单一金属层，但在实践中，每个栅极电极216可各包括多个金属层。举例而言，栅极电极216可包括与栅极介电质214接触的一或多个非常薄的功函数层。薄的功函数层可包括氮化钛、氮化钽或其他适合为晶体管提供选定的功函数的导电材料。栅极电极216可进一步包括对应于大部分的栅极电极216的栅极填充材料。栅极填充材料可包括钴、钨、铝或其他适合的导电材料。栅极电极216的层可通过PVD、ALD、CVD或其他适合的沉积制程沉积。在一些实施例中，栅极电极216由钛(Ti)、氮化钛(TiN)或钨(W)中的一或多种形成，在一些实施例中，栅极电极216可包括一种或多种掺杂材料，像是镧(La)、锆(Zr)或铪(Hf)。
在一些实施例中，将介电衬里212形成在栅极电极216的暴露顶部。将介电帽层218形成在介电衬里212上。介电帽层218可包括氧化硅或其他适合的介电材料。
在一些实施例中，可以在源极/漏极区252的顶表面形成硅化物层。该硅化物层可包括硅化钛、硅化铝、硅化镍、硅化钨或其他适合的硅化物。
如图3F中所示，在源极/漏极区252上形成源极/漏极接点220，且在一些实施例中，源极/漏极接点220可形成在源极/漏极区252上可能存在的任何硅化物层上。源极/漏极接点220可包括导电材料，如钨、钛、铝、钽或其他适合的导电材料。
可选择性地将介电截件223插入源极/漏极接点220中以将一些晶体管与其他晶体管隔离开来。介电截件可包括氧化硅、氮化硅或其他介电材料。
在一些实施例中，形成介电结构226的第一和第二介电层222、224，以覆盖暴露的该装置的上部结构。举例而言，第一介电层222可形成在介电衬里212、介电帽层218、源极/漏极接点220和介电截件223的上表面上。在一些实施例中，介电结构226的第一介电层222可包括氮化硅，或其他适合的材料。在一些实施例中，介电结构226的第一介电层222可由与介电衬里212相同的材料形成。
将介电结构226的第二介电层224形成在第一介电层222上。在一些实施例中，介电结构226的第二介电层224可包括氮化硅，或其他适合的材料。在一些实施例中，介电结构226的第二介电层224可由与第一介电层222不同的介电材料形成。
如图3G中所示，集成电路100被上下翻转过来，并在集成电路100的背侧上进行制程。更特别的是，部分的基板102通过切割制程被移除。在一些实施例中，切割制程暴露了半导体区206和浅沟槽隔离区126。切割制程可包括干蚀刻制程、湿蚀刻制程和化学机械平坦化(CMP)制程中的一个或多个。
如图3H中所示，移除可为硅基板的基板102的剩余部分。可通过任何适合的技术移除基板102。在一些实施例中，基板102是通过蚀刻制程移除的。蚀刻制程可以一或多个步骤执行。蚀刻制程可包括相对于浅沟槽隔离区126和半导体区206的材料选择性地蚀刻基板102，使得浅沟槽隔离区126和半导体区206仍然突出于上方，基本上没有变化，而基板102的其余部分已被挖凹陷或移除。蚀刻步骤可包括湿蚀刻、干蚀刻、计时蚀刻或其他类型的蚀刻制程。
进一步地，如图3H所示，将介电材料228形成于通过移除基板102的剩余部分而形成的凹槽中。介电材料228可以是任何适合的介电材料。在一些实施例中，介电材料228是或包括SiOxNyCz或其他介电质，且在一些实施例中，介电材料228是SiN。在一些实施例中，介电材料228可通过沉积制程形成。在介电材料228形成后，集成电路100的上表面(如图3H所示)可通过化学机械平坦化(CMP)制程进行平坦化。
如图3I中所示，可移除半导体区206。可通过任何适合的技术移除半导体区206。在一些实施例中，通过蚀刻制程或蚀刻步骤移除半导体区206。蚀刻制程可包括相对于相邻的材料，如介电材料228，选择性地蚀刻半导体区206，使得半导体区206被挖凹或移除时，介电材料228仍然突出于上方，基本上没有变化。蚀刻步骤可包括湿蚀刻、干蚀刻、计时蚀刻或其他类型的蚀刻制程。
背侧源极/漏极插塞230形成于通过移除半导体区206而形成的凹槽中。背侧源极/漏极插塞230可由任何适合的导电材料形成。在一些实施例中，背侧源极/漏极插塞230是由Ru、W、Co、Al或Mo，或包括Ru、W、Co、Al或Mo的任何化合物形成。在一些实施例中，背侧源极/漏极插塞230可形成在衬里上，衬里可包括Ti、Ta、TiN或TaN。在一些实施例中，衬里是可选的。在一些实施例中，可通过沉积制程形成背侧源极/漏极插塞230。如图3I中所示，背侧源极/漏极插塞230可与源极/漏极区252接触。背侧源极/漏极插塞230与源极/漏极区252电性或导电性地耦接。
如图3J中所示，在集成电路100的上表面形成图案化硬遮罩232。可通过任何适合的技术形成图案化硬遮罩232，包括通过在集成电路100的上表面上沉积硬遮罩，并使用标准光学微影制程对该硬遮罩进行图案化和蚀刻。图案化硬遮罩232包括开口234，该开口暴露了部分的浅沟槽隔离区126。
如图3K中所示，通过图案化硬遮罩232中的开口暴露的浅沟槽隔离区126的部分被选择性地移除。浅沟槽隔离区126可通过任何适合的技术，包括通过蚀刻制程来选择性地移除。在一些实施例中，浅沟槽隔离区126是通过利用蚀刻气体的蚀刻制程来选择性地移除的。蚀刻气体可包括Cl、F或HBr中的一或多种。凹槽236是通过选择性地移除部分的浅沟槽隔离区126而形成的。
如图3L中所示，背侧金属栅极插塞238形成在通过移除浅沟槽隔离区126而形成的凹槽236中。背侧金属栅极插塞238可由任何适合的导电材料形成。在一些实施例中，背侧金属栅极插塞238是由Ru、W、Co、Al或Mo，或包括Ru、W、Co、Al或Mo的任何化合物形成。在一些实施例中，背侧金属栅极插塞238可形成在衬里上，衬里可包括Ti、Ta、TiN或TaN。在一些实施例中，衬里是可选的。在一些实施例中，背侧金属栅极插塞238可通过沉积制程形成。如图3L中所示，背侧金属栅极插塞238可与栅极电极216接触。背侧金属栅极插塞238与栅极电极216电性或导电性地耦接。在一些实施例中，二或多个栅极电极216(例如，二或多个晶体管的栅极电极)通过其中一个背侧金属栅极插塞238彼此电性连接。
图1A-图1C所示的集成电路100在完成图3L中所示的制程时完成。
本公开的实施例提供一种集成电路以及制造集成电路的方法，该集成电路中背侧金属栅极插塞被形成为从其背侧延伸至集成电路。集成电路包括一或多个晶体管。各晶体管具有形成于基板上方的多个纳米结构。纳米结构用作为晶体管的通道区。各晶体管包括通道区上方的栅极电极。背侧金属栅极插塞接触集成电路的一或多个晶体管的栅极电极。在一些实施例中，形成背侧源极/漏极插塞，其自背侧延伸至集成电路且接触晶体管的源极/漏极区。通过在集成电路的背侧形成背侧金属栅极插塞以及背侧源极/漏极插塞，可在集成电路的背侧进行与栅极电极的金属布线。这导致在集成电路前侧的布线密度减少，其有利于集成电路的小型化。此外，布线密度的减少降低或消除了金属线路之间的漏电流或短路，反之，如果金属线路彼此之间太近时，例如，如果金属线路都形成在集成电路的前侧，将出现金属线路之间的漏电流或短路。
在一些实施例中，集成电路包括在集成电路前侧的基板。第一全绕式栅极晶体管设置在基板上。第一全绕式栅极晶体管包括：包括至少一半导体纳米结构的通道区、配置于通道区两侧的源极/漏极区、以及栅极电极。浅沟槽隔离区自背侧延伸至集成电路。背侧栅极插塞自背侧延伸至集成电路并接触第一全绕式栅极晶体管的栅极电极。背侧栅极插塞在集成电路的背侧横向接触浅沟槽隔离区。
在一些实施例中，基板是介电层。在一些实施例中，集成电路进一步包括自背侧延伸至集成电路并接触第一全绕式栅极晶体管的至少一源极/漏极区的背侧源极/漏极插塞。在一些实施例中，集成电路进一步包括在集成电路的背侧接触背侧栅极插塞以及背侧源极/漏极插塞的介电层，其中背侧源极/漏极插塞以及背侧栅极插塞通过介电层横向地彼此分隔开。在一些实施例中，介电衬里在背侧源极/漏极插塞以及背侧栅极插塞之间具有4nm至10nm范围内的横向厚度。在一些实施例中，集成电路进一步包括在第一全绕式栅极晶体管上的介电层，该介电层设置在集成电路的背侧；以及在集成电路背侧的介电衬层，该介电衬层直接设置在浅沟槽隔离区以及介电层之间。在一些实施例中，浅沟槽隔离区具有10nm至100nm范围内的宽度。在一些实施例中，集成电路进一步包括第二全绕式栅极晶体管于基板上，该第二全绕式栅极晶体管包括：包括至少一半导体纳米结构的通道区、配置在通道区两侧的源极/漏极区、以及栅极电极，其中背侧栅极插塞接触第一晶体管以及第二晶体管两者的栅极电极。
在一些实施例中，一种方法包括形成半导体装置的第一全绕式栅极晶体管。设置第一全绕式栅极晶体管于半导体装置前侧的基板上，且第一全绕式栅极晶体管包括至少一半导体纳米结构、配置于通道区两侧的源极/漏极区、以及栅极电极。形成半导体装置的第二全绕式栅极晶体管，且设置第二全绕式栅极晶体管于半导体装置前侧的基板上。第二全绕式栅极晶体管包括至少一半导体纳米结构、配置于通道区两侧的源极/漏极区、以及栅极电极。形成从相对于前侧的半导体装置的背侧延伸至半导体装置的浅沟槽隔离区。形成从背侧延伸至半导体装置且接触第一全绕式栅极晶体管的栅极电极的背侧栅极插塞。背侧栅极插塞于半导体装置的背侧横向接触浅沟槽隔离区。
在一些实施例中，方法进一步包括形成基板于半导体装置的前侧。在一些实施例中，形成基板包括形成介电层于半导体装置的前侧。在一些实施例中，方法进一步包括形成自背侧延伸至半导体装置并接触第一全绕式栅极晶体管的至少一源极/漏极区的背侧源极/漏极插塞。在一些实施例中，方法进一步包括形成在半导体装置的背侧接触背侧栅极插塞以及背侧源极/漏极插塞的介电层，其中背侧源极/漏极插塞以及背侧栅极插塞通过介电层横向地彼此分隔开。在一些实施例中，形成背侧栅极插塞包括形成与第二全绕式栅极晶体管的栅极电极接触的背侧栅极插塞。
在一些实施例中，一种方法包括形成浅沟槽隔离结构于半导体装置结构中。浅沟槽隔离结构自半导体装置结构的前侧延伸至半导体装置结构。形成第一全绕式栅极晶体管的多个纳米结构于半导体装置结构中。形成源极/漏极区于该多个纳米结构中的每一个纳米结构的两侧。通过自半导体装置结构的背侧减少半导体装置结构的厚度来暴露浅沟槽隔离结构。形成自背侧延伸至半导体装置结构且接触第一全绕式栅极晶体管的栅极电极的背侧栅极插塞。背侧栅极插塞于半导体装置结构的背侧横向地接触浅沟槽隔离区。
在一些实施例中，形成背侧栅极插塞包括：通过选择性地移除部分的浅沟槽隔离区而形成凹槽，并形成背侧栅极插塞于凹槽中。在一些实施例中，方法进一步包括：通过自半导体装置结构的背侧移除部分的半导体基板而形成凹槽，并以介电层填充凹槽。在一些实施例中，方法进一步包括：形成自半导体装置结构的背侧延伸至介电层的背侧源极/漏极插塞，该背侧源极/漏极插塞接触第一全绕式栅极晶体管的至少一源极/漏极区。在一些实施例中，方法进一步包括：形成第二全绕式栅极晶体管的多个纳米结构于半导体装置结构中，其中形成背侧栅极插塞包括形成与第二全绕式栅极晶体管的栅极电极接触的背侧栅极插塞。
以上概述数个实施例的特征部件，以便在本发明所属技术领域中具有通常知识者可更易理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解到，此类等效的制程和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种集成电路，包括：
一基板，位于该集成电路的一前侧，该集成电路具有相对于该前侧的一背侧；
一第一全绕式栅极晶体管，位于该基板上，该第一全绕式栅极晶体管包括：
一通道区，包括至少一半导体纳米结构；
多个源极/漏极区，配置于该通道区的两侧；及
一栅极电极；
一浅沟槽隔离区，自该背侧延伸至该集成电路；以及
一背侧栅极插塞，自该背侧延伸至该集成电路且接触该第一全绕式栅极晶体管的该栅极电极，该背侧栅极插塞于该集成电路的该背侧横向地接触该浅沟槽隔离区。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220181250A1 (en) * 2020-06-24 2022-06-09 Taiwan Semiconductor Manufacturing Company Limited Backside connection structures for nanostructures and methods of forming the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658119B2 (en) * 2020-10-27 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Backside signal interconnection

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017105515A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Stacked transistors
US9899515B1 (en) * 2016-10-31 2018-02-20 International Business Machines Corporation Fabrication of a pair of vertical fin field effect transistors having a merged top source/drain
US10943834B2 (en) * 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10431502B1 (en) * 2018-04-16 2019-10-01 International Business Machines Corporation Maskless epitaxial growth of phosphorus-doped Si and boron-doped SiGe (Ge) for advanced source/drain contact
US11437283B2 (en) * 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
US11574845B2 (en) * 2019-08-07 2023-02-07 Tokyo Electron Limited Apparatus and method for simultaneous formation of diffusion break, gate cut, and independent N and P gates for 3D transistor devices
US20210408246A1 (en) * 2020-06-25 2021-12-30 Intel Corporation Contact resistance reduction in transistor devices with metallization on both sides
US20220139911A1 (en) * 2020-10-30 2022-05-05 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220181250A1 (en) * 2020-06-24 2022-06-09 Taiwan Semiconductor Manufacturing Company Limited Backside connection structures for nanostructures and methods of forming the same
US11721623B2 (en) * 2020-06-24 2023-08-08 Taiwan Semiconductor Manufacturing Company Limited Backside connection structures for nanostructures and methods of forming the same
US20230326851A1 (en) * 2020-06-24 2023-10-12 Taiwan Semiconductor Manufacturing Company Limited Backside connection structures for nanostructures and methods of forming the same

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