CN117423621A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开涉及一种半导体装置及其制造方法。在半导体装置的制造方法中，形成在基底上方具有金属栅极结构、源极及漏极的场效晶体管，在隔离绝缘层上方设置于虚设金属栅极结构之间的第一前侧接点，在第一前侧接点上方形成第一配线层，从基底的背侧移除基底的一部分，以暴露隔离绝缘层的底部，从隔离绝缘层的底部在隔离绝缘层中形成第一开口，以暴露第一前侧接点的底部，通过以导电材料填充第一开口形成第一背侧接点，以连接第一前侧接点。

Description

半导体装置及其制造方法
技术领域
本发明实施例是有关于半导体技术，且特别是有关于半导体装置及其制造方法。
背景技术
随着半导体产业已进展至纳米技术制程节点，以追求更高的装置密度、更高的效能及更低的成本，来自制造和设计问题的挑战导致了三维设计的发展，例如多栅极场效晶体管(field effect transistor，FET)，多栅极场效晶体管包含使用鳍结构作为通道区的鳍式场效晶体管(fin FET，FinFET)及使用多个纳米片或纳米线作为通道区的全绕式栅极(gate-all-around，GAA)场效晶体管。
发明内容
在一些实施例中，提供半导体装置的制造方法，此方法包含形成鳍结构，在鳍结构中，多个第一半导体层及多个第二半导体层交替堆叠于基底上方；在鳍结构上方形成牺牲栅极结构；蚀刻鳍结构未被牺牲栅极结构覆盖的源极/漏极区，进而形成源极/漏极空间；在源极/漏极空间中形成底部外延层；在底部外延层上方形成第一外延层；以及在第一外延层上方形成第二外延层，其中：形成第一外延层的步骤包含第一制程及第一制程之后的第二制程，第一制程及第二制程皆包含沉积阶段及沉积阶段之后的蚀刻阶段，且第一制程的沉积阶段与蚀刻阶段的制程时间比值大于第二制程的沉积阶段与蚀刻阶段的制程时间比值。
在一些实施例中，提供半导体装置，半导体装置包含多个全绕式栅极场效晶体管，多个全绕式栅极场效晶体管的每一者包含：多个半导体片或半导体线，设置并垂直排列于底部鳍结构上方，底部鳍结构设置于基底上方；栅极电极；以及源极/漏极外延层，其中在多个全绕式栅极场效晶体管的至少一者中，栅极电极的顶部高于源极/漏极外延层的顶部，且栅极电极的顶部与源极/漏极外延层的顶部之间的高度差值等于或小于12nm。
在另外一些实施例中，提供半导体装置，半导体装置包含多个全绕式栅极场效晶体管，多个全绕式栅极场效晶体管的每一者包含：多个半导体片或半导体线，设置并垂直排列于底部鳍结构上方，底部鳍结构设置于基底上方；栅极电极；以及源极/漏极外延层，其中多个全绕式栅极场效晶体管的源极/漏极外延层的顶部与栅极电极的顶部之间的高度差值在0.5nm至1.5nm的范围中。
附图说明
根据以下的详细说明并配合所附图式可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1、图2、图3、图4、图5、图6、图7、图8显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段的示意图。
图9A及图9B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图10A及图10B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图11A及图11B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图12A及图12B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图13A及图13B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图14A、图14B、图14C、图14D、图14E、图14F、图14G显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段的示意图。
图15A及图15B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
第16A及16B图显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图17A及图17B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图18A及图18B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图19A及图19B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图20A及图20B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图21A及图21B显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段之一的示意图。
图22显示依据本发明一实施例，半导体装置的顺序制造操作的各阶段的示意图。
其中，附图标记说明如下：
10：基底
11：井区
12：掺杂物
15：遮罩层
15A：第一遮罩层
15B：第二遮罩层
20：第一半导体层
25：第二半导体层
30：鳍结构
35：第一衬垫层
40：隔离绝缘层
41：绝缘材料层
45：内部间隙壁
48：介电层
50，50’：牺牲栅极结构
52：牺牲栅极介电层
53：毯覆层
54：牺牲栅极电极层
55：侧壁间隙壁
55A：第一侧壁间隙壁
55B：第二侧壁间隙壁
56：垫氮化硅层
58：氧化硅遮罩层
60：沟槽
65：第一蚀刻停止层
70：第一层间介电层
72：盖介电层
75：栅极隔离墙
80：源极/漏极外延层
80N：n型外延层
80P：p型外延层
81：底部外延层
82：第一外延层
84：第二外延层
86：盖层
90：第二层间介电层
92：第二蚀刻停止层
95：硬遮罩材料
98：开口
101：界面层
102：栅极介电层
104，104N，104P：功函数调整层
106，106N，106P：栅极电极层
112：第一遮罩层
114：第二遮罩层
118：介电衬垫层
120：源极/漏极接点
125：硅化物层
H0，H1，T1：高度
H2：差值
W0，W1，L1：宽度
ΔW0，ΔW1：横向延伸量
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本发明实施例。例如，元件的尺寸不限于本揭示的一实施方式的范围或数值，但可取决于元件的处理条件及/或要求性质。此外，在随后描述中在第二部件上方或在第二部件上形成第一部件的包括第一及第二部件形成为直接接触的实施例，以及亦可包括额外部件可形成在第一及第二部件之间，使得第一及第二部件可不直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述图式中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“在...之上”、“上部”及类似的用语。除了图式所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。此外，术语“由…制成”可意味着“包括”或“由…组成”。再者，在以下制造过程中，在所描述操作中/所描述操作之间可能有一个或多个额外的操作，且可能改变操作的顺序。在以下实施例中，术语“上方”、“在…上方”及/或“在…之上”沿着与前表面及背表面的距离增加的方向定义。可在其他实施例中应用关于一实施例中解释的材料、外观、尺寸、制程及/或操作，且可省略对其他实施例的详细描述。
在本文中，半导体装置包含半导体基底、设置于基底的前表面上方的前侧电路以及设置于基底的背表面上方的背侧电路。前侧电路包含场效晶体管(FETs)(例如鳍式场效晶体管(FinFETs)及全绕式栅极场效晶体管(GAA FETs)以及其他电路装置及横向和垂直配线图案。
图1到图22显示依据本发明一实施例，半导体场效晶体管装置的顺序制造过程。应理解的是，可在图1到图22所示的制程之前、期间及之后提供额外操作，且对于方法的额外实施例，可取代或消除以下描述的一些操作。可互换操作/制程的顺序。
如图1所示，将杂质离子(掺杂物12)植入基底10(有时被称为半导体基底、硅基底或晶圆)，以形成井区。进行离子布植，以防止击穿效应。在一些实施例中，基底10包含在至少其表面部分上的单晶半导体层。在一些实施例中，基底10为单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在此实施例中，基底10由Si制成。基底10可包含在其表面区中的一个或多个缓冲层(未显示)。缓冲层可用于将晶格常数从基底的晶格常数逐渐改变为源极/漏极区的晶格常数。缓冲层可由外延成长单晶半导体材料形成，例如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在特定实施例中，基底10包括外延成长于硅基底10上的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可从最底部缓冲层的30％锗原子百分比增加至最顶部缓冲层的70％锗原子百分比。基底10可包含已合适掺杂杂质(例如p型或n型导电型)的各种区域。掺杂物12例如为用于n型鳍式场效晶体管的硼(BF2)及用于p型鳍式场效晶体管的磷。
接着，如图2所示，堆叠半导体层形成于基底10上方。堆叠半导体层包含第一半导体层20及第二半导体层25。再者，遮罩层15形成于堆叠层上方。第一半导体层20及第二半导体层25由具有不同晶格常数的材料制成，且可包含Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一层或多层。
在一些实施例中，第一半导体层20及第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一实施例中，第一半导体层20为Si1-xGex(其中x大于约0.3)或Ge(x＝1.0)，且第二半导体层25为Si或Si1-yGey，其中y小于约0.4，且x>y。在本文中，“M化合物”或“M基化合物”代表化合物的主体为M。在另一实施例中，第二半导体层25为Si1-yGey(其中y大于约0.3)或Ge，且第一半导体层20为Si或Si1-xGex，其中x小于约0.4，且x<y。在其他实施例中，第一半导体层20由Si1-xGex制成，其中x在约0.3至约0.8的范围中，且第二半导体层25由Si1-xGex制成，其中x在约0.1至约0.4的范围中。在图2中，设置了五层的第一半导体层20及五层的第二半导体层25。然而，这些层的数量不限于五个，且可小至1(各层)，且在一些实施例中，形成2-10层的第一半导体层及2-10层的第二半导体层。通过调整堆叠层的数量，可调整全绕式栅极场效晶体管装置的驱动电流。
第一半导体层20及第二半导体层25外延形成于基底10上方。第一半导体层20的厚度可等于或大于第二半导体层25的厚度，且在一些实施例中，第一半导体层20的厚度在约5nm至约50nm的范围中，而在其他实施例中，第一半导体层20的厚度在约10nm至约30nm的范围中。在一些实施例中，第二半导体层25的厚度在约5nm至约30nm的范围中，而在其他实施例中，第二半导体层25的厚度在约10nm至约20nm的范围中。每个第一半导体层20的厚度可相同或可不同。在一些实施例中，底部第一半导体层(最靠近基底10的层)比其他的第一半导体层更厚。在一些实施例中，底部第一半导体层的厚度在约10nm至约50nm的范围中，而在其他实施例中，底部第一半导体层的厚度在约20nm至约40nm的范围中。
在一些实施例中，如图2所示，遮罩层15包含第一遮罩层15A及第二遮罩层15B。第一遮罩层15A为氧化硅制成的垫氧化层，此氧化硅可通过热氧化形成。第二遮罩层15B由氮化硅(SiN)制成，此氮化硅通过化学气相沉积(chemical vapor deposition，CVD)形成(包含低压化学气相沉积(low pressure CVD，LPCVD)及等离子体辅助化学气相沉积(plasmaenhanced CVD，PECVD))、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)或其他合适的制程。通过使用图案化操作(包含光微影及蚀刻)将遮罩层15图案化为遮罩图案。
接着，如图3所示，第一半导体层20及第二半导体层25的堆叠层通过使用图案化遮罩层图案化，进而堆叠层形成为在X方向延伸的鳍结构30。在图3中，两个鳍结构30在Y方向中延伸，但是鳍结构的数量不限于此，也可小至一个、三个或更多。在一些实施例中，在鳍结构30的两侧形成一个或多个虚设鳍结构，以改善图案化操作中的图案保真性(patternfidelity)。
鳍结构30可通过任何合适方法图案化。举例来说，鳍结构30可通过使用一个或多个光微影制程(包含双重图案化或多重图案化制程)来图案化。一般来说，双重图案化或多重图案化制程结合了光微影和自对准制程，以创造具有较小间距的图案，举例来说，此图案具有比使用单一直接光微影制程可获得的间距更小的图案。举例来说，在一实施例中，牺牲层形成于基底上方，并通过使用光微影制程图案化为心轴。间隔物通过使用自对准制程形成于心轴旁边。接着，移除心轴，且可接着使用剩下的间隔物将鳍结构图案化。结合光微影及自对准制程的多重图案化制程一般导致形成一对鳍结构。
如图3所示，鳍结构30具有由堆叠的第一半导体层20、第二半导体层25及井区11构成的上部。在一些实施例中，鳍结构30的上部沿Y方向的宽度L1在约5nm至约50nm的范围中，而在其他实施例中，鳍结构30的上部沿Y方向的宽度W1在约10nm至约30nm的范围中。在一些实施例中，鳍结构30沿Z方向的高度T1在约100nm至约200nm的范围中。
在形成鳍结构30之后，包含一层或多层绝缘材料的绝缘材料层41形成于基底上方，使得鳍结构30完全埋置于绝缘材料层41中。用于绝缘材料层41的绝缘材料可包含氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂硅酸盐玻璃(fluorine-doped silicateglass，FSG)或低介电常数介电材料，通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积或可流动化学气相沉积形成。退火操作可在形成绝缘材料层41之后进行。接着，进行平坦化操作(例如化学机械研磨(chemical mechanical polishing，CMP)方法及/或回蚀刻方法)，使得最上方第二半导体层25暴露于绝缘材料层41，如图4所示。
在一些实施例中，在形成绝缘材料层41之前，第一衬垫层35形成于图3的结构上方，如图4所示。第一衬垫层35由SiN或氮化硅基材料(例如SiON、SiCN或SiOCN)制成。
接着，如图5所示，将绝缘材料层41凹陷，以形成隔离绝缘层40，以暴露鳍结构30的上部。通过此操作，鳍结构30通过隔离绝缘层40彼此电性隔离，隔离绝缘层40也被称为浅沟槽隔离(shallow trench isolation，STI)。
在图5显示的实施例中，将绝缘材料层41凹陷，直到暴露最底部第一半导体层20。在其他实施例中，也部分暴露井区11的上部。第一半导体层20为后续部分移除的牺牲层，而第二半导体层25为后续形成的全绕式栅极场效晶体管的通道层。
在形成隔离绝缘层40之后，形成牺牲栅极介电层52，如图6所示。牺牲栅极介电层52包含一层或多层的绝缘材料，例如氧化硅基材料。在一实施例中，使用通过化学气相沉积形成的氧化硅。在一些实施例中，牺牲栅极介电层52的厚度在约1nm至约5nm的范围中。
图7显示在牺牲栅极结构50形成于暴露的鳍结构30上方之后的结构。牺牲栅极结构50包含牺牲栅极电极层54及牺牲栅极介电层52。牺牲栅极结构50形成于鳍结构将形成通道区的部分上方。牺牲栅极结构50定义了全绕式栅极场效晶体管的通道区。
牺牲栅极结构50通过先在鳍结构上方毯覆式沉积牺牲栅极介电层52形成。接着，牺牲栅极电极层毯覆式沉积于牺牲栅极介电层52上及鳍结构上方，使得鳍结构完全埋置于牺牲栅极电极层中。牺牲栅极电极层包含硅，例如多晶硅或非晶硅。在一些实施例中，牺牲栅极电极层的厚度在约100nm至约200nm的范围中。在一些实施例中，对牺牲栅极电极层进行平坦化操作。牺牲栅极介电层及牺牲栅极电极层通过使用化学气相沉积(包含低压化学气相沉积及等离子体辅助化学气相沉积)、物理气相沉积、原子层沉积或其他合适的制程沉积。之后，遮罩层形成于牺牲栅极电极层上方。遮罩层包含垫氮化硅层56及氧化硅遮罩层58。
接着，对遮罩层进行图案化，将牺牲栅极电极层图案化为牺牲栅极结构50，如图7所示。牺牲栅极结构50包含牺牲栅极介电层52、牺牲栅极电极层54(例如多晶硅)、垫氮化硅层56及氧化硅遮罩层58。通过将牺牲栅极结构图案化，第一及第二半导体层的堆叠层部分暴露于牺牲栅极结构的两侧，进而定义源极/漏极(source/drain，S/D)区，如第7图所示。在本文中，可互换使用源极(区)及漏极(区)，且源极(区)及漏极(区)的结构大致相同。在图7中，形成一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，两个或更多个牺牲栅极结构在X方向中排列。在某些实施例中，一个或多个虚设牺牲栅极结构形成于牺牲栅极结构的两侧，以改善图案保真度。
在形成牺牲栅极结构之后，用于侧壁间隙壁55的绝缘材料的毯覆层53通过使用化学气相沉积或其他合适方法顺应性形成，如图8所示。毯覆层53以顺应性方式沉积，使得毯覆层53在牺牲栅极结构的垂直表面(例如侧壁)、水平表面及顶部上具有大致相同的厚度。在一些实施例中，毯覆层53沉积厚度在约2nm至约10nm的范围中。在一实施例中，毯覆层53的绝缘材料为氮化硅基材料，例如SiN、SiON、SiOCN、SiCN或前述的组合。
再者，如图9A及图9B所示，侧壁间隙壁55形成于牺牲栅极结构的两侧侧壁上，之后，将源极/漏极区的鳍结构向下凹陷至隔离绝缘层40的上表面之下。图9B为对应图9A的线X1-X1的剖面示意图。在图9B中，显示了一个牺牲栅极结构50及相邻的牺牲栅极结构50’的底部的剖面。
在形成毯覆层53之后，使用例如反应性离子蚀刻(reactive ion etch，RIE)对毯覆层53进行非等向性蚀刻。在非等向性蚀刻制程期间，从水平表面移除大部分的绝缘材料，留下垂直表面(例如牺牲栅极结构的侧壁及暴露鳍结构的侧壁)上的介电间隔层。氧化硅遮罩层58可从侧壁间隙壁暴露出来。在一些实施例中，之后可进行等向性蚀刻，以从暴露的鳍结构30的源极/漏极区的上部移除绝缘材料。
之后，通过使用干蚀刻及/或湿蚀刻将源极/漏极区的鳍结构向下凹陷至隔离绝缘层40的上表面之下。如图9A所示，部分保留形成于暴露鳍结构的源极/漏极区上的侧壁间隙壁55。然而，在其他实施例中，完全移除形成于暴露鳍结构的源极/漏极区上的侧壁间隙壁55。在此阶段，在牺牲栅极结构下方的第一半导体层20及第二半导体层25的堆叠层的末端具有与侧壁间隙壁55齐平的大致平坦表面，如图9B所示(显示沟槽60)。在一些实施例中，轻微水平蚀刻第一半导体层20及第二半导体层25的堆叠层的末端。
之后，如图10A及图10B所示，将第一半导体层20水平凹陷(蚀刻)，使得第一半导体层20的边缘位于牺牲栅极电极层54的侧面大致下方。在一些实施例中，如图10B所示，在牺牲栅极结构下方的第一半导体层20的末端(边缘)大致对齐牺牲栅极电极层54的侧面。在本文中，“大致对齐”表示相对位置的差异小于约1nm。在一些实施例中，第一半导体层20的末端为朝向第一半导体层20的内部的弯曲凸面。在一些实施例中，在第一半导体层20的凹陷蚀刻及/或第一及第二半导体层的凹陷蚀刻期间，也水平蚀刻第二半导体层25的末端。第一半导体层20的凹陷量大于第二半导体层25的凹陷量。
在水平凹陷第一半导体层20之后，一个或多个介电层顺应性形成于第一半导体层20及第二半导体层25的末端表面上、井区11上及牺牲栅极结构50上方。接着，进行非等向性蚀刻，以在第一半导体层20的末端表面上形成内部间隙壁45，如图11A及图11B所示。内部间隙壁45由一个或多个氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他合适的介电材料制成。
在形成内部间隙壁45之后，底部外延层81形成于凹陷的井区11上方，接着介电层48形成于底部外延层81及隔离绝缘层40上方，如图12A及图12B所示。
在一些实施例中，底部外延层81为未掺杂外延半导体层，例如Si或SiGe。在一些实施例中，介电层48包含一个或多个氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他合适的介电材料，此材料相同或不同于隔离绝缘层40、侧壁间隙壁55及/或内部间隙壁45的介电材料。
接着，如图13A及图13B所示，源极/漏极外延层80(有时被称为第二外延层)形成于第二半导体层25的末端表面上。在一些实施例中，源极/漏极外延层80包含个别形成的n型外延层80N(有时被称为n型源极/漏极外延层)及p型外延层80P(有时被称为p型源极/漏极外延层)，如图13A及图13B所示。n型外延层80N包含一层或多层用于n型场效晶体管的SiP、SiAs、SiCP、SiPAs及/或SiC，而p型外延层80P包含用于p型场效晶体管的SiGe、GeSn及/或SiGeSn。在一些实施例中，对于p型场效晶体管，p型外延层80P掺杂硼(B)。在一些实施例中，源极/漏极外延层80包含多层。源极/漏极外延层80通过使用化学气相沉积、原子层沉积或分子束外延(molecular beamepitaxy，MBE)的外延成长方法形成。
在一些实施例中，不形成介电层48，而源极/漏极外延层80形成于底部外延层81正上方。在一些实施例中，在一些实施例中，侧壁间隙壁55包含第一侧壁间隙壁55A及由不同于第一侧壁间隙壁55A的材料的第二侧壁间隙壁55B。
在一些实施例中，n型场效晶体管的源极/漏极外延层包含从第二半导体层25的末端表面成长的第一外延层82、形成于第一外延层上的第二外延层84，如图14A-图14D所示。在一些实施例中，第一外延层82由SiP、SiAs或SiAs：P或前述的组合制成。在一些实施例中，第一外延层82的P浓度在约0.5×1019atoms/cm3至约5×1020atoms/cm3的范围中，而在其他实施例中，第一外延层82的P浓度在约0.8×1019atoms/cm3至约2×1020atoms/cm3的范围中。在一些实施例中，第二外延层84由SiP制成。在一些实施例中，第二外延层84的P浓度大于第一SiP外延层的P浓度，且第二外延层84的P浓度在约1×1021atoms/cm3至约5×1021atoms/cm3的范围中，而在其他实施例中，第二外延层84的P浓度在约2×1021atoms/cm3至约4×1021atoms/cm3的范围中。
在一些实施例中，如图14A及图14B所示，在n型场效晶体管中，第一外延层82形成于第二半导体层25的末端上。在一些实施例中，第一外延层82形成于介电层48上方。在一些实施例中，形成于介电层48上方的第一外延层82比形成于第二半导体层25的末端上的第一外延层82具有更低的结晶度，且为多晶或非晶。在图14A-图14F中，不形成介电层48，而第一外延层82形成于底部外延层81正上方。在一些实施例中，第二外延层84不接触底部外延层81。当形成介电层48时，第一外延层82从第二半导体层25的横向末端表面成长，第二外延层84形成于第一外延层82上，且大致没有第一外延层形成于介电层48上(没有第一外延层82形成于介电层48的至少中心上)，如图15B所示。
第二外延层84形成于第一外延层82上，如图14A-图14D所示。在形成第二外延层84之后，第二外延层84的顶部位于从牺牲栅极介电层52与最上方的第二半导体层25(鳍结构的顶部)之间的界面算起的高度H0，且第二外延层84具有宽度W0。在一些实施例中，宽度W0在约36nm至约38nm的范围中，且高度H0在约4.8nm至约5.2nm的范围中。在一些实施例中，高度H0(例如在芯片上的10个点(例如10个场效晶体管)测量)的变化(最大值-最小值)大于约0.2nm且小于约1.0nm。在一些实施例中，宽度W0(例如在芯片上的10个点(例如10个场效晶体管)测量)的变化(最大值-最小值)大于约0.5nm且小于约1.4nm。
在一些实施例中，n型源极/漏极外延层的第一外延层82及/或第二外延层84通过由下而上成长方法形成。在一些实施例中，外延层成长制程包含沉积阶段及蚀刻阶段，且沉积阶段与蚀刻阶段的比值由沉积阶段及沉积阶段之后的蚀刻阶段的制程时间来决定。
在一些实施例中，第一外延层82的外延成长包含第一制程及第一制程之后的第二制程。在一些实施例中，第一制程中的沉积阶段与蚀刻阶段的比值(制程时间比值)大于第二制程中的沉积阶段与蚀刻阶段的比值。在一些实施例中，第一制程中的沉积阶段与蚀刻阶段的比值设定在约1.3至约1.5的范围中，而第二制程中的沉积阶段与蚀刻阶段的比值设定在约1.11至约1.15的范围中。在一些实施例中，第一制程的制程时间小于第二制程的制程时间。在一些实施例中，用于形成第一外延层82的制程气体包含用于沉积合适掺杂物的SiH2Cl2以及用于蚀刻的HCl。在一些实施例中，使用SiH4代替或补充SiH2Cl2。在一些实施例中，进行两个或多个沉积阶段以及一个或多个蚀刻阶段。在一些实施例中，进行一次第一制程(沉积及蚀刻)以及两次第二制程(沉积及蚀刻)。
在一些实施例中，在通过第二制程形成第一外延层82之后，进行使用SiH4及HCl的混合物的处理约1分钟至3分钟。
在一些实施例中，用于第二外延层84的沉积阶段与蚀刻阶段的比值大于用于第一外延层82的第二制程中的沉积阶段与蚀刻阶段的比值。在一些实施例中，用于第二外延层84的沉积阶段与蚀刻阶段的比值设定在约1.18至约1.26的范围中。在一些实施例中，用于形成第二外延层84的制程气体包含用于沉积合适掺杂物的SiH2Cl2以及用于蚀刻的HCl。在一些实施例中，使用SiH4代替或补充SiH2Cl2。在一些实施例中，在相邻的外延层之间不发生合并。
在一些实施例中，如图14E及图14F所示，使用一个或多个蚀刻操作修整第二外延层84，以缩小宽度及高度。在一些实施例中，蚀刻为具有对外延层的结晶定向(110)(侧面)较高蚀刻速率的选择性蚀刻。在一些实施例中，蚀刻为使用例如SiH4或GeH4及HCl作为蚀刻气体的等离子体或化学蚀刻。在一些实施例中，修整包含使用GeH4及HCl作为蚀刻气体的第一制程及在第一制程之后使用SiH4及HCl作为蚀刻气体的第二制程。在一些实施例中，第一制程的制程时间比第二制程的制程时间更短。
在一些实施例中，额外外延层(第三外延层)作为盖层86(例如SiP层)形成于通过第二制程形成的层上方，如图14G所示。盖层86在修整蚀刻期间保护下方层。在一些实施例中，在修整之后保留盖层86，在其他实施例中，在修整中完全移除盖层86。
图14E的高度H1对应至图14C的高度H0，而图14F的宽度W1对应至图14D的宽度W0。在一些实施例中，高度H1为高度H0的约85％-95％，而宽度W1为宽度W0的约70％-90％。在一些实施例中，以纳米为单位的垂直修整量(减少的高度)比水平修整量(减少的宽度)更少(例如30％-60％)。在一些实施例中，宽度W1在约32nm至约35nm的范围中，且高度H1在约4.3nm至约4.9nm的范围中。在一些实施例中，高度H1(例如在芯片上的10个点(例如10个场效晶体管)测量)的变化(最大值-最小值)大于约0.1nm且小于约0.8nm。在一些实施例中，宽度W1(例如在芯片上的10个点(例如10个场效晶体管)测量)的变化(最大值-最小值)大于约0.3nm且小于约1.0nm。通过上述的外延生长制程，获得了更均匀尺寸(宽度及/或高度)的外延层。
在一些实施例中，从第一外延层82与侧壁间隙壁55之间的界面测量横向延伸量ΔW0或ΔW1(大致等于W0或W1-第一外延层在第一外延层82与侧壁间隙壁55之间的界面处的宽度/2)。在一些实施例中，在修整之前，比值ΔW0/H0在约0.8至约0.9的范围中。在一些实施例中，在修整之后，比值ΔW1/H1在约1.4至约1.8的范围中。因此，如图14E及图14F所示，在现有实施例中，得到较窄较高的第二外延层84。
在一些实施例中，p型场效晶体管的源极/漏极外延层包含相似于上述n型场效晶体管的第一外延层及第二外延层。在一些实施例中，第一外延层由掺杂B的SiGe制成。在一些实施例中，第一外延层的Ge含量在约15原子百分比至约30原子百分比的范围中。在一些实施例中，第一外延层的B浓度在约1×1019atoms/cm3至约1×1021atoms/cm3的范围中，而在其他实施例中，第一外延层的B浓度在约5×1019atoms/cm3至约5×1020atoms/cm3的范围中。在一些实施例中，第二外延层由掺杂B的SiGe制成。在一些实施例中，第二外延层的Ge含量在约20原子百分比至约35原子百分比的范围中。在一些实施例中，第二外延层的B浓度等于或大于第一外延层的最大B浓度，且第二外延层的B浓度在约0.5×1020atoms/cm3至约1×1021atoms/cm3的范围中，而在其他实施例中，第二外延层的B浓度在约1×1020atoms/cm3至约5×1020atoms/cm3的范围中。
在一些实施例中，不同于n型外延层，不进行参考图14A-图14F解释的修整操作。因此，p型外延层80P的宽度(最大宽度)大于n型外延层80N的宽度。
在形成源极/漏极外延层之后，如图15A及图15B所示，第一蚀刻停止层65(etchstop layer，ESL)形成于牺牲栅极结构50及源极/漏极外延层80上方。第一蚀刻停止层65由氮化硅、SiON或其他合适的介电材料制成，且在一些实施例中，第一蚀刻停止层65具有厚度在约1nm至约20nm的范围中。再者，第一层间介电(interlayer dielectric，ILD)层70形成于第一蚀刻停止层65上方。在一些实施例中，第一层间介电层70由氧化硅、SiON、SiOCN、SiOC、SiCN或不同于第一蚀刻停止层65的任何其他合适的介电材料制成。在形成第一层间介电层70之后，进行一个或多个平坦化操作(例如化学机械研磨(CMP))，以暴露牺牲栅极电极层54。在一些实施例中，在化学机械研磨操作之后，将第一层间介电层70稍微凹陷，且盖介电层72形成于凹陷的第一层间介电层70上方。在一些实施例中，盖介电层72包含氮化硅、SiON或SiCN。
接着，移除牺牲栅极电极层54及牺牲栅极介电层52。第一层间介电层70在移除牺牲栅极结构期间保护源极/漏极外延层80。牺牲栅极结构可通过使用等离子体干蚀刻及/或湿蚀刻移除。当牺牲栅极电极层54为多晶硅时，可使用湿蚀刻剂(例如四甲基氢氧化铵(tetramethyl ammonium hydroxide，TMAH))，以选择性移除牺牲栅极电极层54。之后，通过使用等离子体干蚀刻及/或湿蚀刻移除牺牲栅极介电层52。
在移除牺牲栅极结构之后，移除第一半导体层20，进而形成第二半导体层25的线或片(通道区)，如图15A及图15B所示。第一半导体层20可通过使用可相对于第二半导体层25选择性蚀刻第一半导体层20的蚀刻剂移除或蚀刻。由于形成内部间隙壁45，因此第一半导体层20的蚀刻停止于内部间隙壁45。
在释放第二半导体层25的半导体线或片(通道区)之后，栅极介电层102形成围绕每个通道区，再者，栅极电极层106形成于栅极介电层102上，如图16A及图16B所示。在一些实施例中，用于n型全绕式栅极场效晶体管的栅极电极的结构及/或材料不同于用于p型全绕式栅极场效晶体管的栅极电极的结构及/或材料。
在某些实施例中，栅极介电层102包含一层或多层介电材料，例如氧化硅、氮化硅、高介电常数介电材料、其他合适的介电材料及/或前述的组合。高介电常数介电材料的范例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料及/或前述的组合。在一些实施例中，栅极介电层102包含形成于界面层101上方，界面层101形成于通道层上。栅极介电层102可通过化学气相沉积、原子层沉积或任何合适方法形成。在一实施例中，栅极介电层102通过使用高顺应性沉积制程(例如原子层沉积)形成，以确保形成具有一致厚度的栅极介电层围绕每个通道层。在一实施例中，栅极介电层102的厚度在约1nm至约6nm的范围中。
在本发明一些实施例中，一个或多个功函数调整层104形成于栅极介电层102上方。功函数调整层由导电材料制成，例如单一层的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC或这些材料的两个或更多个的多层。用于n型通道场效晶体管的功函数调整层104N包含一个或多个TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi，而用于p型通道场效晶体管的功函数调整层104P包含一个或多个TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co。功函数调整层可通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀或其他合适制程形成。再者，功函数调整层可以为n型通道场效晶体管和p型通道场效晶体管使用不同的金属层个别形成。
栅极电极层106形成于栅极介电层102上方，以围绕每个通道层。栅极电极层106包含一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或前述的组合。在一些实施例中，用于n型场效晶体管的栅极电极层106N由不同于用于p型场效晶体管的栅极电极层106P的材料制成。
栅极电极层106可通过化学气相沉积、原子层沉积、电镀或其他合适方法形成。接着，通过使用例如化学机械研磨将栅极介电层及栅极电极层平坦化，直到暴露第一层间介电层70的顶表面。
在一些实施例中，用于金属栅极电极的化学机械研磨制程包含多个制程。在一些实施例中，化学机械研磨之前的金属栅极结构包含功函数调整层及顶部金属层(例如W层)。用于化学机械研磨的第一制程是使用第一研磨浆(slurry)用于蚀刻顶部金属层。第二制程是使用第二研磨浆蚀刻形成于第一层间介电层70的上表面上的功函数调整层。在一些实施例中，第二制程的研磨的下压力大于第一制程的下压力。化学机械研磨的第三制程是使用第三研磨浆进一步蚀刻功函数调整层及第一层间介电层70的一部分，以得到图16A及图16B所示的结构。
在一些实施例中，第一研磨浆到第三研磨浆的一个或多个包含稳定剂，例如H2O2。在一些实施例中，在小水槽(例如10L-30L)中将稳定剂添加至研磨浆，且将具有稳定剂的研磨浆在搅拌或不搅拌的情况下静置约50小时至约100小时。在一些实施例中，准备多个小水槽，且将小水槽的研磨浆倒入大水槽(例如100L-200L)。
本实施例的栅极化学机械研磨制程可改善金属栅极的厚度或高度一致性。在一些实施例中，在晶圆中的金属栅极高度变化(例如在晶圆的所有芯片的芯片上的相同位置测量)改善约40％，且在约4nm至约8nm的范围中(最大值-最小值)。
在一些实施例中，在平坦化操作之后，将栅极电极层106凹陷，且盖绝缘层(未显示)形成于凹陷的栅极电极层106上方。盖绝缘层包含一层或多层的氮化硅基材料，例如氮化硅。盖绝缘层可通过沉积绝缘材料之后进行平坦化操作来形成。
再者，如图16A及图16B所示，金属栅极结构可通过凹槽或沟槽切割，并以介电材料填充凹槽或沟槽，进而形成栅极隔离墙75。在一些实施例中，凹槽或沟槽穿透基底10通过隔离绝缘层40。在一些实施例中，栅极隔离墙75由氮化硅或任何其他合适的介电材料制成。
接着，如图17A及图17B所示，第二蚀刻停止层92形成于第一层间介电层70及栅极结构100上方，接着第二层间介电层90形成于第二蚀刻停止层92上方。在一些实施例中，第二蚀刻停止层92由氮化硅、SiON或任何其他合适的介电材料制成，且具有厚度在约1nm至约20nm的范围中。在一些实施例中，第二层间介电层900由氧化硅、SiON、SiOCN、SiOC、SiCN或或任何其他合适的介电材料制成。
接着，一个或多个凹槽形成于第二层间介电层90的上部，且以硬遮罩材料95填充凹槽，如图18A及图18B所示。在一些实施例中，硬遮罩材料95为多晶硅或非晶硅。接着，第一遮罩层112形成于第二层间介电层90及硬遮罩材料95上方，且第二遮罩层114形成于第一遮罩层112上方。接着，通过使用一个或多个光微影及蚀刻操作将第一遮罩层112及第二遮罩层114图案化，形成具有开口的硬遮罩图案。在一些实施例中，第一遮罩层112包含碳化钨(WC)、TiN、TaN或任何其他合适材料。第二遮罩层114包含氧化硅、SiON、SiOC或任何其他合适材料。这些开口分别位于源极/漏极外延层80上方。
再者，用于源极/漏极接点的开口98形成于第二层间介电层90及第一层间介电层70中，如图19A及图19B所示。在开口98的底部处，暴露源极/漏极外延层80。在一些实施例中，如图19A及图19B所示，p型外延层80P及n型外延层80N两者暴露于一个开口98中，以形成接触p型外延层80P及n型外延层80N两者的接点。在其他实施例中，p型外延层80P及n型外延层80N暴露于不同的开口98中。
接着，如图20A及图20B所示，介电衬垫层118通过沉积及非等向性蚀刻操作形成于开口98的内部侧壁上。在一些实施例中，介电衬垫层118由氮化硅、SiCN或任何其他合适材料制成。在一些实施例中，取决于设计及/或制程要求，介电衬垫层118的厚度在约1.5nm至约5nm的范围中。
接着，一个或多个导电材料层形成于第一开口、第二开口及第三开口中以及第二层间介电层90上方，接着进行一个或多个平坦化操作，以暴露第二层间介电层90的上表面，进而形成接触源极/漏极外延层80的源极/漏极接点120，如图21A及图21B所示。在一些实施例中，源极/漏极接点120由一层或多层的Co、Ru、Cu、W、Ni、Mo、Al、Ti或Ta或前述的合金制成。在一些实施例中，在形成源极/漏极接点120之前，硅化物层125(例如TiSi、NiSi或CoSi)形成于源极/漏极外延层80上。在一些实施例中，源极/漏极接点120包含由具有厚度在约1.1nm至约5nm的范围中的TiN及/或TaN制成的阻障层以及由Co、Ru、Cu、W、Ni、Mo及/或Al制成的主体层。在一些实施例中，没有形成阻障层，且主体层为单一金属层。
图22显示金属栅极高度与n型源极/漏极外延层高度之间的关系。在一些实施例中，栅极电极的顶部高于源极/漏极外延层的顶部。在一些实施例中，金属栅极高度与源极/漏极外延层高度之间的差值H2在约1nm至约12nm的范围中，且在约3nm至约10nm的范围中。在一些实施例中，差值H2(例如在芯片上的10个点(例如10个场效晶体管)测量)的变化(最大值-最小值)大于约0.5nm且小于约1.5nm。当差值H2大于此范围时，缺陷芯片的数量可能增加(例如约10倍至约500倍)。当差值H2小于此范围时，可能发生源极/漏极接点与金属栅极电极之间的短路。
在上述实施例中，抑制了栅极电极及/或源极/漏极外延层的高度变化，进而可改善形成源极/漏极接点的制程及设计裕度。此外，较窄且较高的源极/漏极外延层也改善了用以形成源极/漏极接点的制程及设计裕度。
应理解的是，本文不需要讨论所有优点，且对于所有实施例或范例来说，不需要特定优点，且其他实施例或范例可提供不同的优点。
依据本发明实施例的一方面，在半导体装置的制造方法中，形成鳍结构，在鳍结构中，第一半导体层及第二半导体层交替堆叠于基底上方；在鳍结构上方形成牺牲栅极结构；蚀刻鳍结构未被牺牲栅极结构覆盖的源极/漏极区，进而形成源极/漏极空间；在源极/漏极空间中形成底部外延层；在底部外延层上方形成第一外延层；以及在第一外延层上方形成第二外延层。当形成第一外延层时，进行第一制程及第一制程之后的第二制程，第一制程及第二制程皆包含沉积阶段及沉积阶段之后的蚀刻阶段。第一制程的沉积阶段与蚀刻阶段的制程时间比值大于第二制程的沉积阶段与蚀刻阶段的制程时间比值。在一个或多个上述及/或以下实施例中，第一制程的沉积阶段与蚀刻阶段的制程时间比值在1.3至1.5的范围中。在一个或多个上述及/或以下实施例中，第二制程的沉积阶段与蚀刻阶段的制程时间比值在1.11至1.15的范围中。在一个或多个上述及/或以下实施例中，形成第二外延层的步骤包括沉积阶段及沉积阶段之后的蚀刻阶段。在一个或多个上述及/或以下实施例中，形成第二外延层的沉积阶段与蚀刻阶段的制程时间比值大于形成第一外延层的第一制程的沉积阶段与蚀刻阶段的制程时间比值。在一个或多个上述及/或以下实施例中，形成第二外延层的沉积阶段与蚀刻阶段的制程时间比值在1.18至1.26的范围中。在一个或多个上述及/或以下实施例中，沉积阶段的制程气体包含SiH2Cl2，且蚀刻阶段的制程气体包含HCl。在一个或多个上述及/或以下实施例中，在形成第一外延层与形成第二外延层之间进行使用SiH4及HCl的处理。
依据本发明实施例的另一方面，在半导体装置的制造方法中，形成鳍结构，在鳍结构中，第一半导体层及第二半导体层交替堆叠于基底上方；在鳍结构上方形成牺牲栅极结构，牺牲栅极结构包含牺牲栅极介电层及牺牲栅极电极层；蚀刻鳍结构未被牺牲栅极结构覆盖的源极/漏极区，进而形成源极/漏极空间；在源极/漏极空间中形成底部外延层；在底部外延层上方形成第一外延层；在第一外延层上方形成第二外延层；以及通过进行修整操作缩小第二外延层的宽度。在修整操作之后的第二外延层的宽度为在修整操作之前的第二外延层的宽度的70％-90％。在一个或多个上述及/或以下实施例中，在修整操作之后的第二外延层的宽度变化大于0.3nm且小于1.0nm。在一个或多个上述及/或以下实施例中，从牺牲栅极介电层与第二半导体层的最上方一个之间的界面测量的在修整操作之后的第二外延层的高度为在修整操作之前的第二外延层的高度的85％-95％。在一个或多个上述及/或以下实施例中，在修整操作之后的第二外延层的高度变化大于0.1nm且小于0.8nm。在一个或多个上述及/或以下实施例中，在第二外延层上方形成第三外延层。在一个或多个上述及/或以下实施例中，在修整操作之后，保留第三外延层。在一个或多个上述及/或以下实施例中，修整操作的源气体包含HCl及GeH4或SiH4的至少一者。在一个或多个上述及/或以下实施例中，半导体装置包含p型场效晶体管(FET)及n型场效晶体管，且p型场效晶体管的源极/漏极外延层不作修整操作。
依据本发明实施例的另一方面，在半导体装置的制造方法中，形成鳍结构，在鳍结构中，第一半导体层及第二半导体层交替堆叠于基底上方；在鳍结构上方形成牺牲栅极结构；蚀刻鳍结构未被牺牲栅极结构覆盖的源极/漏极区，进而形成源极/漏极空间；在源极/漏极空间中形成底部外延层；在底部外延层上方形成介电层；在第二半导体层的横向末端表面上方形成第一外延层；在第一外延层上方形成第二外延层；以及通过进行修整操作缩小第二外延层的宽度。当形成第一外延层时，进行第一制程及第一制程之后的第二制程，第二制程及形成第二外延层各包含沉积阶段及沉积阶段之后的蚀刻阶段，第二制程的沉积阶段与蚀刻阶段的制程时间比值小于形成第二外延层的沉积阶段与蚀刻阶段的制程时间比值。在一个或多个上述及/或以下实施例中，第二外延层接触介电层。在一个或多个上述及/或以下实施例中，修整操作包含使用包含HCl及GeH4的源气体的第一制程及使用包含HCl及SiH4的源气体的第二制程。在一个或多个上述及/或以下实施例中，第二制程的沉积阶段与蚀刻阶段的制程时间比值在1.11至1.15的范围中。在一个或多个上述及/或以下实施例中，形成第二外延层的沉积阶段与蚀刻阶段的制程时间比值在1.18至1.26的范围中。
依据本发明实施例的另一方面，半导体装置包含多个场效晶体管(FETs)，场效晶体管的每一者包含：多个半导体片或半导体线，设置并垂直排列于底部鳍结构上方，底部鳍结构设置于基底上方；栅极电极；以及源极/漏极外延层。多个场效晶体管的源极/漏极外延层的顶部与栅极电极的顶部之间的高度差值在0.5nm至1.5nm的范围中。在一个或多个上述及/或以下实施例中，多个场效晶体管的源极/漏极外延层的高度变化在0.1nm至0.8nm的范围中。在一个或多个上述及/或以下实施例中，多个场效晶体管的源极/漏极外延层的宽度变化在0.3nm至1.0nm的范围中。在一个或多个上述及/或以下实施例中，半导体装置更包含底部外延层，设置于形成于底部鳍结构中的凹口中。在一个或多个上述及/或以下实施例中，半导体装置更包含介电层，位于底部外延层与源极/漏极外延层之间。
依据本发明实施例的另一方面，半导体装置包含多个全绕式栅极场效晶体管(GAAFETs)，多个全绕式栅极场效晶体管的每一者包含：半导体片或半导体线，设置并垂直排列于底部鳍结构上方，底部鳍结构设置于基底上方；栅极电极；以及源极/漏极外延层。在多个全绕式栅极场效晶体管的至少一者中，栅极电极的顶部与源极/漏极外延层的顶部之间的高度差值等于或小于12nm。在一个或多个上述及/或以下实施例中，高度差值在3nm至12nm的范围中。在一个或多个上述及/或以下实施例中，多个全绕式栅极场效晶体管的源极/漏极外延层的顶部与栅极电极的顶部之间的高度差值的变化在0.5nm至1.5nm的范围中。在一个或多个上述及/或以下实施例中，多个全绕式栅极场效晶体管的源极/漏极外延层的高度变化在0.1nm至0.8nm的范围中。在一个或多个上述及/或以下实施例中，多个全绕式栅极场效晶体管的源极/漏极外延层的宽度变化在0.3nm至1.0nm的范围中。在一个或多个上述及/或以下实施例中，半导体装置更包含底部外延层，设置于形成于底部鳍结构中的凹口中。在一个或多个上述及/或以下实施例中，半导体装置更包含介电层，位于底部外延层与源极/漏极外延层之间。在一个或多个上述及/或以下实施例中，多个全绕式栅极场效晶体管包含n型全绕式栅极场效晶体管及p型全绕式栅极场效晶体管，且n型全绕式栅极场效晶体管的源极/漏极外延层的宽度小于p型全绕式栅极场效晶体管的源极/漏极外延层的宽度。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更加了解本发明实施例。本技术领域中具有通常知识者应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (10)

1.一种半导体装置的制造方法，包括：
形成一鳍结构，在该鳍结构中，多个第一半导体层及多个第二半导体层交替堆叠于一基底上方；
在该鳍结构上方形成一牺牲栅极结构；
蚀刻该鳍结构未被该牺牲栅极结构覆盖的一源极/漏极区，进而形成一源极/漏极空间；
在该源极/漏极空间中形成一底部外延层；
在该底部外延层上方形成一第一外延层；以及
在该第一外延层上方形成一第二外延层，其中：
形成该第一外延层的步骤包括一第一制程及该第一制程之后的一第二制程，该第一制程及该第二制程皆包含一沉积阶段及该沉积阶段之后的一蚀刻阶段，且该第一制程的该沉积阶段与该蚀刻阶段的制程时间比值大于该第二制程的该沉积阶段与该蚀刻阶段的制程时间比值。
2.如权利要求1所述的半导体装置的制造方法，其中：
形成该第二外延层的步骤包括一沉积阶段及该沉积阶段之后的一蚀刻阶段，且形成该第二外延层的该沉积阶段与该蚀刻阶段的制程时间比值大于形成该第一外延层的该第一制程的该沉积阶段与该蚀刻阶段的制程时间比值。
3.如权利要求2所述的半导体装置的制造方法，其中形成该第二外延层的该沉积阶段与该蚀刻阶段的制程时间比值在1.18至1.26的范围中。
4.如权利要求1所述的半导体装置的制造方法，其中该沉积阶段的制程气体包含SiH2Cl2，且该蚀刻阶段的制程气体包含HCl。
5.如权利要求1所述的半导体装置的制造方法，更包括：在形成该第一外延层与形成该第二外延层之间进行使用SiH4及HCl的处理。
6.一种半导体装置，包括：
多个全绕式栅极场效晶体管，该多个全绕式栅极场效晶体管的每一者包含：
多个半导体片或半导体线，设置并垂直排列于一底部鳍结构上方，该底部鳍结构设置于一基底上方；
一栅极电极；以及
一源极/漏极外延层，其中在该多个全绕式栅极场效晶体管的至少一者中，该栅极电极的顶部高于该源极/漏极外延层的顶部，且该栅极电极的顶部与该源极/漏极外延层的顶部之间的一高度差值等于或小于12nm。
7.如权利要求6所述的半导体装置，更包括：
一底部外延层，设置于形成于该底部鳍结构中的一凹口中。
8.如权利要求7所述的半导体装置，更包括：
一介电层，位于该底部外延层与该源极/漏极外延层之间。
9.如权利要求6所述的半导体装置，其中：
该多个全绕式栅极场效晶体管包含一n型全绕式栅极场效晶体管及一p型全绕式栅极场效晶体管，且该n型全绕式栅极场效晶体管的该源极/漏极外延层的宽度小于该p型全绕式栅极场效晶体管的该源极/漏极外延层的宽度。
10.一种半导体装置，包括：
多个全绕式栅极场效晶体管，该多个全绕式栅极场效晶体管的每一者包含：
多个半导体片或半导体线，设置并垂直排列于一底部鳍结构上方，该底部鳍结构设置于一基底上方；
一栅极电极；以及
一源极/漏极外延层，其中该多个全绕式栅极场效晶体管的该源极/漏极外延层的顶部与该栅极电极的顶部之间的高度差值在0.5nm至1.5nm的范围中。
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