CN114613769A - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

Info

Publication number
CN114613769A
CN114613769A CN202210199094.4A CN202210199094A CN114613769A CN 114613769 A CN114613769 A CN 114613769A CN 202210199094 A CN202210199094 A CN 202210199094A CN 114613769 A CN114613769 A CN 114613769A
Authority
CN
China
Prior art keywords
layer
dielectric layer
nanowire
gate
gate dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210199094.4A
Other languages
English (en)
Inventor
李永亮
刘昊炎
殷华湘
罗军
王文武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN202210199094.4A priority Critical patent/CN114613769A/zh
Publication of CN114613769A publication Critical patent/CN114613769A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于解决核心器件与输入/输出器件的器件结构均为环栅晶体管时兼容性差的问题，并提升核心器件的工作性能。所述半导体器件包括：衬底、形成在衬底具有的第一元件区上的第一环栅晶体管、以及形成在衬底具有的第二元件区上的第二环栅晶体管。第一环栅晶体管具有的至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。第二环栅晶体管具有的至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。第二纳米线或片包括的第二材料部所含有的材料为高迁移率沟道材料。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当核心器件的器件结构为环栅晶体管时可以提高包括上述核心器件的集成电路的工作性能。
但是，难以采用现有的制造方法实现器件结构均为环栅晶体管的核心器件和输入/输出器件的集成、以及难以提升上述核心器件的工作性能。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，用于解决核心器件与输入/输出器件的器件结构均为环栅晶体管时兼容性差的问题，并提升核心器件的工作性能。
为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：
衬底；衬底具有第一元件区和第二元件区。
形成在第一元件区上的第一环栅晶体管。第一环栅晶体管具有至少一层第一纳米线或片。至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。
以及形成在第二元件区上的第二环栅晶体管。第二环栅晶体管具有至少一层第二纳米线或片。至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。第一纳米线或片和第二纳米线或片均包括第一材料部。第二纳米线或片还包括环绕在第一材料部外周的第二材料部。第二材料部所含有的材料为高迁移率沟道材料。
与现有技术相比，本发明提供的半导体器件中，第一环栅晶体管具有的第一纳米线或片的厚度小于第二纳米线或片的厚度，从而可以使得第一纳米线或片与衬底的间距大于第二纳米线或片的间距。并且，在第一环栅晶体管具有至少两层第一纳米线或片、以及第二环栅晶体管具有至少两层第二纳米线或片的情况下，上述第一纳米线或片的厚度小于第二纳米线或片的厚度也可以使得相邻第一纳米线或片的间距大于相邻第二纳米线或片的间距。基于此，即使环绕在至少一层第一纳米线或片外周的第一栅介质层和第二栅介质层的总厚度大于环绕在至少一层第二纳米线或片外周的第三栅介质层的厚度，也不会出现因第一栅介质层和第二栅介质层的总厚度较大使得第一纳米线或片与衬底的间距、以及相邻第一纳米线或片的间距过小而导致后续第一环栅晶体管具有的栅极不能填充或只能部分填充的问题。此外，第二环栅晶体管具有的第二纳米线或片包括第一材料部、以及环绕在第一材料部外周的第二材料部。同时，第二材料部所含有的材料为高迁移率沟道材料。基于此，因高迁移率沟道材料具有优异的电子和空穴迁移率，从而可以改善第二环栅晶体管处于工作状态时第二纳米线或片的导电性能，进而可以提高第二环栅晶体管的工作性能。
由上述内容可知，当本发明提供的半导体器件应用至集成电路中，并且上述第一环栅晶体管为集成电路中的输入/输出器件、以及第二环栅晶体管为核心器件时，第一纳米线或片的厚度小于第二纳米线或片的厚度利于解决采用环栅晶体管结构的输入/输出器件与核心器件兼容性差的问题，降低了上述输入/输出器件和核心器件的集成难度。同时，第二环栅晶体管具有的第二纳米线或片含有高迁移率沟道材料可以提升核心器件的工作性能。
本发明实施例还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一衬底。衬底具有第一元件区和第二元件区。
形成位于第一元件区上的第一环栅晶体管、以及形成位于第二元件区上的第二环栅晶体管。第一环栅晶体管具有至少一层第一纳米线或片。至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。第二环栅晶体管具有至少一层第二纳米线或片。至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。第一纳米线或片和第二纳米线或片均包括第一材料部。第二纳米线或片还包括环绕在第一材料部外周的第二材料部。第二材料部所含有的材料为高迁移率沟道材料。
与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果与本发明提供的半导体器件具有的有益效果相同，此处不再赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中器件结构为环栅晶体管的核心器件与输入/输出器件集成后的结构示意图；
图2为本发明实施例中形成至少一层叠层材料层后的结构示意图；
图3为本发明实施例中形成第一鳍状结构和第二鳍状结构后的结构示意图；
图4为本发明实施例中形成浅槽隔离后的结构示意图；
图5为图4所示结构沿B-B’向的剖视图；
图6为本发明实施例中形成牺牲栅和侧墙后结构沿B-B’向的剖视图；
图7为本发明实施例中形成源区和漏区后结构沿B-B’向的剖视图；
图8为本发明实施例中形成介电层后的结构示意图；
图9a为本发明实施例中在第一目标氧化区域上形成至少一层纳米线或片后第一种结构沿A-A’向的剖视图；
图9b为本发明实施例中在第一目标氧化区域上形成至少一层纳米线或片后第二种结构沿A-A’向的剖视图；
图9c为本发明实施例中在第一目标氧化区域上形成至少一层纳米线或片后第三种结构沿A-A’向的剖视图；
图10a为本发明实施例中形成牺牲氧化层后第一种结构沿A-A’向的剖视图；
图10b为本发明实施例中形成牺牲氧化层后第二种结构沿A-A’向的剖视图；
图10c为本发明实施例中形成牺牲氧化层后第三种结构沿A-A’向的剖视图；
图11a为本发明实施例中去除牺牲氧化层后第一种结构沿A-A’向的剖视图；
图11b为本发明实施例中去除牺牲氧化层后第二种结构沿A-A’向的剖视图；
图11c为本发明实施例中去除牺牲氧化层后第三种结构沿A-A’向的剖视图；
图12a为本发明实施例中进行第一氧化处理后第一种结构沿A-A’向的剖视图；
图12b为本发明实施例中进行第一氧化处理后第二种结构沿A-A’向的剖视图；
图12c为本发明实施例中进行第一氧化处理后第三种结构沿A-A’向的剖视图；
图13为本发明实施例中在覆盖层的掩膜作用下，去除位于第二元件区上的第一介质层后结构沿A-A’向的剖视图；
图14为本发明实施例在覆盖层的掩膜作用下，形成第二材料部后结构沿A-A’向的剖视图；
图15为本发明实施例中去除覆盖层后的第一种结构沿A-A’向的剖视图；
图16为本发明实施例中获得第一环栅晶体管和第二环栅晶体管后结构沿A-A’向的剖视图；
图17为本发明实施例中在覆盖层的掩膜作用下，形成第二环栅晶体管后结构沿A-A’向的剖视图；
图18为本发明实施例中去除覆盖层后的第二种结构沿A-A’向的剖视图；
图19为本发明实施例中获得第一环栅晶体管后结构沿A-A’向的剖视图；
图20为本发明实施例中形成第二掩膜层后结构沿A-A’向的剖视图；
图21为本发明实施例中去除位于第二元件区上的牺牲层后结构沿A-A’向的剖视图；
图22为本发明实施例中对沟道层进行第二氧化处理形成第二介质层后结构沿A-A’向的剖视图；
图23为本发明实施例中去除第二介质层后结构沿A-A’向的剖视图；
图24为本发明实施例中在第二掩膜层的掩膜作用下，形成第二纳米线或片后结构沿A-A’向的剖视图；
图25为本发明实施例中在第一掩膜层的掩膜作用下，去除第一介质层后结构沿A-A’向的剖视图；
图26为本发明实施例中在第一掩膜层的掩膜作用下，形成第二纳米线或片后结构沿A-A’向的剖视图；
图27为本发明实施例中在第二掩膜层的掩膜作用下，去除位于第一元件区上的牺牲层后结构沿A-A’向的剖视图；
图28为本发明实施例中对位于第一元件区上的沟道层进行第二氧化处理后结构沿A-A’向的剖视图；
图29为本发明实施例提供的半导体器件的制造方法流程图。
附图标记：11为衬底，111为第一元件区，112为第二元件区，12为叠层材料层，121为牺牲材料层，1211为牺牲层，122为沟道材料层，1221为沟道层，123为叠层，13为第一鳍状结构，131为第一鳍部，14为第二鳍状结构，141为第二鳍部，15为浅槽隔离，16为源区形成区，17为漏区形成区，18为过渡区，19为牺牲栅，20为侧墙，21为源区，22为漏区，23为介电层，24为纳米线或片，25为牺牲氧化层，26为第一介质层，27为第一纳米线或片，28为第一栅介质层，29为覆盖层，30为第二纳米线或片，301为第一材料部，302为第二材料部，31为第二栅介质层，32为第三栅介质层，33为第一掩膜层，34为第二掩膜层，35为第二介质层，36为栅极，37为沟道，38为栅介质层，39为金属栅，40为输入/输出器件，41为核心器件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
集成电路具有输入/输出(IO)器件和核心(Core)器件。其中，输入/输出器件主要用于实现集成电路中的芯片与外围电路之间的输入和输出功能。因为输入/输出器件需要承受较高的工作电压(通常为1.8V、2.5V、3.3V或5V等)，所以输入/输出器件具有的栅介质层较厚。而核心器件为芯片内部所使用的器件，其主要用于实现芯片内部的逻辑运算。基于此，因芯片内部具有的核心器件的数量较多，故为了同时达到节约功耗和较快运算速度的目的，核心器件常常会采用较低的工作电压(通常为1.0V或1.2V等)。相应的，核心器件具有的栅介质层的厚度较小。
此外，环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当上述核心器件为环栅晶体管时可以提高集成电路的工作性能。而在同一衬底上制造上述器件结构均为环栅晶体管的核心器件与输入/输出器件的过程中，如图1所示，在衬底11具有的Core器件区域上形成环绕在核心器件41具有的沟道37外周的栅介质层38(该栅介质层38的厚度较小)、以及在IO器件区域上形成环绕在输入/输出器件40具有的沟道37外周的栅介质层38(该栅介质层38的厚度较大)后，因相邻纳米线或片之间的距离仅满足核心器件41的结构要求，故相对于输入/输出器件40来说，在形成了较厚的栅介质层38后，该栅介质层38已将较小的纳米线或片之间的空隙填满或者仅在纳米线或片之间剩余较小的栅极形成空间，后续则无法在上述空隙或者较小的栅极空间内形成满足工作要求的输入/输出器件40具有的金属栅39，从而造成了IO器件区域上相邻纳米线或片之间出现“夹断”现象，从而影响在IO器件区域上形成的输入/输出器件40的电学性能，即难以实现器件结构均为环栅晶体管的核心器件41与输入/输出器件40的集成，并且降低了输入/输出器件40的工作性能。
再者，在高性能计算等应用中，需要集成电路中的核心器件具有良好的电学性能。而采用传统硅材料制造的核心器件，其在工作状态下沟道内的载流子迁移率相对较低，难以满足高性能的工作需求。与此同时，虽然高迁移率沟道材料可以提升核心器件的电学性能，但是因高迁移率沟道材料具有在高温下容易被氧化等特性，难以与成熟的硅工艺兼容，从而导致采用现有制造方法制造形成的核心器件的工作性能不佳。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件中，第一纳米线或片的厚度小于第二纳米线或片的厚度，有利于解决因第一栅介质层和第二栅介质层的总厚度较大使得第一纳米线或片与衬底的间距、以及相邻第一纳米线或片的间距过小而导致后续第一环栅晶体管具有的栅极不能填充或只能部分填充的问题。并且，第二材料部所含有的材料为高迁移率沟道材料，以改善第二环栅晶体管处于工作状态时第二纳米线或片的导电性能。
如图16和图19所示，本发明实施例提供了一种半导体器件。该半导体器件包括：衬底11、第一环栅晶体管和第二环栅晶体管。
如图16和图19所示，上述衬底11具有第一元件区111和第二元件区112。上述第一环栅晶体管形成在第一元件区111上。第一环栅晶体管具有至少一层第一纳米线或片27。至少一层第一纳米线或片27的外周依次环绕有第一栅介质层28和第二栅介质层31。上述第二环栅晶体管形成在第二元件区112上。第二环栅晶体管具有至少一层第二纳米线或片30。至少一层第二纳米线或片30的外周环绕有第三栅介质层32。第一栅介质层28和第二栅介质层31的总厚度大于第三栅介质层32的厚度。第一纳米线或片27的厚度小于第二纳米线或片30的厚度。第一纳米线或片27和第二纳米线或片30均包括第一材料部301。第二纳米线或片30还包括环绕在第一材料部301外周的第二材料部302。第二材料部302所含有的材料为高迁移率沟道材料。
具体来说，上述衬底可以为硅衬底、绝缘体上硅衬底、锗硅衬底、锗衬底等任一半导体衬底。如图16和图19所示，衬底11具有的第一元件区111为形成第一环栅晶体管对应的区域，因此第一元件区111在衬底11上的位置和数量可以分别根据第一环栅晶体管在衬底11上的形成位置和数量进行设置。衬底11具有的第二元件区112为形成第二环栅晶体管对应的区域，因此第二元件区112在衬底11上的位置和数量可以分别根据第二环栅晶体管在衬底11上的形成位置和数量进行设置。
例如：在本发明实施例提供的半导体器件应用至集成电路中，并且集成电路中的输入/输出器件的器件结构为上述第一环栅晶体管、以及核心器件的器件结构为上述第二环栅晶体管的情况下，上述第一元件区位于所述第二元件区的外围。
在一些情况下，如图16和图19所示，上述衬底11上还形成有用于限定有源区的浅槽隔离15。浅槽隔离15所含有的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。
对于上述第一环栅晶体管和第二环栅晶体管来说，第一栅介质层、第二栅介质层和第三栅介质层所含有的材料可以根据实际需求进行设置。示例性的，第一栅介质层可以是二氧化硅等材质的栅氧化层。第二栅介质层和第三栅介质层所含有的材料可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。其中，第二栅介质层和第三栅介质层所含有的材料可以相同，也可以不相同。如图16所示，在第二栅介质层31和第三栅介质层32在同一操作步骤中同时形成的情况下，第二栅介质层31和第三栅介质层32所含有的材料相同。如图17至图19所示，在第二栅介质层31和第三栅介质层32在不同的操作步骤中分开形成时，第二栅介质层31和第三栅介质层32所含有的材料可以相同，也可以不同。
应理解，第一栅介质层为构成第一环栅晶体管具有的栅介质层的一部分，因此可以根据实际应用场景中对第一环栅晶体管工作电压的要求来设置第一栅介质层的厚度。例如：在第一环栅晶体管为输入/输出器件的情况下，当输入输出器件的工作电压为1.5V或1.8V时，第一栅介质层的厚度可以为3nm。而当输入/输出器件的工作电压为2.5V或2.8V时，第一栅介质层的层厚可以为5nm。至于第二栅介质层和第三栅介质层的厚度可以根据实际需求进行设置。其中，如图16所示，在第二栅介质层31和第三栅介质层32在同一操作步骤中同时形成的情况下，第二栅介质层31和第三栅介质层32所含有的材料和厚度均相同。如图17至图19所示，在第二栅介质层31和第三栅介质层32在不同的操作步骤中分开形成时，第二栅介质层31和第三栅介质层32的层厚可以相同，也可以不同。
至于第一纳米线或片和第二纳米线或片，二者包括的第一材料部所含有的材料可以为硅等。第二纳米线或片所含有的材料为高迁移率沟道材料。该高迁移率沟道材料可以为III-V族半导体材料或SixGe1-x；其中，0≤x＜1。例如：第二纳米线或片所含有的材料可以为InGaAs、Si0.5Ge0.5或Ge等。
此外，第一纳米线或片和第二纳米线或片的层数、以及第二纳米线或片包括的第二材料部的厚度可以根据实际需求进行设置，此处不做具体限定。而上述第一纳米线或片包括的第一材料部的厚度可以根据第一栅介质层和第二栅介质层的总厚度、第一环栅晶体管具有的栅极的尺寸、以及实际需求来确定。第二纳米线或片包括的第一材料部的厚度可以根据第二材料部和第三栅介质层的厚度、第二环栅晶体管具有的栅极的尺寸、以及实际需求来确定，此处不做具体限定。其中，上述第一纳米线或片具有的第一材料部与第二纳米线或片具有的第一材料部的厚度可以相同、也可以不同。示例性的，如图12a所示，上述第一纳米线或片27具有的第一材料部301与第二纳米线或片30具有的第一材料部301在同一操作步骤中形成的情况下，二者的厚度相同。如图12b和图12c所示，上述第一纳米线或片27具有的第一材料部301与第二纳米线或片30具有的第一材料部301在不同的操作步骤中分开形成的情况下，二者的厚度可以相同、也可以不同。
在实际的应用过程中，如图7、图16和图19所示，上述第一环栅晶体管和第二环栅晶体管还均具有源区21、漏区22和栅极36。其中，第一纳米线或片27位于第一环栅晶体管具有的源区21和漏区22之间、且分别与源区21和漏区22接触。第二纳米线或片30位于第二环栅晶体管具有的源区21和漏区22之间、且分别与源区21和漏区22接触。上述第一环栅晶体管具有的栅极36形成在第二栅介质层31上。第二环栅晶体管具有的栅极36形成在第三栅介质层32上。
其中，上述源区和漏区所含有的材料可以为硅、锗硅等半导体材料。上述栅极所含有的材料可以为TiN、TaN或TiSiN等导电材料。具体的，第一环栅晶体管具有的栅极和第二环栅晶体管具有的栅极所含有的材料可以相同，也可以不同。
在一些情况下，如图8、图16和图19所示，上述第一环栅晶体管和第二环栅晶体管还可以均具有侧墙20和介电层23。其中，介电层23覆盖在第一元件区111和第二元件区112上。并且，介电层23覆盖在第一元件区111上的部分的顶部与第一环栅晶体管具有的栅极36的顶部平齐。介电层23覆盖在第二元件区112上的部分的顶部与第二环栅晶体管具有的栅极36的顶部平齐。应理解，在制造本发明实施例提供的半导体器件的过程中，如图9至图28所示，介电层23的存在可以在刻蚀牺牲栅19和牺牲层1211时，保护源区21和漏区22不受刻蚀、清洗等操作的影响。具体的，上述介电层23所含有的材料可以为SiO2或SiN等绝缘材料。
对于上述侧墙来说，第一环栅晶体管具有的侧墙可以形成在介电层与第一栅介质层、第二栅介质层和第一环栅晶体管具有的栅极之间。第二环栅晶体管具有的侧墙可以至少形成在介电层与第三栅介质层和第二环栅晶体管具有的栅极之间。上述侧墙的存在便于形成第一环栅晶体管和第二环栅晶体管具有的栅介质层和栅极、以及将栅介质层和栅极与后续形成的导电结构隔离开。上述侧墙所含有的材料为绝缘材料。具体的，上述侧墙所含有的材料、以及侧墙的厚度可以根据实际应用场景设计，此处不做具体限定。
在一种示例中，上述第一环栅晶体管可以为输入/输出器件。第二环栅晶体管可以为核心器件。当然，第一环栅晶体管还可以为具有较大工作电压的其它类型的器件。第二环栅晶体管还可以为具有较小工作电压的其它类型的工作器件。
由上述内容可知，如图16和图19所示，在本发明实施例提供的半导体器件中，即使环绕在至少一层第一纳米线或片27外周的第一栅介质层28和第二栅介质层31的总厚度大于环绕在至少一层第二纳米线或片30外周的第三栅介质层32的厚度，也不会出现因第一栅介质层28和第二栅介质层31的总厚度较大使得第一纳米线或片27与衬底11的间距、以及相邻第一纳米线或片27的间距过小而导致后续第一环栅晶体管具有的栅极36不能填充或只能部分填充的问题。此外，第二环栅晶体管具有的第二纳米线或片30包括第一材料部301、以及环绕在第一材料部301外周的第二材料部302。同时，第二材料部302所含有的材料为高迁移率沟道材料。基于此，因高迁移率沟道材料具有优异的电子和空穴迁移率，从而可以改善第二环栅晶体管处于工作状态时第二纳米线或片30的导电性能，进而可以提高第二环栅晶体管的工作性能。在上述情况下，当本发明实施例提供的半导体器件应用至集成电路中，并且上述第一环栅晶体管为集成电路中的输入/输出器件、以及第二环栅晶体管为核心器件时，第一纳米线或片27的厚度小于第二纳米线或片30的厚度利于解决采用环栅晶体管结构的输入/输出器件与核心器件兼容性差的问题，降低了上述输入/输出器件和核心器件的集成难度。同时，第二环栅晶体管具有的第二纳米线或片30含有高迁移率沟道材料可以提升核心器件的工作性能。
如图29所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图2至图28示出的操作的剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
首先，提供一衬底。衬底具有第一元件区和第二元件区。具体的，衬底的材质和结构、以及第一元件区和第二元件区的位置等信息可以参考前文，此处不再赘述。
如图2至图28所示，形成位于第一元件区111上的第一环栅晶体管、以及形成位于第二元件区112上的第二环栅晶体管。第一环栅晶体管具有至少一层第一纳米线或片27。至少一层第一纳米线或片27的外周依次环绕有第一栅介质层28和第二栅介质层31。第二环栅晶体管具有至少一层第二纳米线或片30。至少一层第二纳米线或片30的外周环绕有第三栅介质层32。第一栅介质层28和第二栅介质层31的总厚度大于第三栅介质层32的厚度。第一纳米线或片27的厚度小于第二纳米线或片30的厚度。第一纳米线或片27和第二纳米线或片30均包括第一材料部301。第二纳米线或片30还包括环绕在第一材料部301外周的第二材料部302。第二材料部302所含有的材料为高迁移率沟道材料。
具体的，上述第一环栅晶体管和第二环栅晶体管包括的各个结构、以及各个结构的规格和所含有的材料等信息可以参考前文，此处不再赘述。
在实际的应用过程中，如前文所述，第一环栅晶体管和第二环栅晶体管还均具有源区、漏区、侧墙和介电层。基于此，在提供一衬底后，在形成第一环栅晶体管和第二环栅晶体管的过程中，可以先进行以下步骤：
如图2所示，沿着衬底11的厚度方向，在衬底11上形成至少一层叠层材料层12。每层叠层材料层12均包括牺牲材料层121、以及位于牺牲材料层121上的沟道材料层122。
具体的，可以采用外延生长等工艺在衬底上形成上述叠层材料层。如图2至图28所示，叠层材料层12为后续形成沟道形成部包括的叠层123的膜层。并且，叠层123包括的沟道层1221为用于形成第一材料部301的膜层，因此叠层材料层12的层数等于叠层123的层数、也等于第一环栅晶体管或第二环栅晶体管具有的第一材料部301的层数。例如：在第一环栅晶体管和第二环栅晶体管均具有两层第一材料部301的情况下，需要在衬底11上形成两层叠层材料层12。此外，叠层材料层12包括的沟道材料层122与第一材料部301所含有的材料相同。例如：沟道材料层122所含有的材料为硅。而牺牲材料层121需要与沟道材料层122具有一定的刻蚀选择比，以防止后续在选择性去除部分牺牲材料层121(即牺牲材料层121用于形成牺牲层1211的部分)的过程中沟道材料层122用于形成沟道层1221的部分受到刻蚀、清洗等操作的影响，从而可以提高第一纳米线或片27和第二纳米线或片30的质量，提升所制造的半导体器件的良率。例如：牺牲材料层121所含有的材料可以为Si0.5Ge0.5或Si0.25Ge0.75等。
如图3所示，自至少一层叠层材料层的顶部刻蚀至部分衬底11，以在第一元件区111上形成第一鳍状结构13、以及在第二元件区112上形成第二鳍状结构14。第一鳍状结构13和第二鳍状结构14的长度延伸方向可以为平行于衬底11表面的任一方向。其中，二者的长度延伸方向可以相同、也可以不同。
具体的，可以采用光刻和刻蚀工艺对叠层材料层和衬底进行刻蚀。其中，衬底被刻蚀的深度可以大于或等于后续形成的浅槽隔离的厚度，以防止浅槽隔离包围在最底层的牺牲层的外围而导致沟道层无法释放，提高半导体器件的良率。
如图4和图5所示，在衬底11暴露在第一鳍状结构和第二鳍状结构之外的部分上形成浅槽隔离15。第一鳍状结构暴露在浅槽隔离15外的部分为第一鳍部131。第二鳍状结构暴露在浅槽隔离15外的部分为第二鳍部141。第一鳍部131和第二鳍部141均包括源区形成区16、漏区形成区17、以及位于源区形成区16和漏区形成区17之间的过渡区18。
具体的，可以采用化学气相沉积或物理气相沉积等工艺形成覆盖在衬底、第一鳍状结构和第二鳍状结构上的隔离材料，并可以采用化学机械抛光等工艺对隔离材料进行平坦化处理，以使得剩余的隔离材料的顶部分别与第一鳍状结构和第二鳍状结构的顶部平齐，从而在对剩余的隔离材料进行回刻形成浅槽隔离后，使得浅槽隔离各区域处在同一平面内，提高半导体器件的良率。
如图6所示，在第一鳍部具有的过渡区18和第二鳍部具有的过渡区18的外周形成牺牲栅19和侧墙20。牺牲栅19的长度延伸方向与第一鳍部和第二鳍部的长度延伸方向均不相同。侧墙20至少形成在牺牲栅19沿宽度方向的两侧。具体的，上述牺牲栅19的长度延伸方向可以为平行于衬底11、且不同于第一鳍部和第二鳍部长度延伸方向的任一方向。优选的，牺牲栅19的长度延伸方向分别与第一鳍部和第二鳍部的长度延伸方向正交。此外，上述侧墙20可以仅形成在牺牲栅19沿宽度方向的两侧。或者，侧墙可以围绕在牺牲栅的侧壁上。
在实际的应用过程中，可以采用化学气相沉积等工艺，在第一元件区和第二元件区的上方沉积用于形成牺牲栅的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，保留栅极材料覆盖在第一鳍部具有的过渡区和第二鳍部具有的过渡区的外周上的部分，获得牺牲栅。其中，上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。如图6所示，在形成牺牲栅19后，可以采用上述方式至少在牺牲栅19的侧壁形成侧墙20。侧墙20所含有的材料可以为氮化硅等绝缘材料。侧墙20的厚度可以根据实际需求进行设置。
如图6和图7所示，至少对第一鳍部具有的源区形成区16和漏区形成区17进行处理，形成第一环栅晶体管具有的源区21和漏区22；以及至少对第二鳍部具有的源区形成区16和漏区形成区17进行处理，形成第二环栅晶体管具有的源区21和漏区22。
在实际的应用过程中，可以采用干法刻蚀工艺或湿法刻蚀工艺去除第一鳍部位于源区形成区和漏区形成区内的部分、以及去除第二鳍部位于源区形成区和漏区形成区内的部分。如图7所示，接着采用外延生长等工艺至少在上述源区形成区外延形成源区21、以及至少在漏区形成区外延形成漏区22，从而可以同时获得第一环栅晶体管和第二环栅晶体管具有的源区21和漏区22。
示例性的，如前文所述，参见图8，在所制造的半导体器件还包括介电层23的情况下，在形成第一环栅晶体管具有的源区和漏区22、以及形成第二环栅晶体管具有的源区和漏区22后，在进行后续操作前，上述半导体器件的制造方法还包括步骤：形成覆盖在第一元件区111和第二元件区112上的介电层23。介电层23的顶部与牺牲栅19的顶部平齐。
在实际的应用过程中，可以采用物理气相沉积或化学气相沉积工艺形成覆盖在第一元件区和第二元件区上方的介电材料，并采用化学机械抛光工艺对介电材料进行平坦化处理，以露出牺牲栅的顶部。其中，介电材料剩余在第一元件区和第二元件区上的部分形成介电层。其中，介电层所含有的材料可以为氧化硅等绝缘材料。
需要指出的是，可以通过多种方式来形成上述结构。如何形成上述结构并非本发明实施例的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
在一种示例中，上述形成位于第一元件区上的第一环栅晶体管、以及形成位于第二元件区上的第二环栅晶体管，还包括步骤：如图9a至图9c所示，在第一目标氧化区域上形成至少一层纳米线或片24。第一目标氧化区域为第一元件区111和/或第二元件区112。如图12a至图12c所示，对至少一层纳米线或片24进行第一氧化处理，以使得至少一层纳米线或片24的厚度减薄至第一预设阈值，并形成环绕在至少一层纳米线或片24剩余的部分外周的第一介质层26。
在实际的应用过程中，上述第一目标氧化区域可以仅为第一元件区，此时仅在第一元件区上形成有至少一层纳米线或片。上述第一目标氧化区域也可以仅为第二元件区，此时仅在第二元件区上形成有至少一层纳米线或片。上述第一目标氧化区域还可以为第一元件区和第二元件区，此时第一元件区和第二元件区上均形成有至少一层纳米线或片。
具体的，如图8至图9c所示，可以采用干法刻蚀或湿法刻蚀工艺至少去除牺牲栅19位于第一目标氧化区域上的部分。接着去除牺牲材料层同时位于第一目标氧化区域和过渡区的部分，从而使得沟道材料层同时位于第一目标氧化区域和过渡区的部分形成相应纳米线或片24。如图12a至图12c所示，可以采用原位水汽生成等工艺对至少一层纳米线或片24进行第一氧化处理。其中，上述第一氧化处理的处理条件可以根据实际需求进行设置，此处不做具体限定。例如：在采用原位水汽生成工艺对至少一层纳米线或片24进行第一氧化处理的情况下，第一氧化处理的条件可以为：至少在含氧气氛环境下，处理温度为600℃～950℃。优选的，处理温度为650℃～750℃，在该范围下的处理温度相对较低，从而可以防止在较高的处理温度下进行选择性氧化处理会对纳米线或片24中的掺杂造成影响，提高半导体器件的良率。其中，上述含氧气氛环境可以为臭氧气氛环境、臭氧和氧气气氛环境或者氧气和氢气气氛环境等。此外，上述第一预设阈值的大小可以根据第一目标氧化区域的范围、以及在该范围需要形成的结构所确定。
示例性的，如图9a和图12a所示，在第一目标氧化区域为第一元件区111和第二元件区112的情况下，第一纳米线或片27包括的第一材料部301与第二纳米线或片30包括的第一材料部301的厚度相等。第一预设阈值等于第一材料部301的厚度。位于第一元件区111上的第一介质层26为第一栅介质层28。并且，上述对至少一层纳米线或片24进行第一氧化处理后，上述半导体器件的制造方法还包括步骤：如图13和图14所示，选择性去除位于至少一层第二纳米线或片30包括的第一材料部301外周的第一介质层。并形成环绕在至少一层第二纳米线或片30包括的第一材料部301外周的第二材料部302，获得至少一层第二纳米线或片30。如图15至图19所示，形成位于第一栅介质层28上的第二栅介质层31、以及形成环绕在至少一层第二纳米线或片30的外周的第三栅介质层32。
应理解，在第一目标氧化区域为第一元件区和第二元件区的情况下，第一元件区和第二元件区上均形成有至少一层纳米线或片。基于此，在对至少一层纳米线或片进行第一氧化处理后，第一元件区和第二元件区上的至少一层纳米线或片均减薄至第一预设阈值，从而使得位于第一元件区上的纳米线或片剩余的部分形成相应第一纳米线或片(即为第一纳米线或片包括的第一材料部)、以及使得位于第二元件区上的纳米线或片剩余的部分形成相应第二纳米线或片包括的第一材料部。也就是说，该情况下获得的第一纳米线或片包括的第一材料部、以及第二纳米线或片包括的第一材料部的厚度相同。同时，在第一纳米线或片以及在第二纳米线或片包括的第一材料部的外周均形成了第一介质层。其中，第一纳米线或片外周的第一介质层即为第一栅介质层。
在实际的应用过程中，如图13所示，可以在覆盖层29的掩膜作用下，选择性去除位于至少一层第二纳米线或片30包括的第一材料部301外周的第一介质层，以将第二纳米线或片30包括的第一材料部301暴露在外，便于后续在其外周形成第二材料部。上述覆盖层29覆盖在第一元件区111上。如图14所示，可以采用外延生长等工艺形成第二材料部302，从而获得至少一层第二纳米线或片30。接着根据覆盖层29的刻蚀顺序的不同，第二栅介质层和第三栅介质层的形成顺序也不同。如图15和图16所示，可以采用干法刻蚀或湿法刻蚀工艺先去除覆盖层，并采用原子层沉积等工艺形成位于第一栅介质层28上的第二栅介质层31、以及形成环绕在至少一层第二纳米线或片30的外周的第三栅介质层32。最后在第二栅介质层31上形成第一环栅晶体管具有的栅极36、以及在第三栅介质层32上形成第二环栅晶体管具有的栅极36。或者，如图17至图19所示，可以在覆盖层29的掩膜作用下，形成环绕第二纳米线或片30外周的第三栅介质层32，并在第三栅介质层32上形成第二环栅晶体管具有的栅极36。接着去除覆盖层29，依次在第一栅介质层28上形成第二栅介质层31、以及第一环栅晶体管具有的栅极36。
其中，上述覆盖层所含有的材料可以根据实际应用场景进行设置，此处不做具体限定。例如：覆盖层可以为旋涂碳覆盖层(spin on carbon，可缩写为SOC)或高级图案化层(Advanced Patterning Film，可缩写为APF)。或者，覆盖层还可以包括非晶硅覆盖层、以及位于非晶硅覆盖层上的硬掩膜层。此外，刻蚀覆盖层所采用的工艺和刻蚀剂可以根据覆盖层所含有的材料等确定。例如：在覆盖层为旋涂碳覆盖层或高级图案化层的情况下，可以采用干法刻蚀工艺，如通过氧气等离子体去除覆盖层。又例如：在覆盖层包括上述非晶硅覆盖层和硬掩膜层，并且硬掩模层所含有的材料为氮化硅的情况下，可以采用湿法刻蚀工艺去除覆盖层。具体的，可以采用H3PO4溶液先去除氮化硅材质的硬掩模层，再通过NH4OH溶液去除非晶硅覆盖层。
示例性的，在上述第一目标氧化区域为第一元件区或第二元件区的情况下，第一预设阈值具有如下两种情况：如图12b所示，上述第一目标氧化区域为第一元件区111，第二目标氧化区域为第二元件区112。第一预设阈值等于第一纳米线或片27的厚度。第一介质层26为第一栅介质层28。或，如图12c所示，第一目标氧化区域为第二元件区112，第二目标氧化区域为第一元件区111。第一预设阈值等于第二纳米线或片30包括的第一材料部301的厚度。此外，如图9b图9c所示，在上述两种情况下，上述提供一衬底11后，在第一目标氧化区域上形成至少一层纳米线或片24前，上述半导体器件的制造方法还包括步骤：在第二目标氧化区域上形成沟道形成部。沟道形成部包括至少一层叠层123。每层叠层123包括牺牲层1211、以及位于牺牲层1211上的沟道层1221。如图12b和图12c所示，在上述两种情况下，上述对至少一层纳米线或片进行第一氧化处理为：在第一掩膜层33的掩膜作用下，对至少一层纳米线或片进行第一氧化处理。第一掩膜层33覆盖在第二目标氧化区域上。
在实际的应用过程中，在第一目标氧化区域仅为第一元件区和第二元件区其中之一的情况下，还需要在形成至少一层纳米线或片前在第二目标氧化区域上形成沟道形成部，以便于在进行第一氧化处理后基于沟道形成部具有的沟道层形成相应第一材料部。此外，因只针对位于第一目标氧化区域上的至少一层纳米线或片进行第一氧化处理，故上述第一掩膜层可以保护沟道形成部至少不受第一氧化处理的影响。该第一掩膜层所含有的材料可以根据实际需求进行设置，此处不做具体限定。
具体来说，以第一目标氧化区域为第一元件区，第二目标氧化区域为第二元件区为例，在形成了上述介电层后，可以采用湿法刻蚀或干法刻蚀工艺去除牺牲栅位于第一元件区和第二元件区上的部分，使得第一鳍部具有的过渡区和第二鳍部具有的过渡区暴露在外。而至少一层叠层材料层位于第二鳍部具有的过渡区内的部分形成沟道形成部。接着可以采用化学气相沉积或物理气相沉积、以及选择性刻蚀等工艺形成覆盖在第二元件区上的第一掩膜层。并在第一掩膜层的掩膜作用下，去除牺牲材料层位于第一鳍部具有的过渡区内的部分，使得沟道材料层位于第一鳍部具有的过渡区内的部分形成相应纳米线或片。或者，在形成了上述介电层后，可以采用光刻和刻蚀等工艺，选择性去除牺牲栅位于第一元件区上的部分。而牺牲栅剩余在第二元件区上的部分形成第一掩膜层。接着可以在牺牲栅剩余部分的掩膜作用下，在第一元件区上形成至少一层纳米线或片。
当第一目标氧化区域为第二元件区、以及第二目标氧化区域为第一元件区时，沟道形成部、第一掩膜层和至少一层纳米线或片的形成过程可以参考前文所述的第一目标氧化区域为第一元件区、以及第二目标氧化区域为第二元件区时上述结构的形成过程，此处不再赘述。
在一种示例中，如图20至图24所示，在第一目标氧化区域为第一元件区111、以及第二目标氧化区域为第二元件区112的情况下，上述对至少一层纳米线或片进行第一氧化处理后，上述半导体器件的制造方法还包括以下步骤：去除第一掩膜层。如图21所示，在第二掩膜层34的掩膜作用下，去除至少一层叠层包括的牺牲层。第二掩膜层34覆盖在第一元件区111上。如图22所示，对至少一层叠层包括的沟道层进行第二氧化处理，以使得每层沟道层剩余的部分形成相应第二纳米线或片包括的第一材料部301，并在每层第二纳米线或片包括的第一材料部301的外周形成第二介质层35。如图23所示，去除第二介质层。如图24所示，形成环绕在第二纳米线或片30包括的第一材料部301外周的第二材料部302，获得第二纳米线或片30。
在实际的应用过程中，在第一目标氧化区域为第一元件区、以及第二目标氧化区域为第二元件区的情况下，对至少一层纳米线或片进行第一氧化处理后，至少一层纳米线或片剩余的部分形成至少一层第一纳米线或片，并在至少一层第一纳米线或片的外周形成第一栅介质层。经过上述操作后第一掩膜层依然覆盖在第二区域上。并且，在进行后续操作前也需要形成覆盖在第一元件区上的第二掩膜层，以便于后续对沟道形成部进行处理、以及防止第一纳米线或片和第一栅介质层在上述处理过程中受到影响。具体的，可以先采用干法刻蚀工艺或湿法刻蚀工艺去除第一掩膜层。接着形成覆盖在第一元件区和第二元件区上的第二掩膜材料层，并对第二掩膜材料层进行选择性刻蚀，保留其位于第一元件区上的部分，获得第二掩膜层。或者，形成覆盖在第一掩膜层和第一元件区上的第二掩膜材料层，并对第二掩膜材料层进行平坦化等处理，直至第一掩膜层的顶部露出。此时，第二掩膜材料层剩余的部分仅位于第一元件区上，获得第二掩膜层。最后去除第一掩膜层，从而完成第一掩膜层的去除、以及第二掩膜层的形成。如图21所示，在第二掩膜层34的掩膜作用下，可以采用干法刻蚀或湿法刻蚀工艺去除第二元件区112上暴露在外的牺牲层，释放至少一层叠层包括的沟道层1221。如图22所示，接着可以采用原位水汽生成等工艺对上述沟道层进行上述第二氧化处理。其中，第二氧化处理的条件可以根据实际需求进行设置。此处不做具体限定。然后可以采用湿法刻蚀等工艺去除第二介质层35，使得第二纳米线或片包括的第一材料部301暴露在外。如图23所示，最后可以采用外延生长等工艺形成环绕在第二纳米线或片30包括的第一材料部301外周的第二材料部302，从而获得第二纳米线或片30。
在一种示例中，如图25至图28所示，在第一目标氧化区域为第二元件区112、以及第二目标氧化区域为第一元件区111的情况下，上述对至少一层纳米线或片进行第一氧化处理后，上述半导体器件的制造方法还包括以下：如图25所示，在第一掩膜层33的掩膜作用下，去除第一介质层26。至少一层纳米线或片剩余的部分形成至少一层第二纳米线或片包括的第一材料部301。如图26所示，形成环绕在至少一层第二纳米线或片30包括的第一材料部301外周的第二材料部302，获得至少一层第二纳米线或片30。去除第一掩膜层33。如图27所示，在第二掩膜层34的掩膜作用下，去除至少一层叠层包括的牺牲层。第二掩膜层34覆盖在第二元件区112上。如图28所示，对至少一层叠层包括的沟道层进行第二氧化处理，以使得每层沟道层剩余的部分形成相应第一纳米线或片27，并在每层第一纳米线或片27包括的第一材料部301的外周形成第一栅介质层28。
在实际的应用过程中，在第一目标氧化区域为第二元件区、以及第二目标氧化区域为第一元件区的情况下，对第二元件区上的至少一层纳米线或片进行第一氧化处理后，至少一层纳米线或片剩余的部分形成第二纳米线或片包括的第一材料部，并且在第二纳米线或片包括的第一材料部的外周还形成有第一介质层。基于此，如图25所示，在进第一氧化处理后还需要去除第一介质层，以将第二纳米线或片包括的第一材料部301暴露在外。如图26所示，接着可以采用外延生长等工艺在第二纳米线或片30包括的第一材料部301的外周形成第二材料部302，获得第二纳米线或片30。此时，第一元件区111上依然覆盖有第一掩膜层33。同时，在进行后续操作前也需要形成覆盖在第二元件区上的第二掩膜层，以便于后续对第一元件区上的沟道形成部进行处理、以及防止第二纳米线或片在上述处理过程中受到影响。具体的，如何去除第一掩膜层、以及如何形成第二掩膜层可以参考前文，此处不再赘述。最后，可以通过湿法刻蚀等工艺去除第一元件区上的牺牲层，释放至少一层叠层包括的沟道层。并可以采用原位水汽生成等工艺对上述沟道层进行第二氧化处理，获得第一纳米线或片和第一栅介质层。其中，第二氧化处理的条件可以根据实际需求进行设置。此处不做具体限定。
由上述内容可以看出，本发明实施例提供的半导体器件的制造方法中，可以在第一元件区和第二元件区上均形成至少一层纳米线或片，并对至少一层纳米线或片同时进行第一氧化处理，以简化半导体器件的制造过程，降低半导体器件的制造成本。或者，也可以根据第一环栅晶体管包括的第一栅介质层和第二环栅晶体管具有的第二材料部的厚度，分别对第一目标氧化区域上的至少一层纳米线或片进行第一氧化处理、以及对位于第二目标氧化区域上的沟道层进行第二氧化处理，便于获得具有不同厚度的第一纳米线或片和第二纳米线或片包括的第一材料部，提高半导体器件的制造方法的适应性。当然，也可以采用上述分别氧化的方式获得具有相同厚度的第一纳米线或片和第二纳米线或片包括的第一材料部。
在实际的应用过程中，仅通过对第一目标氧化区域上的纳米线或片进行第一氧化处理就可以将其厚度减薄至第一预设阈值的情况下，在第一目标氧化区域上形成至少一层纳米线或片后，并在对至少一层纳米线或片进行第一氧化处理前，上述半导体器件的制造方法还可以包括步骤：对至少一层纳米线或片进行表面处理。表面处理的条件为：在氢气环境下，处理温度为700℃～950℃。处理时间上10s～2min。以通过对至少一层纳米线或片进行表面处理来改善至少一层纳米线或片的界面特性，提高第一环栅晶体管和/或第二环栅晶体管的工作性能。具体的，上述表面处理的具体处理条件还可以根据实际情况进行选择其他适宜的范围，此处不做具体限定。
在另一种示例中，若所获得的纳米线或片与衬底、相邻纳米线或片的间距较小，难以仅通过对纳米线或片进行上述第一氧化处理就将其厚度减薄至第一预设阈值的情况下，在第一目标氧化区域上形成至少一层纳米线或片后，并对至少一层纳米线或片进行第一氧化处理前，上述半导体器件的制造方法还包括步骤：如图10a至图10c所示，对至少一层纳米线或片24进行牺牲氧化处理，形成环绕在至少一层纳米线或片24外周的牺牲氧化层25。如图11a至图11c所示，去除牺牲氧化层。循环上述操作直至至少一层纳米线或片24的厚度减薄至第二预设阈值。
在实际的应用过程中，可以采用原位水汽生成等工艺对至少一层纳米线或片进行牺牲氧化处理。其中，上述牺牲氧化处理的处理条件可以根据实际需求设置。此外，进行牺牲氧化处理的过程中上述纳米线或片的厚度和宽度均减小，并在其外周形成牺牲氧化层。该牺牲氧化层的厚度可以为
Figure BDA0003528495540000171
此外，在去除牺牲氧化层所采用的刻蚀工艺和刻蚀剂可以根据实际需求确定。例如：可以采用湿法刻蚀工艺，如氢氟酸溶液或缓冲氧化物刻蚀液(Buffered Oxide Etch，可缩写为BOE)等对牺牲氧化层进行去除。又例如：可以采用干法刻蚀工艺，如通过SiCoNi等对牺牲氧化层进行去除。
此外，对牺牲氧化处理、以及去除牺牲氧化层这两步操作的具体循环次数可以根据每次牺牲氧化处理后纳米线或片减薄的厚度、以及第二预设阈值的大小所确定，此处不做具体限定。而上述第二预设阈值的大小与第一目标氧化区域的范围有关。具体的，可以分为以下三种情况：
第一种：如图10a和图11a所示，在第一目标氧化区域为第一元件区111和第二元件区112的情况下，上述第二预设阈值大于第一预设阈值、且小于第一材料部与第一栅介质层所组成结构的总厚度。
第二种：如图10b和图11b所示，在第一目标氧化区域为第一元件区111的情况下，第二预设阈值大于第一预设阈值、且小于至少一层第一纳米线或片包括的第一材料部与第一栅介质层所组成结构的总厚度。
第三种：如图10c和图11c所示，在第一目标氧化区域为第二元件区112的情况下，第二预设阈值大于第一预设阈值、且小于至少一层第二纳米线或片包括的第一材料部与第一介质层所组成结构的总厚度。
可以理解的是，在第一目标氧化区域的范围不同的情况下，第一氧化处理的范围也不同。相应的，上述牺牲氧化处理的范围也不同。基于此，因第一纳米线或片和第二纳米线或片包括的第一材料部的厚度可能不同，故第二预设阈值的参考标准也不同。当第一目标氧化区域为第一元件区和第二元件区的情况下，第一纳米线或片和第二纳米线或片包括的第一材料部的厚度相同，因此上述第二预设阈值大于第一预设阈值、且小于第一纳米线或片和第二纳米线或片中任一所包括的第一材料部的厚度。而在第一目标氧化区域为第一元件区或第二元件区的情况下，第二预设阈值相应小于至少一层纳米线或片经第一氧化处理后获得的对象与第一介质层所组成结构的总厚度。
在实际的应用过程中，在第一目标氧化区域为第一元件区或第二元件区的情况下，获得第一栅介质层、至少一层第一纳米线或片以及至少一层第二纳米线或片后，还需要形成第二栅介质层、第三栅介质层、以及第一环栅晶体管和第二环栅晶体管具有的栅极，从而获得第一环栅晶体管和第二环栅晶体管。其中，因第二掩膜层的去除顺序的不同、以及第一目标氧化区域的不同，故形成上述第二栅介质层等结构的顺序不同。具体的，可以分为以下三种情况：
第一种：在第一目标氧化区域为第一元件区或第二元件区的情况下，获得第一栅介质层、至少一层第一纳米线或片以及至少一层第二纳米线或片后，上述半导体器件的制造方法还包括步骤：去除第二掩膜层。形成位于第一栅介质层上的第二栅介质层、以及形成环绕在至少一层第二纳米线或片的外周的第三栅介质层。
具体的，去除第二掩膜层所采用的的工艺和刻蚀剂可以根据第二掩膜层的材质、以及实际应用场景确定，此处不做具体限定。接着可以采用原子层沉积等工艺形成位于第一栅介质层上的第二栅介质层、以及形成环绕在至少一层第二纳米线或片的外周的第三栅介质层。如图16所示，在第二栅介质层31上淀积第一环栅晶体管具有的栅极36、以及在第三栅介质层32上淀积第二环栅晶体管具有的栅极36，获得第一环栅晶体管和第二环栅晶体管。
第二种：在第一目标氧化区域为第一元件区的情况下，形成环绕在第二纳米线或片包括的第一材料部外周的第二材料部，获得第二纳米线或片后，上述半导体器件的制造方法还包括步骤：形成环绕在至少一层第二纳米线或片外周的第三栅介质层。在第三栅介质层上形成第二环栅晶体管具有的栅极。去除第二掩膜层。依次在第一栅介质层上形成第二栅介质层和第一环栅晶体管具有的栅极。
具体的，如图24所示，在该情况下获得第二纳米线或片30后，第二掩膜层34依然覆盖在第一元件区111上。基于此，在第二掩膜层的掩膜作用下，可以采用上述工艺仅在第二纳米线或片的外周形成第三栅介质层，以及在第三栅介质层上形成第二环栅晶体管具有的栅极，获得第二环栅晶体管。接着去除第二掩膜层后，第一元件区上的第一栅介质层暴露在外，从而可以采用上述工艺依次在第一栅介质层上形成第二栅介质层和第一环栅晶体管具有的栅极，获得第一环栅晶体管。
第三种：在第一目标氧化区域为第二元件区的情况下，在每层第一纳米线或片包括的第一材料部的外周形成第一栅介质层后，上述半导体器件的制造方法还包括步骤：依次在第一栅介质层上形成第二栅介质层和第一环栅晶体管具有的栅极。去除第二掩膜层。形成环绕在至少一层第二纳米线或片外周的第三栅介质层。在第三栅介质层上形成第二环栅晶体管具有的栅极。
具体的，如图28所示，在该情况下获得第一栅介质层28后，第二掩膜层34覆盖在第二元件区112，因此可以采用上述工艺先形成位于第一栅介质层上的第二栅介质层和第一环栅晶体管具有的栅极。在去除第二掩膜层后，在形成第三栅介质层和第二环栅晶体管具有的栅极。
与现有技术相比，本发明实施例提供的半导体器件的制造方法具有的有益效果与本发明实施例提供的半导体器件具有的有益效果相同，此处不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (17)

1.一种半导体器件，其特征在于，包括：
衬底；所述衬底具有第一元件区和第二元件区；
形成在所述第一元件区上的第一环栅晶体管；所述第一环栅晶体管具有至少一层第一纳米线或片；所述至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层；
以及形成在所述第二元件区上的第二环栅晶体管；所述第二环栅晶体管具有至少一层第二纳米线或片；所述至少一层第二纳米线或片的外周环绕有第三栅介质层；所述第一栅介质层和所述第二栅介质层的总厚度大于所述第三栅介质层的厚度；所述第一纳米线或片的厚度小于所述第二纳米线或片的厚度；所述第一纳米线或片和所述第二纳米线或片均包括第一材料部；所述第二纳米线或片还包括环绕在所述第一材料部外周的第二材料部；所述第二材料部所含有的材料为高迁移率沟道材料。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一材料部所含有的材料为Si；和/或，
所述高迁移率沟道材料为III-V族半导体材料或SixGe1-x；其中，0≤x＜1。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管为输入/输出器件；所述第二环栅晶体管为核心器件；和/或；
所述第一纳米线或片具有的第一材料部与所述第二纳米线或片具有的第一材料部的厚度不同。
4.根据权利要求1～3任一项所述的半导体器件，其特征在于，所述第二栅介质层和所述第三栅介质层所含有的材料相同；和/或，
所述第二栅介质层和所述第三栅介质层的厚度相等。
5.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；所述衬底具有第一元件区和第二元件区；
形成位于所述第一元件区上的第一环栅晶体管、以及形成位于所述第二元件区上的第二环栅晶体管；所述第一环栅晶体管具有至少一层第一纳米线或片；所述至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层；所述第二环栅晶体管具有至少一层第二纳米线或片；所述至少一层第二纳米线或片的外周环绕有第三栅介质层；所述第一栅介质层和所述第二栅介质层的总厚度大于所述第三栅介质层的厚度；所述第一纳米线或片的厚度小于所述第二纳米线或片的厚度；所述第一纳米线或片和所述第二纳米线或片均包括第一材料部；所述第二纳米线或片还包括环绕在所述第一材料部外周的第二材料部；所述第二材料部所含有的材料为高迁移率沟道材料。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，所述形成位于所述第一元件区上的第一环栅晶体管、以及形成位于所述第二元件区上的第二环栅晶体管，包括：
在第一目标氧化区域上形成至少一层纳米线或片；所述第一目标氧化区域为所述第一元件区和/或所述第二元件区；
对所述至少一层纳米线或片进行第一氧化处理，以使得所述至少一层纳米线或片的厚度减薄至第一预设阈值，并形成环绕在所述至少一层纳米线或片剩余的部分外周的第一介质层。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，在所述第一目标氧化区域为所述第一元件区和所述第二元件区的情况下，所述第一纳米线或片包括的第一材料部与所述第二纳米线或片包括的第一材料部的厚度相等；所述第一预设阈值等于所述第一材料部的厚度；位于所述第一元件区上的所述第一介质层为所述第一栅介质层；
所述对所述至少一层纳米线或片进行第一氧化处理后，所述半导体器件的制造方法还包括：
选择性去除位于所述至少一层第二纳米线或片包括的第一材料部外周的所述第一介质层；并形成环绕在所述至少一层第二纳米线或片包括的第一材料部外周的第二材料部，获得所述至少一层第二纳米线或片；
形成位于所述第一栅介质层上的所述第二栅介质层、以及形成环绕在所述至少一层第二纳米线或片的外周的所述第三栅介质层。
8.根据权利要求6或7所述的半导体器件的制造方法，其特征在于，所述第一目标氧化区域为所述第一元件区，第二目标氧化区域为所述第二元件区；所述第一预设阈值等于所述第一纳米线或片的厚度；所述第一介质层为所述第一栅介质层；或，所述第一目标氧化区域为所述第二元件区，第二目标氧化区域为所述第一元件区；所述第一预设阈值等于所述第二纳米线或片包括的所述第一材料部的厚度；
所述提供一衬底后，所述在第一目标氧化区域上形成至少一层纳米线或片前，所述半导体器件的制造方法还包括：在所述第二目标氧化区域上形成沟道形成部；所述沟道形成部包括至少一层叠层；每层所述叠层包括牺牲层、以及位于所述牺牲层上的沟道层；
所述对所述至少一层纳米线或片进行第一氧化处理为：在第一掩膜层的掩膜作用下，对所述至少一层纳米线或片进行所述第一氧化处理；所述第一掩膜层覆盖在所述第二目标氧化区域上。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，在所述第一目标氧化区域为所述第一元件区、以及所述第二目标氧化区域为所述第二元件区的情况下，
所述对所述至少一层纳米线或片进行第一氧化处理后，所述半导体器件的制造方法还包括：
去除所述第一掩膜层；
在第二掩膜层的掩膜作用下，去除所述至少一层叠层包括的牺牲层；所述第二掩膜层覆盖在所述第一元件区上；
对所述至少一层叠层包括的沟道层进行第二氧化处理，以使得每层所述沟道层剩余的部分形成相应所述第二纳米线或片包括的第一材料部，并在每层所述第二纳米线或片包括的第一材料部的外周形成第二介质层；
去除所述第二介质层；
形成环绕在所述第二纳米线或片包括的第一材料部外周的第二材料部，获得所述第二纳米线或片。
10.根据权利要求8所述的半导体器件的制造方法，其特征在于，在所述第一目标氧化区域为所述第二元件区，所述第二目标氧化区域为所述第一元件区的情况下，
所述对所述至少一层纳米线或片进行第一氧化处理后，所述半导体器件的制造方法还包括：
在所述第一掩膜层的掩膜作用下，去除所述第一介质层；所述至少一层纳米线或片剩余的部分形成所述至少一层第二纳米线或片包括的第一材料部；
形成环绕在所述至少一层第二纳米线或片包括的第一材料部外周的的第二材料部，获得所述至少一层第二纳米线或片；
去除所述第一掩膜层；
在第二掩膜层的掩膜作用下，去除所述至少一层叠层包括的牺牲层；所述第二掩膜层覆盖在所述第二元件区上；
对所述至少一层叠层包括的沟道层进行第二氧化处理，以使得每层所述沟道层剩余的部分形成相应所述第一纳米线或片，并在每层所述第一纳米线或片包括的第一材料部的外周形成所述第一栅介质层。
11.根据权利要求9或10所述的半导体器件的制造方法，其特征在于，获得所述第一栅介质层、所述至少一层第一纳米线或片以及所述至少一层第二纳米线或片后，所述半导体器件的制造方法还包括：
去除所述第二掩膜层；
形成位于所述第一栅介质层上的所述第二栅介质层、以及形成环绕在所述至少一层第二纳米线或片的外周的所述第三栅介质层。
12.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述形成环绕在所述第二纳米线或片包括的第一材料部外周的第二材料部，获得所述第二纳米线或片后，所述半导体器件的制造方法还包括：
形成环绕在所述至少一层第二纳米线或片外周的所述第三栅介质层；
在所述第三栅介质层上形成所述第二环栅晶体管具有的栅极；
去除所述第二掩膜层；
依次在所述第一栅介质层上形成所述第二栅介质层和所述第一环栅晶体管具有的栅极。
13.根据权利要求10所述的半导体器件的制造方法，其特征在于，在每层所述第一纳米线或片包括的第一材料部的外周形成所述第一栅介质层后，所述半导体器件的制造方法还包括：
依次在所述第一栅介质层上形成所述第二栅介质层和所述第一环栅晶体管具有的栅极；
去除所述第二掩膜层；
形成环绕在所述至少一层第二纳米线或片外周的所述第三栅介质层；
在所述第三栅介质层上形成所述第二环栅晶体管具有的栅极。
14.根据权利要求6所述的半导体器件的制造方法，其特征在于，采用原位水汽生成工艺对所述至少一层纳米线或片进行所述第一氧化处理；所述第一氧化处理的条件为：至少在含氧气氛环境下，处理温度为600℃～950℃。
15.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述在第一目标氧化区域上形成至少一层纳米线或片后，所述对所述至少一层纳米线或片进行第一氧化处理前，所述半导体器件的制造方法还包括：对所述至少一层纳米线或片进行表面处理；所述表面处理的条件为：在氢气环境下，处理温度为700℃～950℃；处理时间上10s～2min；
或，
所述第一目标氧化区域上形成至少一层纳米线或片后，所述对所述至少一层纳米线或片进行第一氧化处理前，所述半导体器件的制造方法还包括：
对所述至少一层纳米线或片进行牺牲氧化处理，形成环绕在所述至少一层纳米线或片外周的牺牲氧化层；
去除所述牺牲氧化层；
循环上述操作直至所述至少一层纳米线或片的厚度减薄至第二预设阈值。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，在所述第一目标氧化区域为所述第一元件区和所述第二元件区的情况下，所述第二预设阈值大于所述第一预设阈值、且小于所述第一材料部与所述第一栅介质层所组成结构的总厚度。
17.根据权利要求15所述的半导体器件的制造方法，其特征在于，在所述第一目标氧化区域为所述第一元件区的情况下，所述第二预设阈值大于所述第一预设阈值、且小于所述至少一层第一纳米线或片包括的所述第一材料部与所述第一栅介质层所组成结构的总厚度；
或，
在所述第一目标氧化区域为所述第二元件区的情况下，所述第二预设阈值大于所述第一预设阈值、且小于所述至少一层第二纳米线或片包括的所述第一材料部与所述第一介质层所组成结构的总厚度。
CN202210199094.4A 2022-03-02 2022-03-02 一种半导体器件及其制造方法 Pending CN114613769A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210199094.4A CN114613769A (zh) 2022-03-02 2022-03-02 一种半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210199094.4A CN114613769A (zh) 2022-03-02 2022-03-02 一种半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN114613769A true CN114613769A (zh) 2022-06-10

Family

ID=81860683

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210199094.4A Pending CN114613769A (zh) 2022-03-02 2022-03-02 一种半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN114613769A (zh)

Similar Documents

Publication Publication Date Title
US8847295B2 (en) Structure and method for fabricating fin devices
CN109979880B (zh) 半导体结构及其形成方法
CN113130489A (zh) 一种半导体器件的制造方法
CN114613770A (zh) 一种半导体器件及其制造方法
CN112038290A (zh) 一种半导体器件的制造方法
CN111710713A (zh) 一种鳍式场效应晶体管及其制作方法、电子设备
CN114678329A (zh) 一种半导体器件的制造方法
CN114613769A (zh) 一种半导体器件及其制造方法
CN111710718A (zh) 一种环栅半导体器件及制作方法、电子设备
CN111710649A (zh) 一种半导体器件及其制作方法
CN113130488B (zh) 一种半导体器件及其制造方法
CN112992899B (zh) 一种半导体器件及其制造方法
CN113013164B (zh) 一种半导体器件及其制造方法
CN113314423B (zh) 一种半导体器件的制造方法
CN113013035B (zh) 半导体结构及其形成方法
CN113130630B (zh) 一种半导体器件的制造方法
US20230261050A1 (en) Semiconductor device having high driving capability and steep ss characteristic and method of manufacturing the same
CN113745112B (zh) 半导体器件的形成方法
CN113903807B (zh) 半导体结构及其形成方法
CN115377101A (zh) 半导体结构及其形成方法
CN113130485A (zh) 一种半导体器件的制造方法
CN115117147A (zh) 一种半导体器件及其制造方法
CN114823668A (zh) 一种半导体器件及其制造方法
CN117438427A (zh) 半导体结构及其形成方法
CN114883270A (zh) 一种半导体器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination