CN114883270A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于在采用偶极子阈值调控技术实现对半导体器件中不同环栅晶体管的阈值电压调控的情况下，提高环栅晶体管的导电性能。所述半导体器件的制造方法包括：提供一基底。基底具有至少两类区域。每类区域上均形成有相应环栅晶体管包括的沟道。采用沉积工艺和选择性刻蚀工艺，在位于至少部分类区域上的沟道的外周形成相应厚度和相应材质的偶极子层，以使得不同类区域对应不同的阈值调控参数。在位于每类区域上的偶极子层或沟道上均依次形成相应环栅晶体管包括的栅介质层和栅极。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
在实际制造半导体器件的过程中，采用偶极子阈值调控技术可以实现对半导体器件中不同环栅晶体管的阈值电压调控的同时并未减小栅极的形成空间，从而不影响后续栅极的填充，提高半导体器件的良率。
但是，现有的半导体器件的制造方法中所采用的偶极子阈值调控技术的兼容性较差，导致制造形成的环栅晶体管的导电性能不佳。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，用于在采用偶极子阈值调控技术实现对半导体器件中不同环栅晶体管的阈值电压调控的情况下，提高环栅晶体管的导电性能。
为了实现上述目的，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一基底。基底具有至少两类区域。每类区域上均形成有相应环栅晶体管包括的沟道。
采用沉积工艺和选择性刻蚀工艺，在位于至少部分类区域上的沟道的外周形成相应厚度和相应材质的偶极子层，以使得不同类区域对应不同的阈值调控参数。
在位于每类区域上的偶极子层或沟道上均依次形成相应环栅晶体管包括的栅介质层和栅极。
与现有技术相比，本发明提供的半导体器件的制造方法中，基底具有的每类区域上均形成有相应环栅晶体管包括的沟道。并且，采用沉积和选择性刻蚀工艺，在位于至少部分类区域上的沟道的外周了形成相应厚度和相应材质的偶极子层。因在形成上述偶极子层后使得不同类区域对应不同的阈值调控参数，故位于不同类区域上的环栅晶体管具有不同的阈值电压。在此基础上，在形成环栅晶体管包括的栅介质层和栅极前直接在相应沟道外周形成了上述偶极子层。此时，因偶极子层与相应沟道之间的距离较近，无须进行温度较高的退火处理也可实现偶极子层中的关键元素移动至位于沟道与偶极子层之间的界面处，从而可以解决现有技术中为通过高温退火处理实现关键元素的推进而导致载流子在材质含有锗的沟道内传输性能发生变化等兼容性较差的问题，提高环栅晶体管的导电性能。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的半导体器件的制造方法流程图；
图2为本发明实施例中基底的结构断面图；
图3为本发明实施例中在沟道的外周形成界面层后的结构断面图；
图4为本发明实施例中形成偶极子材料层和覆盖层后的第一结构断面图；
图5为本发明实施例中形成掩膜层后的第一种结构断面图；
图6为本发明实施例中在掩膜层的掩膜作用下去除偶极子材料层和覆盖层位于待去除类区域上的部分后的第一种结构示意图；
图7为本发明实施例中去除掩膜层和覆盖层剩余的部分后的结构断面图；
图8为本发明实施例中形成偶极子材料层和覆盖层后的第二结构断面图；
图9为本发明实施例中形成掩膜层后的第二种结构断面图；
图10为本发明实施例中在掩膜层的掩膜作用下去除偶极子材料层和覆盖层位于待去除类区域上的部分后的第二种结构断面图；
图11为本发明实施例中在至少部分类区域上的沟道的外周形成相应厚度和相应材质的偶极子层后的结构断面图；
图12为本发明实施例中在每类区域上形成相应环栅晶体管后的结构断面图。
附图标记：11为基底，111为第一类区域，112为第二类区域，113为第三类区域，12为沟道，13为界面层，14为偶极子层，141为偶极子材料层，15为覆盖层，16为掩膜层，17为栅介质层，18为栅极。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在实际的半导体器件的制造过程中，通常会采用多次“淀积-刻蚀-淀积”的方式以在半导体器件中不同晶体管包括的沟道上形成不同厚度和/或不同材料的栅堆叠结构，使得不同的晶体管对应不同的阈值调控参数，实现对半导体器件中不同晶体管的阈值电压的调控。随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。针对于环栅晶体管，其包括的沟道中相邻两个纳米线或片之间和纳米线或片与衬底之间的空间较小。而在较小的空间内形成不同厚度和/或不同材料的栅堆叠结构的难度较大，导致半导体器件的良率和性能降低。
针对于上述技术问题，本领域技术人员研发了一种采用不占空间的偶极子阈值调控技术来实现对半导体器件中不同晶体管的阈值电压的调控。具体的，以晶体管为环栅晶体管为例，在不同类区域上形成相应环栅晶体管包括的沟道后，在位于每类区域上的沟道的外周均形成栅介质层。接着在栅介质层上形成相应厚度和相应材质的偶极子层，并通过退火处理将偶极子层中的关键元素(例如：氧化镧偶极子层中的镧元素)推到界面处，使得不同类区域对应不同的阈值调控参数。最后再去除剩余的偶极子层，在实现对不同环栅晶体管的阈值电压调控的同时并未减小栅极的形成空间，从而不影响后续栅极的填充。
但是，通过上述退火处理将偶极子层中的关键元素推到界面的过程存在一定兼容性的问题。例如：在环栅晶体管包括的沟道的材质为锗硅或锗材料的情况下，上述退火处理会导致载流子在沟道内的传输性能发生变化，进而使得环栅晶体管的导电性能变差。
为了解决上述技术问题，本发明实施例提供了一种半导体器件的制造方法。其中，在本发明实施例提供的半导体器件的制造方法中，在形成环栅晶体管包括的栅介质层和栅极前，采用沉积和选择性刻蚀工艺直接在位于至少部分类区域上的沟道的外周了形成相应厚度和相应材质的偶极子层，以解决现有技术中为通过高温退火处理实现关键元素的推进而导致载流子在材质含有锗的沟道内传输性能发生变化等兼容性较差的问题，提高环栅晶体管的导电性能。
如图1所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图2至图12示出的操作的断面图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
如图2所示，提供一基底11。基底11具有至少两类区域。每类区域上均形成有相应环栅晶体管包括的沟道12。
具体的，上述基底可以为硅衬底、锗硅衬底、锗衬底等其上未形成结构的半导体衬底，也可以为其上形成有一些结构的半导体衬底。具体的，基底的材质和结构可以根据实际需求进行设置。例如：在半导体器件包括至少两层晶体管、且后续形成在上述每类区域上的环栅晶体管为半导体器件中位于第二层或以上层的环栅晶体管的情况下，上述基底可以包括半导体衬底、形成在半导体衬底上的至少一层晶体管、以及将相邻层晶体管隔离开的层间介质层等。
对于基底具有的区域的类数来说，因后续会在基底具有的不同类区域上形成相应环栅晶体管，并且位于不同类区域上的环栅晶体管对应不同的阈值调控参数，故可以根据实际应用场景中对半导体器件包括的各个环栅晶体管的阈值调控要求来设置基底具有的区域的类数。例如：在半导体器件为CMOS器件，并且该CMOS器件包括的一个或多个NMOS晶体管(此处及下文出现的NMOS晶体管的器件结构均为环栅晶体管)对应第一阈值电压、以及CMOS器件包括的一个或多个PMOS晶体管(此处及下文出现的PMOS晶体管的器件结构均为环栅晶体管)对应第二阈值电压的情况下，基底具有两类区域(即第一类区域和第二类区域)。其中，第一类区域对应形成上述一个或多个NMOS晶体管。第二类区域对应形成上述一个或多个PMOS晶体管。
此外，基底具有的每类区域上对应形成有多少个的环栅晶体管包括的沟道、以及各环栅晶体管包括的沟道如何分布，可以参考对应相同阈值调控参数的环栅晶体管的个数、以及各环栅晶体管的分布关系进行设置，此处不做具体限定。例如：在半导体器件包括两个对应第一阈值调控参数的第一环栅晶体管、四个对应第二阈值调控参数的第二环栅晶体管、以及六个对应第三阈值调控参数的第三环栅晶体管的情况下，上述基底具有一个第一类区域、一个第二类区域和一个第三类区域。并且，基底具有的第一类区域上形成两个第一环栅晶体管包括的沟道。基底具有的第二类区域上形成有四个第二环栅晶体管包括的沟道。基底具有的第三类区域上形成有六个第三环栅晶体管包括的沟道。
对于上述环栅晶体管包括的沟道来说，如图2所示，每个环栅晶体管包括的沟道12具有形成在基底11上方的至少一层纳米线或片。其中，位于不同类区域上环栅晶体管包括的沟道，其具有的纳米线或片的层数和间距可以相同，也可以不同。此外，上述沟道的材质为半导体材料。示例性的，沟道的材质可以为Si1-xGex。其中，0≤x≤1。例如：沟道的材质为Si、Si0.2Ge0.8、Si0.75Ge0.25或Ge等。
在一些情况下，每类区域上还可以均形成有浅槽隔离、侧墙、源区、漏区和介电层。具体的，上述浅槽隔离用于限定基底具有的有源区。浅槽隔离所含有的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。上述源区和漏区分别形成在沟道沿其长度方向的两侧。源区和漏区的材质可以为硅、锗硅或锗等半导体材料。上述介电层覆盖在基底上、且介电层的顶部高度等于侧墙的最大顶部高度。侧墙形成在介电层与环栅晶体管包括的栅介质层和栅极之间。上述侧墙和介电层的材质可以为二氧化硅、氮化硅等绝缘材料。
在实际的应用过程中，根据位于不同类区域上沟道包括的纳米线或片层数和间距等因素的不同，在基底上形成环栅晶体管包括的沟道的制造过程也不相同。下面以位于不同类区域上沟道包括相同层数的纳米线或片、以及相同层纳米线或片与相邻结构的间距相同为例简单介绍在基底具有的每类区域上均形成环栅晶体管包括的沟道的制造过程：首先，沿着衬底的厚度方向，在基底上形成层数等于纳米线或片层数的叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层。采用光刻和刻蚀等工艺对叠层和基底进行刻蚀，以在每类区域上均形成第一鳍状结构。接着在基底暴露在第一鳍状结构之外的部分上形成浅槽隔离。该浅槽隔离的顶部高度小于等于最底层牺牲层的底部高度。第一鳍状结构暴露在浅槽隔离外的部分为第二鳍状结构。每类区域上的第二鳍状结构均包括源区形成区、漏区形成区、以及位于源区形成区和漏区形成区之间的过渡区。然后，形成覆盖在每一第二鳍状结构具有的过渡区外周的牺牲栅和侧墙。侧墙至少形成在牺牲栅沿宽度方向的两侧。并对每一第二鳍状结构位于源区形成区和漏区形成区的部分进行处理，以在每类区域上形成相应环栅晶体管包括的源区和漏区。之后，形成覆盖在基底上的介电层，该介电层的顶部高度等于牺牲栅的顶部高度。再去除牺牲栅、以及去除牺牲层位于过渡区内的部分，使得沟道层位于过渡区内的部分形成环栅晶体管包括的沟道。
需要说明的是，可以通过多种方式来形成环栅晶体管包括的沟道。如何形成上述结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
在一种示例中，如图3所示，在提供一基底11后，在进行后续操作前，上述半导体器件的制造方法还可以包括步骤：在位于每类区域上的沟道12的外周形成界面层13，以降低沟道12表面的粗糙度，改善沟道12的界面态，进一步提高环栅晶体管的导电性能。示例性的，可以采用化学气相沉积等工艺形成上述界面层13。界面层13的厚度可以根据实际需求进行设置，此处不做具体限定。例如：界面层13的厚度可以大于0、且小于等于0.7nm。
如图3至图11所示，采用沉积工艺和选择性刻蚀工艺，在位于至少部分类区域上的沟道12的外周形成相应厚度和相应材质的偶极子层14，以使得不同类区域对应不同的阈值调控参数。
具体来说，可以在位于每类区域上的沟道外周形成相应偶极子层。也可以仅在位于部分类区域上的沟道外周形成相应偶极子层。具体的，需要对应形成相应偶极子层的区域的类数可以根据后续形成在该类区域上的环栅晶体管对应的阈值调控参数、以及实际需求进行设置，此处不做具体限定。例如：如图11和图12所示，半导体器件包括多个NMOS晶体管，并且上述多个NMOS晶体管对应三个不同的阈值调控参数。同时，只需要上述三个不同阈值调控参数中的任意两个阈值调控参数对应的环栅晶体管，在其包括的沟道12外周形成相应偶极子层14。在此情况下，基底11具有三类区域，可以仅在位于第一类区域111和第二类区域112上的沟道12外周形成相应偶极子层14。位于第三类区域113上的沟道12外周可以不用形成偶极子层14。
此外，位于不同类区域上的偶极子层的材质和厚度可以根据实际需求进行设置，只要能够应用至本发明实施例提供的半导体器件的制造方法中即可。其中，位于不同类区域上的偶极子层的材质可以相同，也可以不同。例如：半导体器件包括多个NMOS晶体管，并且上述多个NMOS晶体管分别对应不同的阈值调控参数。在此情况下，位于不同类区域上的NMOS晶体管包括的沟道外周形成的偶极子层的材质可以相同，也可以不同。另外，位于不同类区域上的偶极子层的厚度可以相同，也可以不同。例如：在半导体器件为CMOS器件，并且CMOS器件包括的NMOS晶体管均具有相同的阈值调控参数、且均形成在第一类区域上。CMOS器件包括PMOS晶体管均具有相同的阈值调控参数、且均形成在第二类区域上。在此情况下，位于不同类区域上的NMOS晶体管和PMOS晶体管包括的沟道外周形成的偶极子层的厚度可以相同，也可以不同。
对于偶极子层的具体材质来说，偶极子层可以为任一种能够实现阈值调控目的的材料。示例性的，偶极子层的材质可以为La2O3、Al2O3或MgO等。具体的，具有不同导电类型的环栅晶体管对应的偶极子层的材质可以根据实际需求进行设置。例如：位于至少一类区域上的环栅晶体管为NMOS晶体管，NMOS晶体管对应的偶极子层的材质可以为La2O3。例如：位于至少一类区域上的环栅晶体管为PMOS晶体管，PMOS晶体管对应的偶极子层的材质可以为Al2O3。
需要说明的是，本发明实施例是通过偶极子阈值调控技术实现对不同环栅晶体管的阈值电压的调控。具体的，偶极子阈值调控技术是在环栅晶体管包括的沟道与栅介质层之间的界面处形成有偶极子层。在环栅晶体管处于工作状态下，该偶极子层会产生一个和载流子运动方向相同的电场，从而影响该环栅晶体管的阈值电压。可以想到的是，在不同的偶极子层的材质和/或厚度不同的情况下，不同的偶极子层中的关键元素的种类和/或关键元素的含量不同，从而使得不同材质和/或厚度的偶极子层在环栅晶体管工作时所能产生的电场的场强不同，进而使得具有不同材质和/或厚度的偶极子层的环栅晶体管对应不同的阈值调控参数。基于此，在半导体器件所包括的环栅晶体管的导电类型相同的情况下，需要位于不同类区域上的偶极子层的材质和厚度中至少有一者不同。示例性的，在位于至少两类区域上的环栅晶体管为NMOS晶体管的情况下，位于不同类区域上的NMOS晶体管对应的偶极子层的材质和/或厚度不同。具体的，位于不同类区域上的NMOS晶体管对应的偶极子层具体是材质不同、厚度不同、还是二者均不相同，可以根据实际需求进行设置。示例性的，在位于至少两类区域上的环栅晶体管为PMOS晶体管的情况下，位于不同类区域上的PMOS晶体管对应的偶极子层的材质和/或厚度不同。同理，位于不同类区域上的PMOS晶体管对应的偶极子层具体是材质不同、厚度不同、还是二者均不相同，可以根据实际需求进行设置。优选的，可以通过将位于不同类区域上的NMOS晶体管或PMOS晶体管对应的偶极子层的材质设置为相同、且厚度设置为不同的方式，实现不同NMOS晶体管或PMOS晶体管对应不同的阈值调控参数。此时，可以采用相同的沉积材料、且在同一沉积设备内实现不同偶极子层的制造，以简化半导体器件的制造流程。
在一种示例中，如图3至图11所示，上述采用沉积工艺和选择性刻蚀工艺，在位于至少部分类区域上的沟道12的外周形成相应厚度和相应材质的偶极子层14，可以包括以下步骤：如图3和图4所示，在位于每类区域上的沟道12的外周均至少形成偶极子材料层141。偶极子材料层141的厚度大于零、且小于等于目标类区域上待形成的偶极子层的厚度。偶极子材料层141的材质与目标类区域上待形成的偶极子层的材质相同。如图5所示，在基底11上形成掩膜层16，以暴露待去除类区域。待去除类区域为基底11具有的除目标类区域之外的区域。如图6所示，在掩膜层16的掩膜作用下，至少选择性去除偶极子材料层141位于待去除类区域上的部分。如图7所示，去除掩膜层。如图8至图11所示，重复上述操作，直至在位于至少部分类区域上的沟道12的外周形成相应厚度和相应材质的偶极子层14。
具体来说，偶极子材料层的厚度可以等于最终形成在目标类区域上的偶极子层的厚度。此时，通过一次循环就可以实现目标类区域上偶极子层的制造。如图4至图11所示，而在偶极子材料层141的厚度大于零、且小于该偶极子层14的厚度的情况下，需要执行至少两次上述操作才可以在实现目标类区域上偶极子层14的制造。可以想到的是，如图4至图11所示，在至少有两类区域上待形成的偶极子层14的材质相同、且厚度不同的情况下，上述第二种形成方式(偶极子材料层141的层厚大于零、小于相应偶极子层14的厚度)相对于上述第一种形成方式(偶极子材料层141的层厚等于相应偶极子层14的厚度)更加节省制造偶极子层14的材料，降低制造成本。由上述内容可知，每次形成在位于每类区域上的沟道12的外周的偶极子材料层141的厚度可以根据对上述操作的重复次数的要求和实际应用场景设置。
对于目标类区域和待去除类区域来说，目标类区域可以为基底具有的任一类待形成相应偶极子层的区域。而待去除类区域是基底除目标类区域之外的区域。例如：如图5所示，基底11具有第一类区域111、第二类区域112和第三类区域113。其中，目标类区域可以为基底11具有的第一类区域111。此时，待去除类区域为第二类区域112和第三类区域113。可以想到的是，不同执行次数下目标类区域和待去除类区域对应不同类区域。例如：如图5所示，基底11具有第一类区域111、第二类区域112和第三类区域113。其中，在执行次数等于1的情况下，上述目标类区域可以为基底11具有的第一类区域111。此时，待去除类区域为第二类区域112和第三类区域113。如图9所示，而在执行次数等于2的情况下，目标类区域为基底11具有的第一类区域111和第二类区域112。此时，待去除区域为基底11具有的第三类区域113。
至于掩膜层的材质可以根据实际需求进行设置，此处不做具体限定。示例性的，掩膜层可以为旋涂碳层或底部抗反射层等。
在实际的应用过程中，可以采用原子层沉积等工艺在位于每类区域上的沟道的外周均至少形成在偶极子材料层。接着可以采用旋转涂覆等工艺形成覆盖在目标类区域上的掩膜层。在该掩膜层的掩膜作用下，可以采用干法刻蚀或湿法刻蚀等工艺选择性去除偶极子材料层位于待去除类区域上的部分。具体的，选择性去除偶极子材料层所采用的工艺和刻蚀剂可以根据偶极子材料层的材质进行确定，此处不做具体限定。示例性的，在偶极子材料层的材质为La2O3的情况下，可以采用HPM溶液选择性去除偶极子材料层位于待去除类区域上的部分。其中，HPM溶液中HCL、H2O2和H2O的质量比例可以根据实际需求设置。例如：上述HCL、H2O2和H2O的质量比例可以为1:1:5。在另一种示例中，在偶极子材料层的材质为Al2O3的情况下，可以采用APM溶液选择性去除偶极子材料层位于待去除类区域上的部分。其中，APM溶液中NH4OH、H2O2和H2O的质量比例可以根据实际需求设置。例如：上述NH4OH、H2O2和H2O的质量比例可以为1:1:5。最后，可以采用干法刻蚀或湿法刻蚀工艺去除掩膜层。具体的，去除掩膜层所采用的刻蚀工艺和刻蚀剂可以根据掩膜层的材质来确定。例如：在掩膜层的材质为旋涂碳的情况下，可以通过干法刻蚀工艺、且采用O2等离子体去除掩膜层。通过上述流程实现了一次循环。具体的，需要执行多少次上述操作，可以根据需要形成偶极子层的区域的类数和实际应用场景来设置。
应理解，在上述每次操作中均是仅在沟道或界面层上形成偶极子材料层。而在实际的应用过程中，还可以在偶极子材料层上形成覆盖层。通过覆盖层将偶极子材料层与外界环境、以及偶极子材料层与掩膜层隔离开，防止偶极子材料层在操作过程中与外界环境中的H2O或掩膜层发生反应，提高所制造的偶极子层的质量，进而提升所获得的环栅晶体管的良率。例如：在位于至少一类区域上的环栅晶体管为NMOS晶体管，并且NMOS晶体管对应的偶极子层的材质可以为La2O3的情况下，可以在材质为La2O3的偶极子材料层上形成覆盖层。具体的，上述覆盖层的材质可以根据实际应用场景设置。例如：在偶极子材料层的材质为La2O3的情况下，覆盖层的材质可以为Al2O3。
在一种示例中，在需要在偶极子材料层上形成覆盖层的情况下，如图4和图8所示，上述在位于每类区域上的沟道12的外周均至少形成偶极子材料层141的步骤对应为：在位于每类区域上的沟道12的外周均依次形成偶极子材料层141和覆盖层15。如图6和图10所示，上述在掩膜层16的掩膜作用下，至少选择性去除偶极子材料层141位于待去除类区域上的部分的步骤对应为：在掩膜层16的掩膜作用下，依次选择性去除覆盖层位于待去除类区域上的部分、以及偶极子材料层141位于待去除类区域上的部分。并且，如图7和图11所示，在去除掩膜层后，在重复上述操作直至在位于至少部分类区域上的沟道12的外周形成相应厚度和相应材质的偶极子层14前，上述半导体器件的制造方法还包括步骤：去除覆盖层剩余的部分。
如图12所示，在位于每类区域上的偶极子层14或沟道12上均依次形成相应环栅晶体管包括的栅介质层17和栅极18。
具体来说，若在位于每类区域上的沟道外周均形成有相应偶极子层的情况下，则每个环栅晶体管包括的栅介质层和栅极均依次形成在相应偶极子层上。如图11和图12所示，若只在位于部分类区域上的沟道12的外周形成了相应偶极子层14，则形成有偶极子层14的区域对应的环栅晶体管，其包括的栅介质层17和栅极18依次形成在相应偶极子层14上。未形成有偶极子层14的区域对应的环栅晶体管，其包括的栅介质层17和栅极18形成在相应沟道12(或相应界面层13)上。
示例性的，可以采用原子层沉积等工艺形成上述栅介质层和栅极。栅介质层的材质可以为为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的绝缘材料。栅极的材质可以为TiN、TaN或TiSiN等导电材料。
由上述内容可知，本发明实施例提供的半导体器件的制造方法中，基底具有的每类区域上均形成有相应环栅晶体管包括的沟道。并且，采用沉积和选择性刻蚀工艺，在位于至少部分类区域上的沟道的外周了形成相应厚度和相应材质的偶极子层。因在形成上述偶极子层后使得不同类区域对应不同的阈值调控参数，故位于不同类区域上的环栅晶体管具有不同的阈值电压。在此基础上，在形成环栅晶体管包括的栅介质层和栅极前直接在相应沟道外周形成了上述偶极子层。此时，因偶极子层与相应沟道之间的距离较近，无须进行温度较高的退火处理也可实现偶极子层中的关键元素移动至位于沟道与偶极子层之间的界面处，从而可以解决现有技术中为通过高温退火处理实现关键元素的推进而导致载流子在材质含有锗的沟道内传输性能发生变化等兼容性较差的问题，提高环栅晶体管的导电性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一基底；所述基底具有至少两类区域；每类所述区域上均形成有相应环栅晶体管包括的沟道；
采用沉积工艺和选择性刻蚀工艺，在位于至少部分类所述区域上的所述沟道的外周形成相应厚度和相应材质的偶极子层，以使得不同类所述区域对应不同的阈值调控参数；
在位于每类所述区域上的所述偶极子层或所述沟道上均依次形成相应所述环栅晶体管包括的栅介质层和栅极。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述采用沉积工艺和选择性刻蚀工艺，在位于至少部分类所述区域上的所述沟道的外周形成相应厚度和相应材质的偶极子层，包括：
在位于每类所述区域上的所述沟道的外周均至少形成偶极子材料层；所述偶极子材料层的厚度大于零、且小于等于目标类区域上待形成的所述偶极子层的厚度；所述偶极子材料层的材质与所述目标类区域上待形成的所述偶极子层的材质相同；
在所述基底上形成掩膜层，以暴露待去除类区域；所述待去除类区域为所述基底具有的除所述目标类区域之外的区域；
在所述掩膜层的掩膜作用下，至少选择性去除所述偶极子材料层位于所述待去除类区域上的部分；
去除所述掩膜层；
重复上述操作，直至在位于至少部分类所述区域上的所述沟道的外周形成相应厚度和相应材质的所述偶极子层。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述掩膜层为旋涂碳层或底部抗反射层。
4.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述在位于每类所述区域上的所述沟道的外周均至少形成偶极子材料层为：在位于每类所述区域上的所述沟道的外周均依次形成所述偶极子材料层和覆盖层；
所述在所述掩膜层的掩膜作用下，至少选择性去除所述偶极子材料层位于所述待去除类区域上的部分为：在所述掩膜层的掩膜作用下，依次选择性去除所述覆盖层位于所述待去除类区域上的部分、以及所述偶极子材料层位于所述待去除类区域上的部分；
所述去除所述掩膜层后，所述重复上述操作，直至在位于至少部分类所述区域上的所述沟道的外周形成相应厚度和相应材质的所述偶极子层前，所述半导体器件的制造方法还包括：去除所述覆盖层剩余的部分。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，位于至少一类所述区域上的环栅晶体管为NMOS晶体管，所述NMOS晶体管对应的所述偶极子层的材质为La2O3；和/或，
在所述偶极子材料层的材质为La2O3的情况下，采用HPM溶液选择性去除所述偶极子材料层位于所述待去除类区域上的部分。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，在位于至少两类所述区域上的环栅晶体管为NMOS晶体管的情况下，位于不同类所述区域上的所述NMOS晶体管对应的所述偶极子层的材质和/或厚度不同。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，位于至少一类所述区域上的环栅晶体管为PMOS晶体管，所述PMOS晶体管对应的所述偶极子层的材质为Al2O3；和/或，
在位于至少两类所述区域上的环栅晶体管为PMOS晶体管的情况下，位于不同类所述区域上的所述PMOS晶体管对应的所述偶极子层的材质和/或厚度不同。
8.根据权利要求2所述的半导体器件的制造方法，其特征在于，在所述偶极子材料层的材质为Al2O3的情况下，采用APM溶液选择性去除所述偶极子材料层位于所述待去除类区域上的部分。
9.根据权利要求1～8任一项所述的半导体器件的制造方法，其特征在于，所述提供一基底后，所述采用沉积工艺和选择性刻蚀工艺，在位于至少部分类所述区域上的所述沟道的外周形成相应厚度和相应材质的偶极子层前，所述半导体器件的制造方法还包括：
在位于每类所述区域上的所述沟道的外周形成界面层。
10.根据权利要求1～8任一项所述的半导体器件的制造方法，其特征在于，所述沟道的材质为Si1-xGex；其中，0≤x≤1。
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