CN104900649A - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开一种半导体结构及其制造方法。半导体结构包括一基板、一第一栅结构、一第二栅电极、一第三栅电极及一保护层。第一栅结构包括一第一栅电极及一第一栅介电质，第一栅电极设置在基板上，第一栅介电质覆盖第一栅电极。第二栅电极设置在第一栅电极上，并与第一栅电极电性隔离。第一栅结构相对于第二栅电极具有一延伸部。第三栅电极相邻于第一栅电极和第二栅电极设置，并与第一栅电极、第二栅电极电性隔离。第三栅电极具有一延伸部，位于保护层的一下表面和第一栅结构的延伸部的一上表面之间。

Description

半导体结构及其制造方法

技术领域

本发明涉及一种半导体结构及其制造方法。

背景技术

半导体领域的工程师们不断致力于降低半导体装置的尺寸。在20世纪末期，半导体装置具有微米级的尺寸。而如今，已在进行15纳米制作工艺的研究。随着半导体装置的尺寸变小，特别是从90纳米的半导体装置的发展以来，一些因尺寸降低而带来的问题开始浮现。举例来说，装置中的一些元件强度不足，而无法在后续的制作工艺步骤中保持完好，或者不再足以提供在制作工艺步骤中保护其他元件的功效。此外，缺陷所导致的恶化可能变得更具严重性。为了进一步发展更小的半导体元件，这些问题必须被克服。

发明内容

本发明的目的在于提供一种半导体结构及其制造方法。此种半导体结构及其制造方法的发展，是用来克服一部分因装置尺寸缩小而产生的问题。

为达上述目的，本发明根据一些实施例提供一种半导体结构，其包括基板、第一栅结构、第二栅电极、第三栅电极及保护层。第一栅结构包括第一栅电极及第一栅介电质，第一栅电极设置在基板上，第一栅介电质覆盖第一栅电极。第一栅结构具有一延伸部。第二栅电极设置在第一栅电极上，并与第一栅电极电性隔离。第一栅结构的延伸部延伸超出第二栅电极的一侧壁。第三栅电极相邻于第一栅电极和第二栅电极设置，并与第一栅电极、第二栅电极电性隔离。第三栅电极具有一延伸部。第三栅电极的延伸部位于保护层的一下表面和第一栅结构的延伸部的一上表面之间。

根据一些实施例，本发明还提供一种用以制造半导体结构的方法，包括下列步骤，其中半导体结构具有存储单元区和周边区。首先，提供一基板。在存储单元区于基板上形成一堆叠。堆叠包括一存储单元的第一栅结构及第二栅电极，其中第一栅结构包括第一栅电极及第一栅介电质，第一栅电极形成于基板上，第一栅介电质覆盖第一栅电极，第二栅电极设置在第一栅电极上，且第一栅结构具有延伸超出第二栅电极的一侧壁的延伸部。在基板上形成一导电层，导电层覆盖堆叠。接着，移除部分的导电层，以形成相邻于第一栅结构和第二栅电极的一第三栅电极，其中第三栅电极具有一延伸部。之后，在第三栅电极上形成一保护层，使得第三栅电极的延伸部位于保护层的一下表面和第一栅结构的延伸部的一上表面之间。

根据一些实施例，本发明另一种用以制造一半导体结构的方法包括下列步骤。首先，提供一基板。在基板上形成一堆叠。堆叠包括一存储单元的第一栅结构及第二栅电极，其中第一栅结构包括第一栅电极及第一栅介电质，第一栅电极形成于基板上，第一栅介电质覆盖第一栅电极，第二栅电极设置在第一栅电极上，且第一栅结构具有延伸超出第二栅电极的一侧壁的一延伸部。接着，形成相邻于第一栅结构和第二栅电极的一第三栅电极，其中第三栅电极具有一延伸部。之后，在第三栅电极上形成一保护层，使得第三栅电极的延伸部位于保护层的一下表面和第一栅结构的延伸部的一上表面之间。

为了让本发明的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：

附图说明

图1A-1G以图示方式示出根据一实施例的半导体结构制造方法的步骤。

图2示出根据一实施例的半导体结构。

附图标记

100：半导体结构

102：基板

104A-104D：堆叠

106：第一栅结构

106a：延伸部

106t：上表面

108：第二栅电极

108s1：侧壁

110：第一栅电极

110a：凸出部

112：第一栅介电质

114：顶层

114s1、114s2：侧壁

116：栅介电层

118：第二栅介电质

120：第三栅介电质

122：第四栅介电质

124：第三栅电极

124a：延伸部

126：第一掺杂区

128：第一导电层

130：盖层

132：第二导电层

134：导电层

136：字符线

138：保护层

138b：下表面

140：保护层

142：第二掺杂区

200A-200D：存储单元

1000：存储单元区

2000周边区

C：通道区

t₁：第二栅介电质和保护层的一总厚度

t₂：第一栅结构的延伸部的一总厚度

具体实施方式

在以下的叙述内容中，为了帮助理解根据本发明的半导体结构及其制造方法，将特别以具有分离栅(split-gate)构造的嵌入式闪存存储器(embedded flash,eFlash)为例进行说明。嵌入式非挥发性存储器，如嵌入式闪存存储器、嵌入式电可擦涂只读存储器(embedded EEPROM,eEEPROM)等等，被用于现代的消费式产品中，以同时满足更多样化的产品需求及更小的单位体积。

典型的分离栅闪存存储器可包括浮栅(floating gate)、控制栅(control gate)及抹除栅(erase gate)。浮栅设置在形成于基板中的通道区(channel region)上。控制栅设置在浮栅上。抹除栅相邻于浮栅及控制栅设置。热载流子注入可用于写入分离栅闪存存储器。一横向电场施加于通道。同时，高电压施加于控制栅以形成一垂直电场。如此，电子可由电场所驱动并被浮栅捕捉。福勒-诺德汉隧道(Fowler-Nordheim tunneling,F-Ntunneling)效应可用于抹除分离栅闪存存储器。高电压施加于抹除栅，以产生浮栅到抹除栅的F-N隧道。为了促进F-N隧道效应，浮栅的外形上可具有向抹除栅凸出的一角落。通过这样的外形，电场可在角落集中，从而增进隧道效应。

现在请参照图1A-1G，其示出根据一实施例的半导体结构制造方法。在此，半导体结构可以是用于分离栅闪存存储器的结构。为了清楚起见，在一些图式中可能省略部分的元件和附图标记。

半导体结构可具有一存储单元区(cell region)1000及一周边区(periphery region)2000。首先，提供一基板102，如图1A所示。基板102可为实质上单晶的基板，例如p型或n型的单晶硅基板。

请参照图1B，存储单元区1000中，一或多个堆叠104A-104D形成于基板102上。虽然图1B中示出四个堆叠104A-104D，但堆叠的数目并不受限于此。相邻的两个堆叠，例如堆叠104A和104B，是以镜像对称的方式设置。为了简化复杂度，以下将针对堆叠104A进行描述。然而，将对所有的堆叠都进行相同的制作工艺步骤，并且，在各个步骤中皆可在整个存储单元区1000形成相似的结构。

堆叠104A包括一存储单元的一第一栅结构(gate structure)106及一第二栅电极(gate electrode)108。第一栅结构包括一第一栅电极110及一第一栅介电质(gate dielectric)112，第一栅电极110形成于基板102上，第一栅介电质112覆盖第一栅电极110。第二栅电极108设置在第一栅电极110上。更具体地说，设置在第一栅电极110上的第二栅电极108在空间中与第一栅电极110分开并与第一栅电极110电性隔离。第二栅电极108具有一侧壁108s1。第一栅结构106相对于第二栅电极108具有一延伸部106a。更具体地说，延伸部106a延伸超出第二栅电极108的侧壁108s1。在半导体结构是用于分离栅闪存存储器的情况下，第一栅电极110可为浮栅，第二栅电极108可为控制栅。第一栅电极110具有一凸出部110a，其相对于第二栅电极108凸出，以提供有助于抹除程序的角落。覆盖第一栅电极110的第一栅介电质112特别是覆盖凸出部110a。

堆叠104A还可包括一顶层114，设置在第二栅电极108上。顶层114可在制作工艺步骤中作为第二栅电极108的硬掩模(hard mask)。在一实施例中，顶层114可为一复合层，例如一氮化物-氧化物-氮化物的复合层。顶层114具有相对的两个侧壁114s1及114s2。

在形成堆叠104A的步骤中，可形成包括第一栅介电质112且沿着第二栅电极108的侧壁108s1和顶层114的侧壁114s1延伸的一栅介电层116。第一栅介电质112使得将在接下来的步骤中形成的一第三栅电极124(示于图1E)与第一栅电极110在空间中分开并电性隔离。栅介电层116还可包括一第二栅介电质118，位在侧壁108s1上，以将第三栅电极124与第二栅电极108在空间中分开并电性隔离。第一栅介电质112和第二栅介电质118可包括氧化物。举例来说，包括第一栅介电质112及第二栅介电质118的栅介电层116可为一氧化物层或一氧化物-氮化物-氧化物复合层。第二栅介电质118还可沿着顶层114的侧壁114s1向上延伸。栅介电层116可连接堆叠104A的一第三栅介电质120及一第四栅介电质122。第三栅介电质120将第一栅电极110与基板102在空间中分开并电性隔离，特别是与形成于基板102中的一通道区C(示于图2)在空间中分开并电性隔离。第四栅介电质122将第二栅电极108与第一栅电极110在空间中分开并电性隔离。第三栅介电质120、第四栅介电质122可为氧化物层或氧化物-氮化物-氧化物复合层。另外，形成在相对于栅介电层116处，可用来隔离第一栅电极110、第二栅电极108与将在接下来的步骤形成的字符线(如图1E中的字符线136)的介电层，也同样可为氧化物层或氧化物-氮化物-氧化物复合层。

此方法还可包括形成一第一掺杂区126的步骤。第一掺杂区126形成在基板102中接近延伸部106a处。两个相邻的堆叠，例如堆叠104A及104B，可共用一个第一掺杂区126。

在图1B所示的步骤后，形成相邻于第一栅结构106及第二栅电极108的一第三栅电极124，如图1C-1E所示。

请参照图1C，一第一导电层128、一盖层(cap layer)130及一第二导电层132依序形成在基板102上。第一导电层128在存储单元区1000和周边区2000于基板102上形成。第一导电层128覆盖堆叠104A-104D。盖层130在周边区2000于第一导电层128上形成。在一实施例中，盖层130可通过在整个基板102上(包括存储单元区1000及周边区2000两者)沉积一盖层材料，以及接着移除盖层材料形成在存储单元区1000的部分来形成。盖层材料可为一氧化物。第二导电层132在存储单元区1000和周边区2000于第一导电层128上形成。如此，在存储单元区1000，由第一导电层128及第二导电层132构成的一导电层134形成在基板102上，并覆盖堆叠104A-104D。而在周边区2000，则形成一三层构造。

接着，移除部分的导电层134，以形成第三栅电极124。请参照图1D，至少平坦化(planarize)存储单元区1000中的第一导电层128、第二导电层132及周边区2000中的第二导电层132。平坦化例如是通过化学机械研磨来进行。在一实施例中，盖层130与堆叠104A-104D的上表面的材料例如为氧化硅，导电层134的材料例如为多晶硅，通过调整平坦化制作工艺的研磨剂，可使多晶硅的移除速率大于氧化硅的移除速率，由此，此一平坦化制作工艺可在堆叠104A-104D的上表面暴露出来的时候停止。周边区2000中的第二导电层132可通过平坦化制作工艺完全移除。

请参照图1E，蚀刻存储单元区1000中的第一导电层128和第二导电层132。蚀刻例如是使用适当的湿蚀刻制作工艺来进行，通过使导电层的移除速率大于介电层的移除速率，可选择性移除导电层材料，而留下介电层材料。具体地说，栅介电层116在顶层114的侧壁114s1上的部分可通过此一蚀刻步骤从导电层134暴露出来。第三栅电极124从而在存储单元区1000中相邻于第一栅结构106和第二栅电极108形成。第三栅电极124相邻于第一栅电极110和第二栅电极108形成，并与第一栅电极110、第二栅电极108电性隔离。第三栅电极124具有一延伸部124a，凸出地位于第一栅电极110的凸出部110a之上。在半导体结构是用于分离栅闪存存储器的情况下，第三栅电极124可为抹除栅。两个相邻的堆叠，例如堆叠104A及104B，可共用一个第三栅电极124。

在此，在形成第三栅电极124的同时可形成一字符线(word line)136。字符线136相邻于第一栅电极110和第二栅电极108并相对于第三栅电极124形成。

在此一蚀刻步骤，周边区2000中的盖层130也可能被蚀刻掉一部分。然而，大部分的盖层130将会留下，并保护其下方的第一导电层128。

现在请参照图1F，在第三栅电极124上形成与第一栅结构106的延伸部106a重叠的一保护层138。保护层138与延伸部106a重叠，如此一来，第三栅电极124的延伸部124a位于保护层138的一下表面138b和第一栅结构106的延伸部106a的一上表面106t之间。在一实施例中，保护层138可直接接触第三栅电极124。

具体地说，形成保护层138的步骤可包括在存储单元区1000沉积一保护材料覆盖住堆叠104A-104D和第三栅电极124，以及移除保护材料不需要的部分，其中移除可例如通过干蚀刻来进行。保护材料可包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)或碳氮化硅(SiCN)。保护材料可包括顶层114所使用的材料。或者，在另一实施例中，保护材料为具有实质上相同于顶层114的一蚀刻速率(etching rate)的材料，即两者的蚀刻速率比为0.8～1.2，优选地为1。特别是可使用氮化硅来形成保护层138。

传统的制造方法并不包括此一保护层形成步骤。随着闪存存储器尺寸的降低，浮栅、控制栅和抹除栅等等的厚度也跟着降低。从55纳米的制作工艺开始，抹除栅及对应的栅介电质的厚度已不再足以保护浮栅的凸出部免于受到接下来的制造步骤(如离子注入)损坏。此外，凹陷(divot)可能会在氧化物蚀刻步骤(例如盖层的移除步骤)中形成，因此闪存存储器中作为栅介电质的氧化物将受损，从而再恶化浮栅的损坏，并且，在凹陷部分可能会有不欲产生的电场产生，而对闪存存储器的表现有负面影响。举例来说，在55纳米的分离栅闪存存储器中，浮栅的厚度可为400　，抹除栅的厚度可为1000　，抹除栅与控制栅、浮栅之间的栅介电质也可为1000　。如果在栅介电质形成了深度约200　到250　的凹陷，能够在接下来的注入制作工艺中作为浮栅保护物的层的总厚度可能只有350　。在根据本发明的制造方法中，因为保护层138以重叠于第一栅结构106的延伸部106a的方式形成，其可在接下来的制作工艺步骤中保护凸出部110a。

在一实施例中，保护层138可沿着顶层114接近第三栅电极124的侧壁114s1形成。更具体地说，保护层138可形成在栅介电层116从导电层134暴露出的部分上，即形成在第二栅介电质118形成于侧壁114s1上的部分上。保护层138可直接接触第二栅介电质118。为了能完全保护凸出部110a，保护层138优选地具有足以覆盖住凸出部110a边缘的厚度。第二栅介电质118和保护层138的一总厚度t₁可等于或大于第一栅结构106的延伸部106a的一总厚度t₂，以在接下来的制作工艺步骤中以优选的方式保护凸出部110a免于受损。举例来说，保护层138的厚度可为200　或更厚。

在此，于形成保护层138的同时可形成另一保护层140。保护层140形成在字符线136上，并且是沿着顶层114相对于接近第三栅电极124的侧壁114s1的另一侧壁114s2形成。保护层138及140可减少凹陷所带来的负面影响。

请参照图1G，在形成保护层138后，可移除周边区2000中的盖层130。盖层130可通过一氧化物蚀刻步骤来移除。由于保护层138(某些实施例中再加上保护层140)的形成，与不具有保护层的情况相比，氧化物层的凹陷的负面影响将较不具严重性。

图2示出根据一实施例的半导体结构100。在此，半导体结构100可以是用于分离栅闪存存储器的结构。半导体结构包括存储单元区1000中的存储单元200A-200D。相邻的两个存储单元，例如存储单元200A和200B，是以镜像对称的方式设置。虽然图2中示出四个存储单元200A-200D，但存储单元的数目并不受限于此。半导体结构100典型地将包括许多个存储单元。为了简化复杂度，以下将针对存储单元200A进行描述。其他存储单元，例如存储单元200B-200D，将具有实质上相同的形貌。

半导体结构100包括一基板102、一第一栅结构106、一第二栅电极108、一第三栅电极124及一保护层138。存储单元200A包括所述第一栅结构106、所述第二栅电极108、所述第三栅电极124及所述保护层138。

基板102可以是p型或n型的基板。基板102具有一第一掺杂区126、一第二掺杂区142及位在第一掺杂区126与第二掺杂区140之间的一通道区C。在基板102为p型的情况下，第一掺杂区126和第二掺杂区142可为n型，反之亦然。通道区C是提供作为第一掺杂区126与第二掺杂区140之间的电荷输送通道。

第一栅结构106包括一第一栅电极110及一第一栅介电质112，第一栅电极110设置在基板102上，第一栅介电质112覆盖第一栅电极110。更具体地说，第一栅电极110设置在通道区C上，并与通道区C电性隔离。第二栅电极108设置在第一栅电极110上，并与第一栅电极110电性隔离。第一栅结构106相对于第二栅电极108具有一延伸部106a。更具体地说，延伸部106a延伸超出第二栅电极108的一侧壁108s1。第一栅电极110具有对应第一栅结构106的延伸部106a的一凸出部110a，其相对于第二栅电极108凸出，以提供有助于抹除程序的角落。第三栅电极124相邻于第一栅电极110和第二栅电极108设置，在空间中与第一栅电极110、第二栅电极108分开，并与第一栅电极110、第二栅电极108电性隔离。第三栅电极124具有一延伸部124a，设置在第一栅结构106的延伸部106a之上。在半导体结构100是用于分离栅闪存存储器的情况下，第一栅电极110可作为浮栅，第二栅电极108可作为控制栅，第三栅电极124可作为抹除栅。

保护层138设置在第三栅电极124上并与第一栅结构106的延伸部106a重叠，如此一来，第三栅电极124的延伸部124a是位于保护层138的一下表面138b和第一栅结构106的延伸部106a的一上表面106t之间。保护层138可直接接触第三栅电极124。保护层138可包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)或碳氮化硅(SiCN)。

半导体结构100包括将第三栅电极124与第一栅电极110在空间中分开并电性隔离的第一栅介电质112。半导体结构100还可包括一第二栅介电质118、一第三栅介电质120及一第四栅介电质122。第二栅介电质118将第三栅电极124与第二栅电极108在空间中分开并电性隔离。第三栅介电质120将第一栅电极110与基板102在空间中分开并电性隔离，特别是与基板102的通道区C在空间中分开并电性隔离。第四栅介电质122将第二栅电极108与第一栅电极110在空间中分开并电性隔离。第一栅介电质112和第二栅介电质118可包括氧化物。举例来说，第一栅介电质112和第二栅介电质118可为氧化物层或氧化物-氮化物-氧化物复合层。

半导体结构100还可包括一顶层114，设置在第二栅电极108上。顶层114可以复合层的方式设置，例如设置成一氮化物-氧化物-氮化物复合层。顶层114可包括相同于保护层138的材料。或者，在另一实施例中，顶层114的一蚀刻速率实质上相同于保护层138的一蚀刻速率。在此，顶层114与保护层138的蚀刻速率比可为0.8～1.2，特别是可为1。

顶层114具有相对的两个侧壁114s1及114s2，其中侧壁114s1是较接近第三栅电极124的侧壁。保护层138可沿着侧壁114s1设置。更具体地说，第二栅介电质118沿着侧壁114s1向上延伸于侧壁114s1和保护层138之间。保护层138可直接接触第二栅介电质118。第二栅介电质118和保护层138的一总厚度t₁(示于图1F)等于或大于第一栅结构106的延伸部106a的一总厚度t₂(示于图1F)，以在接下来的制作工艺步骤中以优选的方式保护第一栅电极110的凸出部110a免于受损。

半导体结构100还可包括一字符线136。字符线136相邻于第一栅电极110和第二栅电极108并相对于第三栅电极124设置。半导体结构100还可包括另一保护层140，设置在字符线136上，并且是沿着顶层114的侧壁114s2设置。保护层138及140可减少凹陷所带来的负面影响。

在根据本发明的半导体结构及其制造方法中，形成了一保护层。如此一来，浮栅可受到保护层保护，而不会因制作工艺步骤(如离子注入)而损坏。此外，由于保护层的设置，氧化物层的凹陷所带来的负面影响将较不具严重性。因而，可避免掉部分因装置尺寸缩小而产生的问题。

综上所述，虽然结合以上优选实施例公开本发明，然而其并非用以限定本发明。本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求书所界定的为准。

Claims (20)

1.一种半导体结构，包括：

基板；

第一栅结构，包括第一栅电极及第一栅介电质，所述第一栅电极设置在所述基板上，所述第一栅介电质覆盖所述第一栅电极，所述第一栅结构具有一延伸部；

第二栅电极，设置在所述第一栅电极上，并与所述第一栅电极电性隔离，其中所述第一栅结构的所述延伸部延伸超出所述第二栅电极的一侧壁；

第三栅电极，相邻于所述第一栅电极和所述第二栅电极设置，并与所述第一栅电极、所述第二栅电极电性隔离，所述第三栅电极具有一延伸部；以及

保护层，其中所述第三栅电极的所述延伸部位于所述保护层的一下表面和所述第一栅结构的所述延伸部的一上表面之间。

2.根据权利要求1所述的半导体结构，其中所述保护层直接接触所述第三栅电极。

3.根据权利要求1所述的半导体结构，其中所述保护层包括氮化硅、氮氧化硅、碳化硅或碳氮化硅。

4.根据权利要求1所述的半导体结构，还包括第二栅介电质，将所述第三栅电极与所述第二栅电极电性隔离，其中所述第一栅介电质将所述第三栅电极与所述第一栅电极电性隔离，且所述第一栅介电质和所述第二栅介电质包括氧化物。

5.根据权利要求1所述的半导体结构，还包括：

顶层，设置在所述第二栅电极上，所述顶层具有接近所述第三栅电极的一侧壁；

其中所述保护层是沿着所述顶层的所述侧壁设置。

6.根据权利要求5所述的半导体结构，还包括第二栅介电质，将所述第三栅电极与所述第二栅电极电性隔离，其中所述第二栅介电质沿着所述顶层的所述侧壁向上延伸于所述顶层的所述侧壁和所述保护层之间，且其中所述保护层直接接触所述第二栅介电质。

7.根据权利要求6所述的半导体结构，其中所述第二栅介电质和所述保护层的一总厚度等于或大于所述第一栅结构的所述延伸部的一总厚度。

8.根据权利要求5所述的半导体结构，其中所述顶层是一复合层。

9.根据权利要求5所述的半导体结构，其中所述顶层具有相对于接近所述第三栅电极的所述侧壁的另一侧壁，且所述半导体结构还包括：

字符线，相邻于所述第一栅电极和所述第二栅电极并相对于所述第三栅电极设置；以及

另一保护层，设置在所述字符线上，并且是沿着所述顶层的所述另一侧壁设置。

10.根据权利要求1所述的半导体结构，包括第一存储单元及第二存储单元，其中所述第一存储单元和所述第二存储单元各包括所述第一栅结构、所述第二栅电极、所述第三栅电极及所述保护层，且其中所述第一存储单元和所述第二存储单元是以镜像对称的方式设置。

11.根据权利要求1所述的半导体结构，其中所述第一栅电极作为浮栅，所述第二栅电极作为控制栅，且所述第三栅电极作为抹除栅。

12.一种用以制造半导体结构的方法，其中所述半导体结构具有存储单元区和周边区，所述方法包括：

提供一基板；

在所述存储单元区于所述基板上形成一堆叠，所述堆叠包括一存储单元的第一栅结构及第二栅电极，其中所述第一栅结构包括第一栅电极及第一栅介电质，所述第一栅电极形成于所述基板上，所述第一栅介电质覆盖所述第一栅电极，所述第二栅电极设置在所述第一栅电极上，且所述第一栅结构具有延伸超出所述第二栅电极的一侧壁的延伸部；

在所述基板上形成一导电层，所述导电层覆盖所述堆叠；

移除部分的所述导电层，以形成相邻于所述第一栅结构和所述第二栅电极的一第三栅电极，其中所述第三栅电极具有一延伸部；以及

在所述第三栅电极上形成一保护层，使得所述第三栅电极的所述延伸部位于所述保护层的一下表面和所述第一栅结构的所述延伸部的一上表面之间。

13.根据权利要求12所述的方法，其中所述堆叠还包括设置在所述第二栅电极上的一顶层，所述顶层具有接近所述第三栅电极的一侧壁。

14.根据权利要求13所述的方法，

其中在形成所述堆叠的步骤，形成包括所述第一栅介电质且沿着所述第二栅电极的所述侧壁和所述顶层的所述侧壁延伸的一栅介电层；

其中在移除部分的所述导电层的步骤，所述栅介电层在所述顶层的所述侧壁上的部分从所述导电层暴露出来；且

其中在形成所述保护层的步骤，所述保护层是形成在所述栅介电层暴露出的该部分上。

15.根据权利要求13所述的方法，其中在移除部分的所述导电层以形成所述第三栅电极的步骤，在形成所述第三栅电极的同时形成一字符线，且其中在所述第三栅电极上形成所述保护层的步骤，在所述字符线上沿着所述顶层相对于接近所述第三栅电极的所述侧壁的另一侧壁形成另一保护层。

16.根据权利要求13所述的方法，其中所述顶层包括相同于所述保护层的材料。

17.根据权利要求13所述的方法，其中所述顶层的一蚀刻速率实质上相同于所述保护层的一蚀刻速率。

18.根据权利要求12所述的方法，其中形成所述导电层的步骤包括：

在所述存储单元区和所述周边区于所述基板上形成一第一导电层，所述第一导电层覆盖所述堆叠；以及

在所述存储单元区和所述周边区于所述第一导电层上形成一第二导电层；且

所述方法还包括：

在形成所述第一导电层的步骤和形成所述第二导电层的步骤之间，在所述周边区于所述第一导电层上形成一盖层。

19.根据权利要求18所述的方法，其中移除部分的所述导电层的步骤包括：

平坦化所述存储单元区中的所述第一导电层和所述第二导电层，以及所述周边区中的所述第二导电层；以及

蚀刻所述存储单元区中的所述第一导电层和所述第二导电层；且

所述方法还包括：

在形成所述保护层的步骤后，移除所述周边区中的所述盖层。

20.一种用以制造半导体结构的方法，包括：

提供一基板；

在所述基板上形成一堆叠，所述堆叠包括一存储单元的第一栅结构及第二栅电极，其中所述第一栅结构包括第一栅电极及第一栅介电质，所述第一栅电极形成于所述基板上，所述第一栅介电质覆盖所述第一栅电极，所述第二栅电极设置在所述第一栅电极上，且所述第一栅结构具有延伸超出所述第二栅电极的一侧壁的一延伸部；

形成相邻于所述第一栅结构和所述第二栅电极的一第三栅电极，其中所述第三栅电极具有一延伸部；以及

在所述第三栅电极上形成一保护层，使得所述第三栅电极的所述延伸部位于所述保护层的一下表面和所述第一栅结构的所述延伸部的一上表面之间。