CN104347372B - 半导体器件的制备方法 - Google Patents
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Abstract
本发明揭示了一种半导体器件的制备方法，该制备方法包括：提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有两个第一器件栅极，所述第二器件区具有第二器件多晶硅层；采用炉管沉积工艺在所述基底上制备一阻挡层；选择性刻蚀所述阻挡层和所述第二器件多晶硅层，以形成第二器件栅极。采用本发明的制备方法，在两个第一器件栅极之间的所述基底上沉积的阻挡层的厚度和两个第一器件栅极之外的所述基底上沉积的阻挡层的厚度差别不大，所以两个第一器件栅极之间的所述阻挡层不会被刻穿，减少或避免多次刻蚀对所述第一器件区造成损伤，从而保证所述半导体器件的电性能，提高良率。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体器件的制备方法。
背景技术
为了实现芯片的功能化，在半导体的制备工艺中，一片晶圆上往往具有多种器件，不同器件的制备工艺不同，所以需要将不同器件的制备工艺整合在同一制程(process)中，造成在同一制程中具有较多的工艺步骤，比如在所述制程中会进行多步沉积或刻蚀等工艺，从而对器件的功能造成影响。
例如，非易失性存储器(Non-Volatile Memory，简称NVM)的制程中，需要在同一片晶圆上制备NVM存储器件和逻辑器件，制备过程见图1a-图1d所示。
首先，提供基底100，所述基底100包含第一器件区110以及第二器件区120，其中，所述第一器件区110为非易失存储器件区，至少具有两个第一器件栅极130，所述第一器件栅极130包括浮栅131以及控制栅132，所述浮栅131与所述控制栅132之间通过一ONO(氧化物-氮化物-氧化物介质层)133相隔离，所述第二器件区120具有第二器件多晶硅层140，如图1a所示；
然后，在所述基底100上制备一掩膜层150，在现有技术中，掩膜层150采用化学气相沉积工艺制备的，由于化学气相沉积工艺的特性，由于两个第一器件栅极130之间的距离比较短，所以在两个第一器件栅极130之间的所述基底100上沉积的掩膜层150的厚度h1要薄于两个第一器件栅极130之外的所述基底100上沉积的掩膜层150的厚度h2，即h1＜h2，如图1b所示；
接着，选择性刻蚀所述掩膜层150和所述第二器件多晶硅层140。一般的，以黄光方式先在所述掩膜层150上形成掩膜图案，如图1c所示，然后去除光阻，再以所述掩膜层150为阻挡层刻蚀所述第二器件多晶硅层140，以形成第二器件栅极140a，如图1d所示。
由于在现有技术中，在两个第一器件栅极130之间的所述基底100上沉积的掩膜层150的厚度h1要薄于两个第一器件栅极130之外的所述基底100上沉积的掩膜层150的厚度h2，所以在选择性刻蚀所述掩膜层150和所述第二器件多晶硅层140的步骤中，两个第一器件栅极130之间的掩膜层150会被刻穿，从而损伤两个第一器件栅极130之间的所述基底100，如图1d圆形区域所示。图2为现有技术中半导体器件的剖面扫描电子图片，图2中可以明显看出，两个第一器件栅极130之间的所述基底100被损伤(如圆形区域所示)，从而影响非易失存储器件的电性能，影响良率。
因此，如何提供一种半导体器件的制备方法，能够减少或避免在制备过程中对器件的损伤，已成为本领域技术人员需要解决的问题。
发明内容
本发明的目的在于，提供一种半导体器件的制备方法，能够保证减少或避免在制备过程中对器件的损伤，从而提高良率。
为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有两个第一器件栅极，所述第二器件区具有第二器件多晶硅层；
采用炉管沉积工艺在所述基底上制备一阻挡层；
选择性刻蚀所述阻挡层和所述第二器件多晶硅层，以形成第二器件栅极。
进一步的，在所述采用炉管沉积工艺在所述基底上制备一阻挡层的步骤和所述选择性刻蚀所述阻挡层和所述第二器件多晶硅层的步骤之间，还包括：在所述阻挡层上沉积一掩膜层。
进一步的，采用化学气相沉积工艺在所述阻挡层上沉积所述掩膜层。
进一步的，所述掩膜层包括自下至上层叠的一抗反射层和一硬质掩膜层。
进一步的，所述抗反射层的材料为氮氧化硅，所述硬质掩膜层的材料为二氧化硅。
进一步的，所述阻挡层的材料为二氧化硅或氮氧化硅中的一种或组合。
进一步的，所述炉管沉积工艺的温度为600℃～1300℃。
进一步的，所述阻挡层的厚度为
进一步的，所述第一器件区为非易失存储器件区。
进一步的，所述第一器件栅极包括浮栅以及控制栅，所述浮栅与所述控制栅之间通过一ONO介质层相隔离。
与现有技术相比，本发明提供的半导体器件的制备方法具有以下优点：
本发明提供的半导体器件的制备方法，先采用炉管沉积工艺在所述基底上制备一阻挡层，然后在选择性刻蚀所述阻挡层和所述第二器件多晶硅层，与现有技术相比，采用炉管沉积工艺在所述基底上制备所述阻挡层具有良好的台阶覆盖能力，所述阻挡层的厚度的均匀性好，在两个第一器件栅极之间的所述基底上沉积的阻挡层的厚度和两个第一器件栅极之外的所述基底上沉积的阻挡层的厚度差别不大，所以，在选择性刻蚀所述阻挡层和所述第二器件多晶硅层的步骤中，两个第一器件栅极之间的所述阻挡层不会被刻穿，减少或避免多次刻蚀对所述第一器件区造成损伤，从而保证所述半导体器件的电性能，提高良率。
附图说明
图1a-图1d为现有技术中半导体器件的制备方法的示意图；
图2为现有技术中半导体器件的剖面扫描电子图片；
图3为本发明一实施例中半导体器件的制备方法的流程图；
图4a-图4e为本发明一实施例中半导体器件的制备方法的示意图。
具体实施方式
下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种半导体器件的制备方法，提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有两个第一器件栅极，所述第二器件区具有第二器件多晶硅层；采用炉管沉积工艺在所述基底上制备一阻挡层，在两个第一器件栅极之间的所述基底上沉积的阻挡层的厚度和两个第一器件栅极之外的所述基底上沉积的阻挡层的厚度差别不大；选择性刻蚀所述阻挡层和所述第二器件多晶硅层，以形成第二器件栅极，两个第一器件栅极之间的所述阻挡层不会被刻穿，减少或避免多次刻蚀对所述第一器件区造成损伤，从而保证所述半导体器件的电性能，提高良率。
以下请参考图3以及图4a-图4e具体说明所述半导体器件的制备方法，其中，图3为本发明一实施例中半导体器件的制备方法的流程图；图4a-图4e为本发明一实施例中半导体器件的制备方法的示意图。
首先，进行步骤S11，提供基底200，所述基底200包含第一器件区210以及第二器件区220，所述第一器件区210至少具有两个第一器件栅极230，所述第二器件区220具有第二器件多晶硅层240，如图4a所示。
在本实施例中，所述第一器件区210为非易失存储器件区，即所述第一器件区210包含若干非易失存储器单元，此时，所述第一器件栅极230包括浮栅231以及控制栅232，所述浮栅231与所述控制栅232之间通过一ONO介质层相隔离，如图4a所示。所述第一器件区210并不限于为非易失存储器件区，只要所述第一器件区210为至少具有两个第一器件栅极230的器件区，亦在本发明的思想范围之内。在本实施例中，基底210还可以包括其它结构，如沟道等，此为本领域的常规技术手段，在此不一一详述。
然后，进行步骤S12，采用炉管沉积工艺在所述基底200上制备一阻挡层260。由于炉管沉积工艺的特性，所以采用炉管沉积工艺在所述基底200上制备的所述阻挡层260具有良好的台阶覆盖能力，所述阻挡层260的厚度的均匀性好，在两个第一器件栅极230之间的所述基底200上沉积的阻挡层260的厚度H1和两个第一器件栅极230之外的所述基底200上沉积的阻挡层260的厚度H2差别不大，如图4b所示。
较佳的，所述阻挡层260的材料为二氧化硅或氮氧化硅中的一种或组合，氧化硅或氮氧化硅与所述第二器件多晶硅层240的材料之间的刻蚀选择比较高，在步骤S13中，可以保证两个第一器件栅极230之间的阻挡层260不被刻穿。但所述阻挡层260的材料并不限于为氧化硅或氮氧化硅中的一种或组合，只要所述阻挡层260的材料与所述第二器件多晶硅层240的材料之间的刻蚀选择比较高，亦在本发明的思想范围之内。较佳的，所述炉管沉积工艺的温度为600℃～1300℃，优选为800℃、1000℃、1200℃等。所述阻挡层260的厚度较佳的为可以保证两个第一器件栅极230之间的阻挡层260不被刻穿，所述阻挡层260的厚度优选为 等。
较佳的，在本实施例中，在步骤S12和步骤S13之间，还包括：在所述阻挡层260上沉积一掩膜层250，如图4c所示，以在步骤S13中提高刻蚀的精度。一般的，采用化学气相沉积工艺在所述阻挡层260上沉积所述掩膜层250。其中，所述掩膜层可以包括自下至上层叠的一抗反射层和一硬质掩膜层，不在图中具体显示，所述抗反射层的材料较佳的为氮氧化硅，所述硬质掩膜层的材料较佳的为二氧化硅。
步骤S13，选择性刻蚀所述阻挡层260和所述第二器件多晶硅层240。由于在本实施例中，所述阻挡层260上还有一所述掩膜层250，所以，可以采用光刻技术与刻蚀技术，先在所述掩膜层250和所述阻挡层260上形成掩膜图案，如图4d所示；然后在刻蚀所述第二器件多晶硅层240，以形成第二器件栅极240a，如图4e所示。由于在两个第一器件栅极230之间的阻挡层260的厚度和两个第一器件栅极230之外的阻挡层260的厚度差别不大，所以，在刻蚀所述第二器件多晶硅层240时，两个第一器件栅极230之间的所述阻挡层260不会被刻穿，从而减少或避免多次刻蚀对所述第一器件区210造成损伤，以保证所述半导体器件的电性能，提高良率。
综上所述，本发明提供一种半导体器件的制备方法，所述半导体器件的制备方法先采用炉管沉积工艺在所述基底上制备一阻挡层，然后在选择性刻蚀所述阻挡层和所述第二器件多晶硅层，与现有技术相比，采用炉管沉积工艺在所述基底上制备所述阻挡层具有良好的台阶覆盖能力，所述阻挡层的厚度的均匀性好，在两个第一器件栅极之间的所述基底上沉积的阻挡层的厚度和两个第一器件栅极之外的所述基底上沉积的阻挡层的厚度差别不大，所以，在选择性刻蚀所述阻挡层和所述第二器件多晶硅层的步骤中，两个第一器件栅极之间的所述阻挡层不会被刻穿，减少或避免多次刻蚀对所述第一器件区造成损伤，从而保证所述半导体器件的电性能，提高良率。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种半导体器件的制备方法，包括：
提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有两个第一器件栅极，所述第二器件区具有第二器件多晶硅层；
采用炉管沉积工艺在所述基底上制备一阻挡层；
选择性刻蚀所述阻挡层和所述第二器件多晶硅层，以形成第二器件栅极，在所述选择性刻蚀时，所述阻挡层保护所述第一器件区，避免刻蚀所述第一器件区；
其中，所述阻挡层的材料为二氧化硅、氮氧化硅中的一种或组合。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，在所述采用炉管沉积工艺在所述基底上制备一阻挡层的步骤和所述选择性刻蚀所述阻挡层和所述第二器件多晶硅层的步骤之间，还包括：在所述阻挡层上沉积一掩膜层。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，采用化学气相沉积工艺在所述阻挡层上沉积所述掩膜层。
4.如权利要求2所述的半导体器件的制备方法，其特征在于，所述掩膜层包括自下至上层叠的一抗反射层和一硬质掩膜层。
5.如权利要求4所述的半导体器件的制备方法，其特征在于，所述抗反射层的材料为氮氧化硅，所述硬质掩膜层的材料为二氧化硅。
6.如权利要求1-5中任意一项所述的半导体器件的制备方法，其特征在于，所述炉管沉积工艺的温度为600℃～1300℃。
7.如权利要求1-5中任意一项所述的半导体器件的制备方法，其特征在于，所述阻挡层的厚度为
8.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一器件区为非易失存储器件区。
9.如权利要求8所述的半导体器件的制备方法，其特征在于，所述第一器件栅极包括浮栅以及控制栅，所述浮栅与所述控制栅之间通过一ONO介质层相隔离。
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |