CN101232018B - 半导体结构及半导体芯片 - Google Patents
半导体结构及半导体芯片 Download PDFInfo
- Publication number
- CN101232018B CN101232018B CN2007101270953A CN200710127095A CN101232018B CN 101232018 B CN101232018 B CN 101232018B CN 2007101270953 A CN2007101270953 A CN 2007101270953A CN 200710127095 A CN200710127095 A CN 200710127095A CN 101232018 B CN101232018 B CN 101232018B
- Authority
- CN
- China
- Prior art keywords
- electrode
- grid
- drain
- source
- metal oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 98
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 45
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 5
- 230000005669 field effect Effects 0.000 abstract description 74
- 238000002513 implantation Methods 0.000 description 25
- 239000000758 substrate Substances 0.000 description 23
- 238000000034 method Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- UBMXAAKAFOKSPA-UHFFFAOYSA-N [N].[O].[Si] Chemical compound [N].[O].[Si] UBMXAAKAFOKSPA-UHFFFAOYSA-N 0.000 description 2
- 239000013590 bulk material Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种半导体结构及半导体芯片，此半导体结构包括：对称式的金属氧化物半导体晶体管，其包括第一非对称式的金属氧化物半导体晶体管，其包括第一栅极电极以及邻接于该第一栅极电极的第一源极与第一漏极；以及第二非对称式的金属氧化物半导体晶体管，其包括第二栅极电极以及邻接于该第二栅极电极的第二源极与第二漏极，其中该第一栅极电极连接于该第二栅极电极，并且其中只有该第一源极以及该第一漏极其中之一连接于对应的该第二源极及该第二漏极其中之一。本发明仅需形成非对称式的金属氧化物半导体场效应晶体管，因此可降低集成电路的制造成本，并提升集成电路的整体性能，且明显降低用于建模的复杂度以及成本。
Description
技术领域
本发明涉及一种集成电路，特别涉及一种金属氧化物半导体晶体管(metal oxide semiconductor transistor；MOS transistor)的结构及其形成方法。
背景技术
当集成电路的尺寸渐缩，金属氧化物半导体场效晶体管的尺寸会大幅地缩小，因此，现行的半导体元件在半微米区域(half-micron region)或在次半微米区域(sub half-micron region)具有最小的尺寸。在此发展的阶段，可使金属氧化物半导体场效晶体管的尺寸降至四分之一微米或次四分之一微米。
如上所述的小尺寸可能会因为短沟道效应(short channel effect)或热载流子效应(hot carrier effect)，而使金属氧化物半导体场效晶体管的电学性能变差，进而严重地影响金属氧化物半导体场效应晶体管的可靠度。另一方面，需要高速操作及低耗电，而为了降低因短沟道效应或热载流子效应而产生的电学性能变差的程度，同时提升驱动能力，有人提出一种具有非对称性(asymmetric)的杂质浓度曲线的金属氧化物半导体场效应晶体管。
图1为传统非对称式的金属氧化物半导体场效应晶体管(MOSFET)的剖面图，此金属氧化物半导体场效应晶体管包括形成于半导体衬底2上的栅极介电层4以及位于栅极介电层4上的栅极电极6。此金属氧化物半导体场效应晶体管还包括源极/漏极区域10以及源极延伸区域8。在漏极侧，不形成源极/漏极延伸区域。通常，为了形成非对称式的结构，必须形成光致抗蚀剂以遮盖住金属氧化物半导体场效应晶体管的漏极侧，然后进行离子注入以形成源极延伸区域8。
非对称式的金属氧化物半导体场效应晶体管的驱动电流高，而且与对称式的金属氧化物半导体场效应晶体管相比，可进一步降低尺寸，因此，在集成电路中，可使用非对称式的金属氧化物半导体场效应晶体管来取代对称式的金属氧化物半导体场效应晶体管。在典型的集成电路中，可使用非对称式的金属氧化物半导体场效应晶体管来取代大部分的对称式的金属氧化物半导体场效应晶体管，仅有小部分的对称式的金属氧化物半导体场效应晶体管无法被取代。因此，集成电路中，必须形成混合有对称式及非对称式的金属氧化物半导体场效应晶体管，如上所述的混合方案不仅会导致额外的掩模及离子注入步骤，也会增加此模型的困难度及成本。
发明内容
因此，本技术领域亟需要一种金属氧化物半导体场效应晶体管结构及其形成方法，其能够结合非对称式的金属氧化物半导体场效应晶体管，不但具有提升性能的好处，还同时能够克服现有技术的缺点。
本发明实施例提出一种半导体结构，包括：对称式的金属氧化物半导体晶体管；该对称式的金属氧化物半导体晶体管包括：第一非对称式的金属氧化物半导体晶体管，其包括第一栅极电极以及邻接于该第一栅极电极的第一源极与第一漏极；以及第二非对称式的金属氧化物半导体晶体管，其包括第二栅极电极以及邻接于该第二栅极电极的第二源极与第二漏极，其中该第一栅极电极连接于该第二栅极电极，并且其中只有该第一源极以及该第一漏极其中之一连接于对应的该第二源极及该第二漏极其中之一。
上述半导体结构中，该第一非对称式的金属氧化物半导体晶体管还可包括第一源极延伸区域，邻接于该第一源极；该第二非对称式的金属氧化物半导体晶体管还可包括第二源极延伸区域，邻接于该第二源极；并且其中该第一及第二非对称式的金属氧化物半导体晶体管的漏极侧大体上无漏极延伸区域。
上述半导体结构中，该第一漏极可连接于该第二漏极，并且该第一源极可与该第二源极不连接。
上述半导体结构中，该第一源极可连接于该第二源极，并且该第一漏极可与该第二漏极不连接。
上述半导体结构中，该第一漏极可与该第二漏极形成连续的区域。
上述半导体结构中，该第一漏极以及该第二漏极以掺杂区域与对应的第一栅极介电层以及第二栅极介电层隔开，其中掺杂区域的杂质浓度小于该第一非对称式的金属氧化物半导体晶体管的第一源极延伸区域以及该第二非对称式的金属氧化物半导体晶体管的第二源极延伸区域之中的杂质浓度。
本发明另一实施例提出一种半导体结构，包括：半导体衬底、第一非对称式的金属氧化物半导体晶体管、第二非对称式的金属氧化物半导体晶体管以及共同漏极区域。
上述第一非对称式的金属氧化物半导体晶体管，包括：第一栅极介电层，位于该半导体衬底上；第一栅极电极，位于该第一栅极介电层上；第一源极延伸区域，位于该半导体衬底之中，其中该第一源极延伸区域延伸于该第一栅极电极下方；第一源极区域，邻接于该第一源极延伸区域，其中第一源极区域还利用该第一源极延伸区域与该第一栅极介电层分隔开。
上述第二非对称式的金属氧化物半导体晶体管，包括：第二栅极介电层，位于该半导体衬底上；第二栅极电极，位于该第二栅极介电层上；第二源极延伸区域，位于该半导体衬底之中，其中该第二源极延伸区域延伸于该第二栅极电极下方；第二源极区域，邻接于该第二源极延伸区域，其中第二源极区域还利用该第二源极延伸区域与该第二栅极介电层分隔开。
本发明又一实施例提供一种半导体芯片，包括：多个金属氧化物半导体晶体管，其中该半导体芯片中所有的金属氧化物半导体晶体管为非对称性，并且其中该多个金属氧化物半导体晶体管包括至少一对金属氧化物半导体晶体管。该对金属氧化物半导体晶体管包括：第一非对称性金属氧化物半导体晶体管，其包括第一栅极电极及第源极与邻接于该第一栅极电极的第一漏极；以及第二非对称性金属氧化物半导体晶体管，其包括第二栅极电极及第二源极与邻接于该第二栅极电极的第二漏极，其中该第一栅极电极连接于该第二栅极电极，并且只有该第一源极及该第一漏极其中之一连接于对应的该第二源极及该第二漏极其中之一。
上述半导体芯片中，该第一漏极可连接于该第二漏极。
上述半导体芯片中，该第一漏极及该第二漏极可形成连续的衬底区域。
上述半导体芯片中，该第一源极区域与第二源极区域可彼此连接着。
上述半导体芯片中，该第一及第二非对称式的金属氧化物半导体晶体管大体上无漏极延伸区域。
上述半导体芯片中，该第一栅极电极与第二栅极电极之间的距离可小于该第一栅极电极及第二栅极电极的高度的2倍。
本发明仅需形成非对称式的金属氧化物半导体场效应晶体管，因此可降低集成电路的制造成本，并提升集成电路的整体性能，且明显降低用于建模的复杂度以及成本。
附图说明
图1为传统非对称式的金属氧化物半导体场效应晶体管的剖面图。
图2至图6为本发明第一实施例的制造工艺中间阶段剖面图，其中使用非对称式的金属氧化物半导体场效应晶体管以形成对称式的金属氧化物半导体场效应晶体管。
图7为由非对称式的金属氧化物半导体场效应晶体管形成的对称式的金属氧化物半导体场效应晶体管的符号化示意图。
图8显示本发明第二实施例，其中两个非对称式的金属氧化物半导体场效应晶体管的源极互相连接。
图9显示本发明的第三实施例，其中两个非对称式的金属氧化物半导体场效应晶体管的漏极互相连接。
其中，附图标记说明如下：
现有技术
2～半导体衬底
4～栅极介电层
6～栅极电极
8～源极延伸区域
10～源极/漏极区域
本发明实施方式
100～对称式金属氧化物半导体场效应晶体管的区域
200～非对称式金属氧化物半导体场效应晶体管的区域
20～半导体衬底
22、122、222～栅极叠层
24、124、224～栅极介电层
25～半导体衬底区域
26、126、226、78、178、88、188～栅极电极
30、130、230～源极延伸区域
236～光致抗蚀剂
46～衬底部分
48、148、248～源极区域
44、144、244～栅极间隙壁
50～共同漏极区域
54～衬底区域
250～漏极区域
60、160、260～金属氧化物半导体场效应晶体管
62～共同栅极
28、38～倾斜源极/漏极延伸注入步骤
34～垂直源极/漏极延伸注入步骤
α～倾斜角度
D～栅极叠层22与122之间的距离
D’～衬底部分46的宽度
70、170、80、180～金属氧化物半导体场效应晶体管
76、176、86、186～源极延伸区域
72、172、82、182～源极区域
74、174、84、184～漏极区域
具体实施方式
本发明优选实施例的制造与使用的说明详述如下，然而，可以理解的是，本发明提供许多可应用的发明概念并在特定部分进行广泛具体的说明。这些实施例仅以特定的附图阐述本发明的制造与使用，但不用以限制本发明的范围。
本发明提供一种对称式金属氧化物半导体(metal oxide semiconductor；MOS)场效应晶体管(field effect transistor；FET)，以下以附图说明本发明优选实施例的中间阶段工艺，此外，以下说明各种不同的优选实施例，本发明各种不同的实施例中，相同的符号代表相同的元件。
图2至图6显示本发明第一实施例的中间阶段剖面示意图。请参阅图2，形成栅极叠层22、122及222于半导体衬底20上方。在一实施例中，半导体衬底20是由例如硅的块状材料(bulk material)形成。在另一实施例中，半导体衬底20具有绝缘体上硅(silicon-on-insulator；SOI)结构，此结构包含形成于埋入式氧化层(图中未示)上方的硅层。半导体衬底20也可包括III族、VI族或V族元素。此外，半导体衬底20包括用来形成对称式金属氧化物半导体场效应晶体管的区域100以及用来成非对称式金属氧化物半导体场效应晶体管的区域200，上述区域100的对称式金属氧化物半导体场效应晶体管是由非对称式的金属氧化物半导体场效应晶体管形成的。
栅极叠层22、122及222分别包括栅极介电层24与栅极电极26、栅极介电层124与栅极电极126以及栅极介电层224与栅极电极226。栅极介电层24、124及224可包括常用的介电材料，例如氧化硅、氮化硅、氮氧硅化合物、高介电常数(k值)材料或其组合，上述高介电常数材料例如为HfAlO、HfO2、Ta2O5、ZrO2或类似的材料。栅极电极26、126及226可包括多晶硅、金属硅化合物、金属氮化物或其组合。如本领域技术人员所知，形成栅极叠层22、122及222的方式为，以沉积方式在栅极介电层上形成栅极电极层，接下来将上述栅极电极层以及栅极介电层图案化，而沉积的方法例如为等离子体加强型化学气相沉积法、低压化学气相沉积法、常压化学气相沉积法或类似的方法。在一具体实施例中，栅极叠层22、122及222的高度H大约介于600
与1000
之间。
优选地，栅极叠层22栅极叠层122彼此紧邻，栅极叠层22与122之间的距离D最好足够小，使得在后续源极/漏极延伸区域(source/drain extension；SDE)以倾斜注入方式导入的杂质，不会注入介于栅极叠层22与122之间的半导体衬底区域25。另一方面，距离D最好足够大，使得在栅极叠层22及122的侧壁形成间隙壁之后，位于栅极叠层22上的间隙壁与位于栅极叠层122上的间隙壁之间仍有间距，而制造细节会在后面的段落叙述。在一具体实施例中，距离D优选为小于
更优选为介于
与
之间，然而，本领域技术人员可理解，上述距离D以及本说明书中提及用来形成集成电路的其他尺寸会随着元件缩小而改变。
如图3所示，接着进行倾斜注入步骤以形成源极延伸区域30以及230，上述倾斜注入步骤又称为源极/漏极延伸(SDE)注入步骤，图3中以箭头28来表示倾斜源极/漏极延伸注入步骤，注入杂质的种类是依照想要得到的金属氧化物半导体场效应晶体管的型式来选择注入的，例如为砷和/或磷的n型杂质或者例如为硼等p型杂质。源极延伸区域30以及230设于金属氧化物半导体场效应晶体管的源极侧。在一实施例中，进入倾斜注入步骤时，在区域200不形成掩模，并且由于栅极电极226的遮盖，如果形成漏极延伸区域232的话，此漏极延伸区域会水平地与栅极叠层及222隔开。另一实施例中，可形成掩模(图中未示)，以遮盖住区域200的金属氧化物半导体场效应晶体管的漏极侧。
优选的倾斜角度α可以根据栅极叠层22及122的高度H以及栅极叠层22与122之间的距离D来约略地计算，倾斜角度α最好足够大，使得半导体衬底区域25被栅极叠层22遮蔽而免于被注入杂质。在一具体实施例中，倾斜角度α为大于10度，优选地，介于大约10度与大约30度之间。可以理解的是，优选的倾斜角度α与距离D以及高度H有关。因此，距离D以及高度H的比例优选为小于大约2，更优选为小于大约0.5。
同样地，使用倾斜注入方式来注入与倾斜源极/漏极延伸注入步骤所导入的杂质导电型式不同的杂质，从而形成袋状区域(图中未示)。用来形成袋状区域的角度最好也足够大，使得大体上没有杂质注入半导体衬底区域25。
在一实施例中，除了倾斜源极/漏极延伸注入步骤以外，可视需要选择性地进行垂直源极/漏极延伸注入步骤，此步骤以箭头34来表示(图3)。垂直源极/漏极延伸注入步骤使用的剂量(dosage)大体上低于倾斜源极/漏极延伸注入步骤使用的剂量，在一具体实施例中，垂直源极/漏极延伸注入步骤34的剂量小于倾斜源极/漏极延伸注入步骤28的剂量的大约10％。在另一实施例中，省略垂直源极/漏极延伸注入步骤34。垂直源极/漏极延伸注入步骤34的剂量与倾斜源极/漏极延伸注入步骤28的剂量的最理想比例可以通过实验来获得。
图4显示源极延伸区域130的形成，在一实施例中，形成光致抗蚀剂236以遮盖住整个区域200。在另一实施例中，光致抗蚀剂仅覆盖住区域200的金属氧化物半导体场效应晶体管的漏极侧。接下来，进行倾斜源极/漏极延伸注入步骤38，优选地，倾斜源极/漏极延伸注入步骤38使用与倾斜源极/漏极延伸注入步骤28(请参考图3)大体上相同的倾斜角度α以及大体上相同的剂量来进行，在另一实施例中，倾斜源极/漏极延伸注入步骤38与倾斜源极/漏极延伸注入步骤28的倾斜角度α以及剂量可以是不同的。倾斜源极/漏极延伸注入步骤38会形成源极延伸区域130。与图3所示情况类似，半导体衬底区域25会被栅极叠层122遮蔽而免于注入杂质，因此在半导体衬底区域25大体上不会形成漏极延伸区域。
图5显示栅极间隙壁(gate spacer)44、144、244的形成。如本领域技术人员所知，为了形成栅极间隙壁，会形成栅极间隙壁层(图中未示)，栅极间隙壁层可包括单一一层或两层以上，包括氧化层、氮化硅层、氮氧硅化合物层和/或其他介电材料。然后蚀刻此栅极间隙壁层水平的部分，而留下栅极间隙壁44、144、244。相邻的栅极间隙壁44与144彼此隔开，使得衬底部分46露出来。在一具体实施例中，衬底部分46的宽度D’优选小于大约
更优选地，介于至
之间，也可以采用更大或更小的宽度。
图6显示源极/漏极区域48、50、148、248以及250的形成，如本领域技术人员所知，可通过注入想要的n型或p型杂质以形成源极/漏极区域48、50、148、248以及250，杂质的导电型式与注入源极延伸区域30、130及230的导电型式相同。注入步骤优选以垂直的角度进行，而得到的区域48、148及248分别为非对称式金属氧化物半导体场效应晶体管60、160及260的源极区域，区域250为金属氧化物半导体场效应晶体管260的漏极区域，而区域50为金属氧化物半导体场效应晶体管60及160的共同漏极区域。经由垂直源极/漏极延伸注入步骤34以及由共同漏极区域50扩散后，衬底区域54具有低杂质浓度，此浓度大体上低于源极延伸区域30及230的杂质浓度。
接着，形成金属硅化物区域、接触蚀刻停止层(contact etch stop layer；CESL)以及接触插塞。然后优选通过在金属化层(图中未示)中形成的金属导线将栅极电极26以及126彼此连接。形成金属硅化物区域、接触蚀刻停止层以及金属化层的方式为常用的方式，在此不重复叙述。栅极电极26与126之间连接会形成共同栅极62，因此，具有彼此连接的栅极电极26及126的非对称式金属氧化物半导体场效应晶体管60、160在组合之后，就成为对称式的金属氧化物半导体场效应晶体管，将此金属氧化物半导体场效应晶体管连接于集成电路时，彼此连接的栅极电极26、126可成为对称式的金属氧化物半导体场效应晶体管的栅极，而源极区域48、148则成为对称式的金属氧化物半导体场效应晶体管的源极以及漏极。图7为由非对称式的金属氧化物半导体场效应晶体管形成的对称式的金属氧化物半导体场效应晶体管的符号化示意图，而金属氧化物半导体场效应晶体管260仍为非对称式的金属氧化物半导体场效应晶体管。
图8显示本发明第二实施例，其中两个非对称式的金属氧化物半导体场效应晶体管70与170的源极互相连接。金属氧化物半导体场效应晶体管70包括源极延伸区域76、源极区域72以及漏极区域74，金属氧化物半导体场效应晶体管170包括源极延伸区域176、源极区域172以及漏极区域174。可使用大致上与形成金属氧化物半导体场效应晶体管260(请参考图6)相同的方式，来形成金属氧化物半导体场效应晶体管70以及170。源极区域72与源极区域172彼此连接，并且优选为浮接。栅极电极78与栅极电极178彼此连接。因此，金属氧化物半导体场效应晶体管70及170结合后成为对称式的金属氧化物半导体场效应晶体管，而漏极区域74及174则成为对称式的金属氧化物半导体场效应晶体管的源极及漏极。
图9显示本发明的第三实施例，其中两个非对称式的金属氧化物半导体场效应晶体管80、180的漏极互相连接。金属氧化物半导体场效应晶体管80包括源极延伸区域86、源极区域82以及漏极区域84，金属氧化物半导体场效应晶体管180包括源极延伸区域186、源极区域182以及漏极区域184。可使用大致上与形成金属氧化物半导体场效应晶体管260(请参考图6)相同的方式，来形成金属氧化物半导体场效应晶体管80以及180。漏极区域84与漏极区域184彼此连接，并且优选为浮接。栅极电极88与栅极电极188彼此连接。因此，金属氧化物半导体场效应晶体管80及180结合后成为对称式的金属氧化物半导体场效应晶体管，而源极区域82及182则成为对称式的金属氧化物半导体场效应晶体管的源极及漏极。
本发明实施例具有数个有益的特征，通过使用非对称式的金属氧化物半导体场效应晶体管形成对称式的金属氧化物半导体场效应晶体管，不论是否集成电路具有对称式的金属氧化物半导体场效应晶体管，仅需要形成非对称式的金属氧化物半导体场效应晶体管，可降低集成电路的制造成本，并且可提升集成电路的整体性能。另外，只需要模拟非对称式的金氧半导体场效电晶体从而以此建模(modeling)，即可明显地降低用于建模的复杂度以及成本。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，应可做改动与修改，因此本发明的保护范围应以所附权利要求范围为准。
Claims (10)
1.一种半导体结构，包括：
对称式的金属氧化物半导体晶体管，包括：
第一非对称式的金属氧化物半导体晶体管，其包括第一栅极电极、邻接于该第一栅极电极的第一栅极间隙壁、以及邻接于该第一栅极间隙壁的第一源极与第一漏极，其中该第一源极还包括延伸至该第一栅极间隙壁下方的第一源极延伸区域；以及
第二非对称式的金属氧化物半导体晶体管，其包括第二栅极电极、邻接于该第二栅极电极的第二栅极间隙壁、以及邻接于该第二栅极间隙壁的第二源极与第二漏极，其中该第二源极还包括延伸至该第二栅极间隙壁下方的第二源极延伸区域，其中该第一及第二非对称式的金属氧化物半导体晶体管的漏极侧大体上无漏极延伸区域，其中该第一栅极电极连接于该第二栅极电极，并且其中只有该第一源极以及该第一漏极其中之一连接于对应的该第二源极及该第二漏极其中之一。
2.如权利要求1所述的半导体结构，其中该第一源极连接于该第二源极，并且该第一漏极与该第二漏极不连接。
3.如权利要求1所述的半导体结构，其中该第一漏极连接于该第二漏极，并且该第一源极与该第二源极不连接。
4.如权利要求3所述的半导体结构，其中该第一漏极与该第二漏极形成连续的区域。
5.如权利要求3所述的半导体结构，其中该第一非对称式的金属氧化物半导体晶体管还包括邻接于该第一漏极及仅位于该第一栅极间隙壁下方的第一杂质扩散区，该第二非对称式的金属氧化物半导体晶体管还包括邻接于该第二漏极及仅位于该第二栅极间隙壁下方的第二杂质扩散区，其中掺杂区域该第一杂质扩散区及第二杂质扩散区的杂质浓度小于该第一非对称式的金属氧化物半导体晶体管的第一源极延伸区域以及该第二非对称式的金属氧化物半导体晶体管的第二源极延伸区域之中的杂质浓度，且小于该漏极侧的杂质浓度。
6.一种半导体芯片，包括：
多个金属氧化物半导体晶体管，其中该半导体芯片中所有的金属氧化物半导体晶体管为非对称性的，并且其中该多个金属氧化物半导体晶体管包括至少一对金属氧化物半导体晶体管，该对金属氧化物半导体晶体管包括：
第一非对称性金属氧化物半导体晶体管，其包括第一栅极电极、邻接于第一栅极电极的第一栅极间隙壁、以及邻接于该第一栅极间隙壁的第一源极与第一漏极，其中该第一源极还包括延伸至该第一栅极间隙壁下方的第一源极延伸区域；
第二非对称性金属氧化物半导体晶体管，其包括第二栅极电极、邻接于第二栅极电极的第二栅极间隙壁、以及邻接于该第二栅极间隙壁的第二源极与第二漏极，其中该第二源极还包括延伸至该第二栅极间隙壁下方的第二源极延伸区域，其中该第一及第二非对称式的金属氧化物半导体晶体管大体上无漏极延伸区域，其中该第一栅极电极连接于该第二栅极电极，并且只有该第一源极及该第一漏极其中之一连接于对应的该第二源极及该第二漏极其中之一。
7.如权利要求6所述的半导体芯片，其中该第一漏极连接于该第二漏极。
8.如权利要求6所述的半导体芯片，其中该第一漏极及该第二漏极形成连续的衬底区域。
9.如权利要求6所述的半导体芯片，其中该第一源极区域与第二源极区域彼此连接着。
10.如权利要求6所述的半导体芯片，其中该第一栅极电极与第二栅极电极之间的距离小于该第一栅极电极及第二栅极电极的高度的2倍。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/657,826 | 2007-01-25 | ||
| US11/657,826 US7960788B2 (en) | 2007-01-25 | 2007-01-25 | Replacing symmetric transistors with asymmetric transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101232018A CN101232018A (zh) | 2008-07-30 |
| CN101232018B true CN101232018B (zh) | 2012-08-29 |
Family
ID=39666985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101270953A Active CN101232018B (zh) | 2007-01-25 | 2007-07-04 | 半导体结构及半导体芯片 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7960788B2 (zh) |
| CN (1) | CN101232018B (zh) |
| TW (1) | TWI361472B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8017483B2 (en) * | 2009-06-29 | 2011-09-13 | International Business Machines Corporation | Method of creating asymmetric field-effect-transistors |
| CN102479815A (zh) * | 2010-11-29 | 2012-05-30 | 上海华虹Nec电子有限公司 | 高压非对称晶体管结构及其制备方法 |
| US9054209B2 (en) * | 2012-08-16 | 2015-06-09 | Globalfoundries Singapore Pte. Ltd. | Compact charge trap multi-time programmable memory |
| KR102061265B1 (ko) | 2013-07-23 | 2019-12-31 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| CN103390587B (zh) * | 2013-07-26 | 2017-02-22 | 上海华虹宏力半导体制造有限公司 | Cmos器件的制造方法 |
| KR102068395B1 (ko) | 2017-03-29 | 2020-01-21 | 매그나칩 반도체 유한회사 | 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법 |
| US10475790B2 (en) * | 2017-09-28 | 2019-11-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Asymmetric gate pitch |
| US11205701B1 (en) * | 2020-06-11 | 2021-12-21 | Globalfoundries U.S. Inc. | Transistors with sectioned extension regions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1602544A (zh) * | 2001-12-11 | 2005-03-30 | 因芬尼昂技术股份公司 | 通过离子注入制造高电压mos晶体管的方法 |
| CN1702875A (zh) * | 2004-05-25 | 2005-11-30 | 海力士半导体有限公司 | 晶体管及其制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2707977B2 (ja) * | 1994-09-01 | 1998-02-04 | 日本電気株式会社 | Ｍｏｓ型半導体装置およびその製造方法 |
| JPH09148542A (ja) * | 1995-11-17 | 1997-06-06 | Sharp Corp | 半導体記憶装置及びその製造方法 |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
| KR100255135B1 (ko) * | 1997-12-31 | 2000-05-01 | 윤종용 | 반도체 장치의 제조 방법 |
| US6746924B1 (en) * | 2003-02-27 | 2004-06-08 | International Business Machines Corporation | Method of forming asymmetric extension mosfet using a drain side spacer |
| WO2006023199A1 (en) * | 2004-07-21 | 2006-03-02 | University Of Florida Research Foundation, Inc. | High transconductance and drive current high voltage mos transistors |
| US7449386B2 (en) * | 2006-11-16 | 2008-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Manufacturing method for semiconductor device to mitigate short channel effects |
-
2007
- 2007-01-25 US US11/657,826 patent/US7960788B2/en not_active Expired - Fee Related
- 2007-05-23 TW TW096118318A patent/TWI361472B/zh not_active IP Right Cessation
- 2007-07-04 CN CN2007101270953A patent/CN101232018B/zh active Active
-
2011
- 2011-05-11 US US13/105,602 patent/US8236657B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1602544A (zh) * | 2001-12-11 | 2005-03-30 | 因芬尼昂技术股份公司 | 通过离子注入制造高电压mos晶体管的方法 |
| CN1702875A (zh) * | 2004-05-25 | 2005-11-30 | 海力士半导体有限公司 | 晶体管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200832617A (en) | 2008-08-01 |
| TWI361472B (en) | 2012-04-01 |
| CN101232018A (zh) | 2008-07-30 |
| US20110212588A1 (en) | 2011-09-01 |
| US8236657B2 (en) | 2012-08-07 |
| US7960788B2 (en) | 2011-06-14 |
| US20080179673A1 (en) | 2008-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101232018B (zh) | 半导体结构及半导体芯片 | |
| US11152459B2 (en) | Lateral MOSFET with buried drain extension layer | |
| US6870179B2 (en) | Increasing stress-enhanced drive current in a MOS transistor | |
| US6825531B1 (en) | Lateral DMOS transistor with a self-aligned drain region | |
| CN1866541B (zh) | 场效应晶体管和制造场效应晶体管的方法 | |
| EP3217432B1 (en) | Semiconductor device capable of high-voltage operation | |
| CN100477269C (zh) | 半导体装置及其制作方法 | |
| JP4851080B2 (ja) | Ｌｄｍｏｓトランジスタ装置、集積回路およびその製造方法 | |
| KR20080020695A (ko) | 반도체 장치 및 제조 방법 | |
| US20080258225A1 (en) | Mos transistors having high-k offset spacers that reduce external resistance and methods for fabricating the same | |
| KR101405310B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| US20130161740A1 (en) | Lateral High-Voltage Transistor with Buried Resurf Layer and Associated Method for Manufacturing the Same | |
| US9171950B2 (en) | Semiconductor component and method for producing a semiconductor component | |
| US10930776B2 (en) | High voltage LDMOS transistor and methods for manufacturing the same | |
| US8723256B1 (en) | Semiconductor device and fabricating method thereof | |
| CN101211789A (zh) | 制造dmos器件的方法 | |
| CN102044433B (zh) | 一种混合源漏场效应晶体管及其制备方法 | |
| US9070768B2 (en) | DMOS transistor having an increased breakdown voltage and method for production | |
| CN108257955A (zh) | 半导体元件 | |
| KR100734143B1 (ko) | 디모스 트랜지스터 및 그 제조방법 | |
| US20090212355A1 (en) | Metal-Oxide-Semiconductor Transistor Device and Method for Making the Same | |
| CN101866858B (zh) | 凹陷沟道型pnpn场效应晶体管的制造方法 | |
| KR20100072405A (ko) | 반도체 소자, 이의 제조방법 및 플래시 메모리 소자 | |
| US20050116298A1 (en) | MOS field effect transistor with small miller capacitance | |
| CN100536163C (zh) | 半导体元件制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |