CN100536163C - 半导体元件制造方法 - Google Patents

Abstract

一种半导体元件，包括栅极结构、源极区、漏极区与一对介电阻挡层。栅极结构设置于基底上。源极区与漏极区分别设置于栅极结构两侧的基底中，其中在栅极结构下方、且位于在源极区与漏极区之间有通道区。一对介电阻挡层分别设置于栅极结构下方的基底中，且位于源极区与漏极区之间。介电阻挡层可以减少纳米级元件的漏极引发阻挡降低效应。

Description

半导体元件制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，特别是涉及一种适用于于纳米级元件的金氧半导体元件及其制造方法。

背景技术

随着集成电路集成度的日益提升，半导体元件的尺寸亦随之缩小。当金氧半导体(Metal Oxide Semiconductor，MOS)晶体管的尺寸缩小时，其通道长度亦必须随之缩小。然而，MOS晶体管的通道尺寸不能无限制的缩减。当其长度缩小到某一定的程度时，各种因通道长度变小而衍生的问题便会发生，这个现象便称为短通道效应。而所谓的短通道效应除了会造成元件启始电压(V_t)下降以与栅极电压(V_g)对MOS晶体管的控制发生问题之外，另一击穿效应的现象也将随着通道尺寸的缩短而影响MOS晶体管的操作。尤其是当金氧半导体(Metal Oxide Semiconductor，MOS)晶体管的尺寸缩小至进入纳米等级(Nanometer scale)时，短通道效应与击穿效应会更为严重，而使得半导体元件无法进一部的缩小。

现有对于抑制半导体元件的短通道效应及击穿效应的方法已有许多研究。图1所绘示为现有一种半导体元件的结构剖面图。

请参照图1，此半导体元件由基底100、栅极结构102、间隙壁108、源极区110、漏极区112、轻掺杂区114及口袋型掺杂区116。栅极结构102设置于基底100上，栅极结构102具有栅氧化层104与栅极导体层106。间隙壁108设置于栅极结构102的侧壁。源极区110与漏极区112设置于栅极结构102两侧的基底100中。轻掺杂区114设置于间隙壁108下方的基底100中，且与源极区110或漏极区112相邻。口袋型掺杂区116(Pocket Implantregion，又称为Halo Implant region)设置于轻掺杂区114下方。口袋型掺杂区116中所注入的离子型态为与轻掺杂区114及源极区110/漏极区112中所掺杂的离子型态相反，用以抑制半导体元件的短通道效应及击穿效应。

在上述的半导体元件中，于轻掺杂区114的底下设置一反态的掺杂区(口袋型掺杂区)，可抑制半导体元件的短通道效应及击穿效应。然而，由于在形成此种半导体元件的工艺中，需要经过多道热工艺，而会造成口袋型掺杂区中所掺杂的离子产生扩散，因此对于抑制短通道效应的功效实在有限。而且，在半导体元件中设置口袋型掺杂区116与轻掺杂区114将不利于半导体元件的尺寸的缩小，而无法提高元件的集成度。

发明内容

本发明的目的就是在提供一种半导体元件及其制造方法，于源极区与漏极区之间设置有介电阻挡层，而可以降低漏极的电场，并减少短通道效应。

本发明的再一目的是提供一种半导体元件及其制造方法，不需要设置轻掺杂区及口袋掺杂区，而可以增加元件集成度，并能够适用于纳米级元件。

本发明提出一种半导体元件，包括栅极结构、源极区、一漏极区与一对介电阻挡层。栅极结构设置于基底上。源极区与漏极区分别设置于栅极结构两侧的基底中，其中在栅极结构下方、且位于在源极区与漏极区之间有通道区。一对介电阻挡层分别设置于栅极结构下方的基底中，且位于源极区及漏极区之间。

在上述的半导体元件中，一对介电阻挡层可邻接栅极结构或者一对介电阻挡层与栅极结构之间分别相距一距离。一对介电阻挡层的材料包括氧化硅。

在上述的半导体元件中，一对介电阻挡层为多层结构。此一对介电阻挡层分别包括一氧化硅层与一氮化硅层，且氧化硅层邻接通道区。氧化硅层邻接栅极结构，氮化硅层与栅极结构相距一距离。

在上述的半导体元件中，栅极结构包括栅介电层、栅极导体层与顶盖层。在栅极结构的侧壁可设置间隙壁。

在本发明的半导体元件中，由于在源极区及漏极区与通道区之间设置有介电阻挡层，因此可以降低漏极的电场，并减少短通道效应。

而且，在上述的半导体元件中，不需要设置轻掺杂区及口袋掺杂区，而可以增加元件集成度。此外，由于介电阻挡层可以减少纳米级元件的漏极引发阻挡降低(Drain Induced Barrier Lowering，DIBL)效应，因此本发明的半导体元件能够适用于纳米级元件。

此外，在上述的半导体元件中，由于通过栅极结构与介电阻挡层之间的间隙使通道区与源极区/漏极区连通在一起，而可降低操作电压。

本发明提出一种半导体元件的制造方法，首先提供基底，并于基底上形成栅极结构。接着，以栅极结构为掩模，移除部分基底，而于栅极结构两侧的基底中形成具有一深度的开口。于开口所暴露的基底上形成第一介电阻挡层后，于栅极结构与栅极结构下方的基底的侧壁形成第二介电阻挡层。然后，移除未被第二介电阻挡层覆盖的第一介电阻挡层，并于开口中形成第一半导体层，此第一半导体层具有一厚度，第一半导体层的厚度小于开口的深度。移除高于第一半导体层的表面的部分第二介电阻挡层，并于开口中形成第二半导体层。之后，于栅极结构两侧的第二半导体层与第一半导体层中形成源极区与漏极区。

在上述的半导体元件的制造方法中，在移除高于第一半导体层的表面的部分第二介电阻挡层的步骤后，还包括移除高于第一半导体层的表面的部分第一介电阻挡层。

在上述的半导体元件的制造方法中，第一介电阻挡层的材料包括氧化硅。于开口所暴露的基底上形成第一介电阻挡层的方法包括热氧化法或化学气相沉积法的其中之一。

在上述的半导体元件的制造方法中，于栅极结构与栅极结构下方的基底的侧壁形成第二介电阻挡层的方法是先于基底上形成介电材料层，然后进行各向异性蚀刻工艺，移除部分此介电材料层。第二介电阻挡层的材料包括氮化硅。

在上述的半导体元件的制造方法中，第一半导体层与第二半导体层的材料包括外延硅。第一半导体层与第二半导体层的形成方法包括选择性外延法。

本发明提出一种半导体元件的制造方法，首先提供基底，并于此基底上形成栅极结构。以栅极结构为掩模，而于栅极结构两侧的基底中形成一开口。于栅极结构下方的基底的侧壁形成介电阻挡层后，于开口中形成半导体层。之后，于栅极结构两侧的半导体层中形成源极区与漏极区。

在上述的半导体元件的制造方法中，介电阻挡层的材料包括氧化硅。

在上述的半导体元件的制造方法中，于栅极结构与栅极结构下方的基底的侧壁形成介电阻挡层的方法是先于基底上形成介电材料层，然后进行各向异性蚀刻工艺，移除部分介电材料层。

在上述的半导体元件的制造方法中，半导体层的材料包括外延硅。半导体层的形成方法包括选择性外延法。

在本发明的半导体元件的制造方法中，由于在源极区与漏极区之间形成有介电阻挡层，因此可以降低漏极的电场，并减少短通道效应。

而且，在本发明的半导体元件的制造方法中，不需要形成轻掺杂区及口袋掺杂区的工艺，因此可以增加元件集成度。此外，由于介电阻挡层可以减少纳米级元件的漏极引发阻挡降低(Drain Induced Barrier Lowering，DIBL)效应，因此本发明的半导体元件能够适用于纳米级元件。

此外，在本发明的半导体元件的制造方法中，由于更进一步移除部分介电阻挡层，通过栅极结构与介电阻挡层之间的间隙使通道区与源极区/漏极区连通在一起，而可降低操作电压。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。

附图说明

图1绘示为现有半导体元件的结构剖面图。

图2A所绘示为本发明的一优选实施例的半导体元件的结构示意图。

图2B所绘示为本发明的另一优选实施例的半导体元件的结构示意图。

图2C所绘示为本发明的一优选实施例的半导体元件的结构示意图。

图2D所绘示为本发明的另一优选实施例的半导体元件的结构示意图。

图3A至图3E所绘示为本发明的一优选实施例的半导体元件的制造流程剖面图。

图4A与图4B所绘示为本发明的另一优选实施例的半导体元件的制造流程示意图。

图5A至图5C所绘示为本发明的另一优选实施例的半导体元件的制造流程示意图。

图6A至图6B所绘示为本发明的另一优选实施例的半导体元件的制造流程示意图。

简单符号说明

100、200、300：基底

102、202、304：栅极结构

104：栅氧化层

106、216、306：栅极导体层

108、220、310：间隙壁

110、204、324：源极区

112、206、326：漏极区

114：轻掺杂区

116：口袋型掺杂区

210、210a、210b、212、212a、212b、314、314a、316、316a：介电阻挡层

214、304：栅介电层

218、308：顶盖层

312：开口

318、320：半导体层

322：离子注入步骤

y1：深度

y2、y3：厚度

d、d1、d2：距离

具体实施方式

图2A所绘示为本发明的一优选实施例的半导体元件的结构示意图。

请参照图2A，本发明的半导体元件至少是由基底200、栅极结构202、源极区204、漏极区206、介电阻挡层210(Dielectric barrier)所构成。

栅极结构202例如是设置于基底200上。栅极结构202例如是由栅介电层214、栅极导体层216与顶盖层218所构成。栅介电层214的材料例如是氧化硅，当然栅介电层214的材料也可以是其它常用于作为栅介电层的介电材料。栅极导体层216的材料例如是掺杂多晶硅，当然栅极导体层216的材料也可以是金属或其它导电材料。顶盖层218的材料例如是绝缘材料，包括氧化硅或氮化硅等。顶盖层218可作为硬掩模使用，而且顶盖层218可以是单层结构也可以是多层结构。

源极区204与漏极区206例如是分别设置于栅极结构202两侧的基底200中。在栅极结构202下方、且位于在源极区204与漏极区206之间有一通道区208。源极区204与漏极区206例如是n型掺杂区或p型掺杂区。

一对介电阻挡层210例如分别设置于栅极结构202下方的基底200中，且位于源极区204及漏极区206之间。此介电阻挡层210可为单层结构也可以为多层结构。在本实施例中，介电阻挡层210例如是由介电阻挡层210a与介电阻挡层210b所构成。介电阻挡层210a的材料例如是氧化硅。介电阻挡层210b的材料例如是氮化硅。介电阻挡层210b例如是分别设置于介电阻挡层210a与源极区204之间以及介电阻挡层210a与漏极区206之间。介电阻挡层210b与栅极结构202之间例如是相距一距离d1。介电阻挡层210a与介电阻挡层210b可以减少纳米级元件的漏极引发阻挡降低(Drain InducedBarrier Lowering，DIBL)效应。当然，若介电阻挡层210为单层结构，则例如是只需要设置介电阻挡层210a。

在栅极结构的侧壁也可以设置有间隙壁220。间隙壁220的材料例如是氧化硅。

在本发明的半导体元件中，由于在源极区204及漏极区206之间设置有介电阻挡层210，因此可以降低漏极的电场，并减少短通道效应。而且，本发明的半导体元件不需要设置轻掺杂区及口袋掺杂区，且可以增加元件集成度。此外，由于介电阻挡层可以减少纳米级元件的漏极引发阻挡降低(DrainInduced Barrier Lowering，DIBL)效应，因此本发明的半导体元件能够适用于纳米级元件。

图2B所绘示为本发明的另一优选实施例的半导体元件的结构示意图。在图2B中，构件与图2A相同者给予相同的标号，并省略其说明。

图2B的半导体元件与图2A的半导体元件相比较，两者的不同点在于设置在栅极结构202下方的基底200中，且位于源极区204漏极区206之间的介电阻挡层。在下述说明中，只针对图2B的半导体元件与图2A的半导体元件的不同点做说明。

请参照图2B，在本实施例的半导体元件中，一对介电阻挡层212例如分别设置于栅极结构202下方的基底200中，且位于源极区204与漏极区206之间。此介电阻挡层212可为单层结构也可以为多层结构。在本实施例中，介电阻挡层212例如是由介电阻挡层212a与介电阻挡层212b所构成。介电阻挡层212a的材料例如是氧化硅。介电阻挡层212b的材料例如是氮化硅。介电阻挡层212b例如是分别设置于介电阻挡层212a与源极区204之间以及介电阻挡层212a与漏极区206之间。介电阻挡层212(包括介电阻挡层212a与介电阻挡层212b)与栅极结构202之间例如是相距一距离d2。亦即，此半导体元件的通道区208与源极区204/漏极区206并没有完全被介电阻挡层212阻隔，通过栅极结构202与介电阻挡层212之间的间隙使通道区208与源极区204/漏极区206连通在一起。当然，若介电阻挡层212为单层结构，则例如是只需要设置介电阻挡层212a。

图2C所绘示为本发明的另一优选实施例的半导体元件的结构示意图。在图2C中，构件与图2A相同者给予相同的标号，并省略其说明。

图2C的半导体元件与图2A的半导体元件相比较，两者的不同点在于介电阻挡层210。在下述说明中，只针对图2C的半导体元件与图2A的半导体元件的不同点做说明。

请参照图2C，在本实施例的半导体元件中，一对介电阻挡层210例如分别设置于栅极结构202下方的基底200中，且位于源极区204与漏极区206之间。在本实施例中，介电阻挡层210例如是由介电阻挡层212c与介电阻挡层212b所构成。介电阻挡层212c的材料例如是氧化硅。介电阻挡层212b的材料例如是氮化硅。而且，介电阻挡层212c更覆盖间隙壁220的侧壁。

图2D所绘示为本发明的另一优选实施例的半导体元件的结构示意图。在图2D中，构件与图2A相同者给予相同的标号，并省略其说明。

图2D的半导体元件与图2B的半导体元件相比较，两者的不同点在于介电阻挡层212。在下述说明中，只针对图2D的半导体元件与图2B的半导体元件的不同点做说明。

请参照图2D，在本实施例的半导体元件中，一对介电阻挡层212例如分别设置于栅极结构202两侧的基底200中，且位于源极区204与漏极区206之间。在本实施例中，介电阻挡层212例如是由介电阻挡层212d与介电阻挡层212b所构成。介电阻挡层212d的材料例如是氧化硅。介电阻挡层212b的材料例如是氮化硅。介电阻挡层212b例如是分别设置于介电阻挡层212d与源极区204之间以及介电阻挡层212d与漏极区206之间。介电阻挡层212(包括介电阻挡层212d与介电阻挡层212b)与栅极结构202之间例如是相距一距离d2。亦即，此半导体元件的通道区208与源极区204/漏极区206并没有完全被介电阻挡层212阻隔，通过栅极结构202与介电阻挡层212之间的间隙使通道区208与源极区204/漏极区206连通在一起。

在本发明的半导体元件中，由于在源极区204及漏极区206之间设置有介电阻挡层212，因此可以降低漏极的电场，并减少短通道效应。而且，本发明的半导体元件不需要设置轻掺杂区及口袋掺杂区，且可以增加元件集成度。此外，由于介电阻挡层可以减少纳米级元件的漏极引发阻挡降低(DrainInduced Barrier Lowering，DIBL)效应，因此本发明的半导体元件能够适用于纳米级元件。另外，由于通过栅极结构与介电阻挡层之间的间隙使通道区与源极区/漏极区连通在一起，而可降低操作电压。

上述说明本发明的半导体元件的结构，接着说明本发明的半导体元件的制造方法。图3A至图3E所绘示为本发明的一优选实施例的半导体元件的制造流程剖面图。

请参照图3A，首先提供一基底300。其中，基底300例如是硅基底。接着，于基底300上形成栅极结构302。此栅极结构302例如是由栅介电层304、栅极导体层306与顶盖层308所构成。栅极结构302的形成方法例如是依序于基底上形成一层介电层(未绘示)、一层导体材料层(未绘示)与一层绝缘层(未绘示)后，图案化此绝缘层、导体材料层、介电层而形成的。介电层(栅介电层304)的材料例如是氧化硅，介电层的形成方法例如是热氧化法。导体材料层(栅极导体层306)的材料例如是掺杂多晶硅，此导体材料层的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之或者采用临场注入掺杂物的方式利用化学气相沉积法而形成之。绝缘层(顶盖层308)的材料例如是氮化硅或氧化硅，绝缘层的形成方法例如是化学气相沉积法。绝缘层(顶盖层308)可以是单层结构也可以是多层结构，亦即绝缘层(顶盖层308)可以是单一层的氧化硅或氮化硅，也可以是由氧化硅及氮化硅组成的复合层。

请参照图3B，在栅极结构302的侧壁上形成间隙壁310。间隙壁310的形成方法例如是先于基底300上形成一层介电阻挡层，接着进行各向异性蚀刻工艺或回蚀刻工艺移除部分介电阻挡层。介电阻挡层(间隙壁310)的材料例如是氧化硅、氮化硅或氮氧化硅，介电阻挡层的形成方法例如是热氧化法或化学气相沉积法。介电阻挡层(间隙壁310)可以是单层结构也可以是多层结构，亦即介电阻挡层(间隙壁310)可以是单一层的氧化硅或氮化硅，也可以是由氧化硅及氮化硅组成的复合层。

接着，以栅极结构302与间隙壁310为掩模，移除栅极结构302与间隙壁310两侧的部分基底300，而于基底300中形成具有深度y1的开口312。移除栅极结构302与间隙壁310两侧的部分基底300的方法例如是反应性离子蚀刻法。

请参照图3C，于开口312所暴露的基底300上形成介电阻挡层314。然后，于栅极结构302与栅极结构302下方的基底300的侧壁形成介电阻挡层316。介电阻挡层314的材料例如是氧化硅，介电阻挡层314的厚度例如是5埃至100埃左右。介电阻挡层316的材料例如是氮化硅，介电阻挡层316的厚度例如是50埃至500埃左右。介电阻挡层314与介电阻挡层316的形成方法例如是先以热氧化法于基底300上形成一层介电材料层(氧化硅层)，接着利用化学气相沉积法于基底300上形成另一层介电材料层(氮化硅层)，然后进行各向异性蚀刻工艺或回蚀刻工艺移除部分介电材料层(氮化硅层)，而于栅极结构302与栅极结构302下方的基底300的侧壁形成介电阻挡层316后，再移除未被介电阻挡层316覆盖的介电材料层(氧化硅层)而形成介电阻挡层314。本实施例也可以直接进行各向异性蚀刻工艺或回蚀刻工艺同时移除部分介电材料层(氮化硅层及氧化硅层)，而形成介电阻挡层314与介电阻挡层316。当然，介电阻挡层314与介电阻挡层316的材料也可以是其它的介电材料。

请参照图3D，于开口312中形成一层半导体层318，此半导体层318具有一厚度y2，厚度y2小于开口312的深度y1。半导体层318的材料例如是外延硅。半导体层318的形成方法例如是选择性外延法。外延硅将选择性地成长在具有硅的表面，且成长后的外延硅将具有与其下的硅材同样的晶格取向(crystal orientation)。在本实施例中，半导体层318例如形成在暴露出的基底300表面。

接着，移除高于半导体层318的表面的部分介电阻挡层316，只留下位于介电阻挡层314与半导体层318之间的介电阻挡层316a。移除部分介电阻挡层316的方法例如是湿式蚀刻法。介电阻挡层316a与栅极结构302之间例如是相距一距离d。

请参照图3E，于开口312中形成另一层半导体层320，此半导体层320具有一厚度y3，厚度y3与厚度y2之和例如是大于等于开口312的深度y1。半导体层320的材料例如是外延硅。半导体层320的形成方法例如是选择性外延法。外延硅将选择性地成长在具有硅的表面，且成长后的外延硅将具有与其下的硅材同样的晶格位向(crystal orientation)。在本实施例中，半导体层320例如形成在暴露出的半导体层318表面。

然后，进行一离子注入步骤322，以在栅极结构302两侧的半导体层320与半导体层318中形成源极区324与漏极区326。后续完成半导体元件的工艺为本领域技术人员所周知，在此不再赘述。

在本发明的半导体元件的制造方法中，由于在源极区324及漏极区326之间形成有介电阻挡层314及介电阻挡层316a，因此可以降低漏极的电场，并减少短通道效应。

而且，在本发明的半导体元件的制造方法中，不需要形成轻掺杂区及口袋掺杂区的工艺，因此可以增加元件集成度，而能够适用于纳米级元件。

图4A与图4B所绘示为本发明的另一优选实施例的半导体元件的制造流程示意图。在图4A与图4B中，构件与图3A～图3C相同者给予相同的标号，并省略其说明。

图4A是接续于图3C，请参照图4A，于开口312中形成一层半导体层318，此半导体层318具有一厚度y2，厚度y2小于开口312的深度y1。半导体层318的材料例如是外延硅。半导体层318的形成方法例如是选择性外延法。外延硅将选择性地成长在具有硅的表面，且成长后的外延硅将具有与其下的硅材同样的晶格位向(crystal orientation)。在本实施例中，半导体层318例如形成在暴露出的基底300表面。

接着，移除高于半导体层318的表面的部分介电阻挡层316，只留下位于介电阻挡层314与半导体层318之间的介电阻挡层316a。移除部分介电阻挡层316的方法例如是湿式蚀刻法，例如是以热磷酸酸作为蚀刻剂。介电阻挡层316a与栅极结构302之间例如是相距一距离d。之后，再移除高于半导体层318的表面的部分介电阻挡层314，只留下位于介电阻挡层316a与基底300之间的介电阻挡层314a。移除部分介电阻挡层314的方法例如是湿式蚀刻法，例如是以氢氟酸作为蚀刻剂。

请参照图4B，于开口312中形成另一层半导体层320，此半导体层320具有一厚度y3，厚度y3与厚度y2之和例如是大于等于开口312的深度y1。半导体层320的材料例如是外延硅。半导体层320的形成方法例如是选择性外延法。外延硅将选择性地成长在具有硅的表面，且成长后的外延硅将具有与其下的硅材同样的晶格位向(crystal orientation)。在本实施例中，半导体层320例如形成在暴露出的半导体层318表面。

然后，进行一离子注入步骤322，以在栅极结构302两侧的半导体层320与半导体层318中形成源极区324与漏极区326。源极区324与漏极区326与经由介电阻挡层314a与介电阻挡层316a之间的间隙而连通在一起。后续完成半导体元件的工艺为本领域技术人员所周知，在此不再赘述。

在本发明的半导体元件的制造方法中，由于在源极区324与通道区之间及漏极区326与通道区之间形成有介电阻挡层314a及介电阻挡层316a，因此可以降低漏极的电场，并减少短通道效应。

而且，在本发明的半导体元件的制造方法中，不需要形成轻掺杂区及口袋掺杂区的工艺，因此可以增加元件集成度，而能够适用于纳米级元件。

此外，由于更进一步移除部分介电阻挡层314，通过栅极结构302与介电阻挡层314a(介电阻挡层316a)之间的间隙使通道区与源极区/漏极区连通在一起，而可降低操作电压。

图5A至图5C所绘示为本发明的另一优选实施例的半导体元件的制造流程示意图。在图5A至图5C中，构件与图3A～图3E相同者给予相同的标号，并省略其说明。

图5A是接续于图3B，于栅极结构302与栅极结构302下方的基底300的侧壁形成介电阻挡层314c与介电阻挡层316。介电阻挡层314c的材料例如是氧化硅，介电阻挡层314c的厚度例如是5埃至100埃左右。介电阻挡层316的材料例如是氮化硅，介电阻挡层316的厚度例如是50埃至500埃左右。介电阻挡层314c与介电阻挡层316的形成方法例如是以化学气相沉积法依序于基底300上形成一层介电材料层(氧化硅层)与另一层介电材料层(氮化硅层)后，然后进行各向异性蚀刻工艺或回蚀刻工艺移除部分介电材料层(氮化硅层与氧化硅层)，而于栅极结构302与栅极结构302下方的基底300的侧壁形成介电阻挡层316后，再移除未被介电阻挡层316覆盖的介电材料层(氧化硅层)而形成介电阻挡层314c。本实施例也可以直接进行各向异性蚀刻工艺或回蚀刻工艺同时移除部分介电材料层(氮化硅层及氧化硅层)，而形成介电阻挡层314c与介电阻挡层316。当然，介电阻挡层314c与介电阻挡层316的材料也可以是其它的介电材料。

请参照图5B，于开口312中形成一层半导体层318，此半导体层318具有一厚度y2，厚度y2小于开口312的深度y1。半导体层318的材料例如是外延硅。半导体层318的形成方法例如是选择性外延法。外延硅将选择性地成长在具有硅的表面，且成长后的外延硅将具有与其下的硅材同样的晶格位向(crystal orientation)。在本实施例中，半导体层318例如形成在暴露出的基底300表面。

接着，移除高于半导体层318的表面的部分介电阻挡层316，只留下位于介电阻挡层314c与半导体层318之间的介电阻挡层316a。移除部分介电阻挡层316的方法例如是湿式蚀刻法。介电阻挡层316a与栅极结构302之间例如是相距一距离d。

请参照图5C，于开口312中形成另一层半导体层320，此半导体层320具有一厚度y3，厚度y3与厚度y2之和例如是大于等于开口312的深度y1。半导体层320的材料例如是外延硅。半导体层320的形成方法例如是选择性外延法。外延硅将选择性地成长在具有硅的表面，且成长后的外延硅将具有与其下的硅材同样的晶格位向(crystal orientation)。在本实施例中，半导体层320例如形成在暴露出的半导体层318表面。

然后，进行一离子注入步骤322，以在栅极结构302两侧的半导体层320与半导体层318中形成源极区324与漏极区326。后续完成半导体元件的工艺为本领域技术人员所周知，在此不再赘述。

在本发明的半导体元件的制造方法中，由于在源极区324及漏极区326之间形成有介电阻挡层314c及介电阻挡层316a，因此可以降低漏极的电场，并减少短通道效应。

而且，在本发明的半导体元件的制造方法中，不需要形成轻掺杂区及口袋掺杂区的工艺，因此可以增加元件集成度，而能够适用于纳米级元件。

图6A与图6B所绘示为本发明的另一优选实施例的半导体元件的制造流程示意图。在图6A与图6B中，构件与图3A～图3E相同者给予相同的标号，并省略其说明。

图6A是接续于图5B，请参照图6A，在移除高于半导体层318的表面的部分介电阻挡层316形成介电阻挡层316a之后，移除高于半导体层318的表面的部分介电阻挡层314c，只留下位于介电阻挡层316a与基底300之间的介电阻挡层314d。移除部分介电阻挡层314c的方法例如是湿式蚀刻法，例如是以氢氟酸作为蚀刻剂。

请参照图6B，于开口312中形成另一层半导体层320，此半导体层320具有一厚度y3，厚度y3与厚度y2之和例如是大于等于开口312的深度y1。半导体层320的材料例如是外延硅。半导体层320的形成方法例如是选择性外延法。外延硅将选择性地成长在具有硅的表面，且成长后的外延硅将具有与其下的硅材同样的晶格位向(crystal orientation)。在本实施例中，半导体层320例如形成在暴露出的半导体层318表面。

然后，进行一离子注入步骤322，以在栅极结构302两侧的半导体层320与半导体层318中形成源极区324与漏极区326。源极区324与漏极区326与经由介电阻挡层314d与介电阻挡层316a之间的间隙而连通在一起。后续完成半导体元件的工艺为本领域技术人员所周知，在此不再赘述。

在本发明的半导体元件的制造方法中，由于在源极区324与通道区之间及漏极区326与通道区之间形成有介电阻挡层314d及介电阻挡层316a，因此可以降低漏极的电场，并减少短通道效应。

而且，在本发明的半导体元件的制造方法中，不需要形成轻掺杂区及口袋掺杂区的工艺，因此可以增加元件集成度，而能够适用于纳米级元件。

此外，由于更进一步移除部分介电阻挡层314c，通过栅极结构302与介电阻挡层314d(介电阻挡层316a)之间的间隙使通道区与源极区/漏极区连通在一起，而可降低操作电压。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (8)

1、一种半导体元件的制造方法，包括：

提供一基底；

于该基底上形成一栅极结构；

以该栅极结构为掩模，移除部分该基底，而于该栅极结构两侧的该基底中形成具有一深度的一开口；

于该开口所暴露的该基底上形成一第一介电阻挡层；

于该栅极结构及该栅极结构下方的该基底的侧壁形成一第二介电阻挡层；

移除未被该第二介电阻挡层覆盖的该第一介电阻挡层；

于该开口中形成一第一半导体层，该第一半导体层具有一厚度，该厚度小于该深度；

移除高于该第一半导体层的表面的部分该第二介电阻挡层；

于该开口中形成一第二半导体层；以及

于该栅极结构两侧的该第二半导体层与该第一半导体层中形成一源极区与一漏极区。

2、如权利要求1所述的半导体元件的制造方法，其中在移除高于该第一半导体层的表面的部分该第二介电阻挡层的步骤后，还包括移除高于该第一半导体层的表面的部分该第一介电阻挡层。

3、如权利要求1所述的半导体元件的制造方法，其中该第一介电阻挡层的材料包括氧化硅。

4、如权利要求1所述的半导体元件的制造方法，其中于该开口所暴露的该基底上形成该第一介电阻挡层的方法包括热氧化法或化学气相沉积法的其中之一。

5、如权利要求1所述的半导体元件的制造方法，其中于该栅极结构及该栅极结构下方的该基底的侧壁形成该第二介电阻挡层的方法包括：

于该基底上形成一介电材料层；以及

进行各向异性蚀刻工艺，移除部分该介电材料层。

6、如权利要求1所述的半导体元件的制造方法，其中该第二介电阻挡层的材料包括氮化硅。

7、如权利要求1所述的半导体元件的制造方法，其中该第一半导体层与该第二半导体层的材料包括外延硅。

8、如权利要求6所述的半导体元件的制造方法，其中该第一半导体层与该第二半导体层的形成方法包括选择性外延法。

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