CN102074475A - Mos器件及其形成方法 - Google Patents
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Abstract
一种MOS器件及其形成方法，其中MOS器件的形成方法包括：提供表面形成有栅极区的半导体衬底，所述栅极区包括栅介质层和形成在栅介质层表面的栅电极层；在所述半导体衬底内形成位于所述栅极区的两侧的LDD区；在所述LDD区位于接近所述栅极区的侧面形成与LDD相邻的第一口袋区；在所述第一口袋区内与第一口袋区下方形成第二口袋区；在所述栅极区侧壁形成侧墙；在所述半导体衬底内形成位于形成有侧墙的栅极区两侧的源极区和漏极区，所述源极区/漏极区与沟道区之间被所述第一口袋区和第二口袋区隔离。本发明形成的MOS器件能够避免出现沟道穿通效应，同时有效控制MOS器件的增益。
Description
技术领域
本发明涉及半导体制造领域，特别涉及MOS器件及其形成方法。
背景技术
MOS(金属-氧化物-半导体)器件，是现代集成电路中最重要的元件，它是在P型或N型衬底上建立两个非常接近的，与衬底极性相反的区域，构成源极和漏极。然后在两者之间的区域生成一层极薄的二氧化硅(SiO2)绝缘层，然后覆盖上电极，构成栅极。工作时电流从源极流入，如果栅极上有一定的电压，就会在栅极下形成沟道连接源极和漏极，电流就能通过，而在漏极形成输出。
随着半导体器件向高密度和小尺寸发展，MOS器件是主要的驱动力，传统设计通过控制栅氧化层、沟道区域、阱区域、源/漏延伸区的掺杂形状、袋形注入(pocket implant)区以及源/漏极注入形状和热预算等等来获得预料的性能。注入的掺杂离子通常为具有三个或者五个价电子的元素。在专利号为6410430的美国专利中还可以发现更多与金属-氧化物-半导体方案相关的信息。
但是随着半导体器件向高密度和小尺寸发展，所述MOS器件的源极区和漏极区通常会有出现沟道穿通效应，具体为源极区与漏极区的耗尽区相连通的一种现象，所述沟道穿通效应会导致源极区与漏极区的势垒显著降低，则从源往沟道即注入大量载流子，并漂移通过源极区与漏极区的空间电荷区、形成一股很大的电流，因此沟道穿通将使得通过器件的总电流大大增加；并且在沟道穿通情况下，即使栅电压低于阈值电压，源极区与漏极区间也会有电流通过，使得MOS器件增益(gain)降低，从而使得MOS器件失效。
发明内容
本发明解决的技术问题是避免MOS器件的穿通效应，提高MOS器件的增益。
为解决上述问题，本发明提供一种MOS器件形成方法，包括：提供表面形成有栅极区的半导体衬底，所述栅极区包括栅介质层和形成在栅介质层表面的栅电极层；在所述半导体衬底内形成位于所述栅极区的两侧的LDD区；在所述LDD区位于接近所述栅极区的侧面形成与LDD相邻的第一口袋区；在所述第一口袋区内与第一口袋区下方形成第二口袋区；在所述栅极区侧壁形成侧墙；在所述半导体衬底内形成位于形成有侧墙的栅极区两侧的源极区和漏极区，所述源极区/漏极区与沟道区之间被所述第一口袋区和第二口袋区隔离。
可选的，所述第一口袋区为第一导电类型。
可选的，所述第一口袋区的形成工艺为第一离子注入，具体工艺参数为：注入角度为0度至30度，注入的离子为重离子。
可选的，当第一口袋区的导电类型为p型时，注入重离子为In离子；当第一口袋区的导电类型为n型时，注入重离子为As离子或者Sb离子。
可选的，所述第二口袋区为第一导电类型。
可选的，所述第二口袋区的形成工艺为第二离子注入，具体工艺参数为：注入角度为0度至45度，注入的离子为轻离子。
可选的，当第二口袋区150的导电类型为p型时，注入轻离子为B离子；当第二口袋区150的导电类型为n型时，注入轻离子为P离子。
可选的，所述LDD区为第二导电类型。
可选的，所述半导体衬底具有第一导电类型。
本发明还提供一种MOS器件，包括：半导体衬底；形成在半导体衬底表面的栅极区，所述栅极区包括栅介质层和形成在栅介质层表面的栅电极层；形成在半导体衬底表面并位于栅极区侧壁的侧墙；位于半导体衬底内的并位于栅极区两侧的LDD区；位于半导体衬底内的并形成有侧墙的栅极区两侧的源极区/漏极区；位于半导体衬底内且位于LDD区、源极区、漏极区和沟道区之间的第一口袋区；位于半导体衬底内且位于LDD区、源极区、漏极区和沟道区之间并部分位于位于第一口袋区部分位于第一口袋区下方的第二口袋区。
可选的，所述第一口袋区具有第一导电类型。
可选的，所述第一口袋区具有重离子形成的第一导电类型。
可选的，所述第二口袋区具有第一导电类型。
可选的，所述第二口袋区具有轻离子形成的第一导电类型。
可选的，所述半导体衬底具有第一导电类型。
可选的，所述LDD区具有第二导电类型。
与现有技术相比，本发明具有以下优点：本发明通过在源极区/漏极区以及LDD区与沟道区之间形成第一口袋区和第二口袋区，所述第一口袋区和第二口袋区的离子类型与LDD区相反且围绕LDD区、源极区和漏极区，本发明形成的MOS器件能够有效的控制MOS器件增益的降低和避免出现沟道穿通效应。
附图说明
图1是本发明MOS器件的形成方法的一实施例的流程示意图；
图2至图7为本发明MOS器件的形成方法的一实施例的过程示意图。
具体实施方式
由背景技术可知，随着半导体器件向高密度和小尺寸发展，所述MOS器件的源极区和漏极区通常会有出现沟道穿通效应，从而降低MOS器件增益。具体为源极区与漏极区的耗尽区相连通的一种现象，所述沟道穿通效应会导致源极区与漏极区的势垒显著降低，则从源往沟道即注入大量载流子，并漂移通过源极区与漏极区的空间电荷区、形成一股很大的电流，因此沟道穿通将使得通过器件的总电流大大增加；并且在沟道穿通情况下，即使栅电压低于阈值电压，源极区与漏极区间也会有电流通过，降低了MOS器件的增益，从而使得MOS器件失效。
为此，本发明的发明人提供了一种优化的MOS器件形成方法，包括：提供表面形成有栅极区的半导体衬底，所述栅极区包括栅介质层和形成在栅介质层表面的栅电极层；在所述半导体衬底内形成位于所述栅极区的两侧的LDD区；在所述LDD区位于接近所述栅极区的侧面形成与LDD相邻的第一口袋区；在所述第一口袋区内与第一口袋区下方形成第二口袋区；在所述栅极区侧壁形成侧墙；在所述半导体衬底内形成位于形成有侧墙的栅极区两侧的源极区和漏极区，所述源极区/漏极区与沟道区之间被所述第一口袋区和第二口袋区隔离。
可选的，所述第一口袋区为第一导电类型。
可选的，所述第一口袋区的形成工艺为第一离子注入，具体工艺参数为：注入角度为0度至30度，注入的离子为重离子。
可选的，当第一口袋区的导电类型为p型时，注入重离子为In离子；当第一口袋区的导电类型为n型时，注入重离子为As离子或者Sb离子。
可选的，所述第二口袋区为第一导电类型。
可选的，所述第二口袋区的形成工艺为第二离子注入，具体工艺参数为：注入角度为0度至45度，注入的离子为轻离子。
可选的，当第二口袋区150的导电类型为p型时，注入轻离子为B离子；当第二口袋区150的导电类型为n型时，注入轻离子为P离子。
可选的，所述LDD区为第二导电类型。
可选的，所述半导体衬底具有第一导电类型。
本发明还提供一种MOS器件，包括：半导体衬底；形成在半导体衬底表面的栅极区，所述栅极区包括栅介质层和形成在栅介质层表面的栅电极层；形成在半导体衬底表面并位于栅极区侧壁的侧墙；位于半导体衬底内的并位于栅极区两侧的LDD区；位于半导体衬底内的并形成有侧墙的栅极区两侧的源极区/漏极区；位于半导体衬底内且位于LDD区、源极区、漏极区和沟道区之间的第一口袋区；位于半导体衬底内且位于LDD区、源极区、漏极区和沟道区之间并部分位于位于第一口袋区部分位于第一口袋区下方的第二口袋区。
可选的，所述第一口袋区具有第一导电类型。
可选的，所述第一口袋区具有重离子形成的第一导电类型。
可选的，所述第二口袋区具有第一导电类型。
可选的，所述第二口袋区具有轻离子形成的第一导电类型。
可选的，所述半导体衬底具有第一导电类型。
可选的，所述LDD区具有第二导电类型。
与现有技术相比，本发明具有以下优点：本发明通过在源极区/漏极区以及LDD区与沟道区之间形成第一口袋区和第二口袋区，所述第一口袋区和第二口袋区的离子类型与LDD区相反且围绕LDD区、源极区和漏极区，本发明形成的MOS能够避免出现沟道穿通效应，有效控制MOS器件的增益。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1是本发明MOS器件的形成方法的一实施例的流程示意图，图2至图7为本发明MOS器件的形成方法的一实施例的过程示意图。下面结合图1至图7对本发明的MOS器件的形成方法进行说明。
本发明的MOS器件的形成方法包括步骤：
步骤S101，提供表面形成有栅极区的半导体衬底，所述栅极区包括栅介质层和形成在栅介质层表面的栅电极层；所述半导体衬底具有第一导电类型。
参考图2，所述半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述衬底100也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底100还可以具有外延层或绝缘层上硅结构；所述的半导体衬底100还可以是其它半导体材料，这里不再一一列举。
半导体衬底100具有第一导电类型，例如半导体衬底100可以是n型或者是p型，所述具有第一导电类型的半导体衬底100可以直接向半导体衬底供应商购买得到也可以通过向半导体衬底100内注入具有n型或者p型的离子得到。
所述半导体衬底100表面形成有栅极区110，所述栅极区110包括栅介质层111和形成在栅介质层111表面的栅电极层112。
所述形成栅极区110的步骤包括：在所述半导体衬底100表面形成栅介质薄膜；在所述栅介质薄膜表面形成栅电极薄膜；在所述栅电极薄膜表面形成与所述栅极区110对应的光刻胶图形；以所述与所述栅极区110对应的光刻胶图形为掩膜，依次刻蚀所述栅电极薄膜和栅介质薄膜，形成栅极区110。
所述形成栅极区110还可以参考现有的形成栅极区工艺，上述形成栅极区110的步骤中可以选用氧化工艺，光刻工艺和等离子体刻蚀等工艺，在这里就不一一赘述。
所述栅介质层111材料可以为氧化硅或者氮化硅；所述栅电极层112可以为多晶硅或者金属。
步骤S102，在所述半导体衬底内形成位于所述栅极区的两侧的LDD区(浅掺杂漏极区)。
参考图3，所述LDD区120用于减小MOS器件的热载流子效应，所述LDD区120可以通过在半导体衬底100表面形成光刻胶图形，以所述光刻胶图形和栅极为掩膜，向半导体衬底100进行离子注入形成，需要特别指出的是，所述离子注入的离子类型为具有第二导电类型，与半导体衬底100的导电类型相反。
在一实施例中，所述半导体衬底100的导电类型为n型，那么LDD区的导电类型为p型。
在另一实施例中，所述半导体衬底100的导电类型为p型，那么LDD区的导电类型为n型。
所述离子注入工艺可以选用现有的离子注入工艺，在这里不再赘述。
现有的MOS会在形成LDD区后，然后在栅极区侧壁形成侧墙，再在半导体衬底内形成源极区和漏极区，由背景技术可知，随着MOS器件向小尺寸发展，现有的MOS容易出现沟道穿通及MOS期间增益降低的现象，为了避免形成的MOS器件因沟道穿通和增益下降现象而失效，现有的改进技术会在LDD区与沟道区交界处形成一个口袋区，以避免MOS出现沟道穿通现象和控制器件的增益。
但本发明的发明人经过大量的实验研究发现，现有避免MOS器件出现沟道穿通现象有很大的缺陷，现有的改进技术形成的MOS器件的源极区和漏极区在半导体衬底内的深度深于LDD区，随着MOS器件的进一步等比例缩小，所述源极区和漏极区未被口袋区隔离的部分依然会出现部分沟道穿通现象。
为此，本发明的发明人经过进一步的实验，提出一种优化的MOS器件形成方法，参考图4，如步骤S103所述，在所述LDD区120位于接近所述栅极区110的侧面形成与LDD相邻的第一口袋区140。
需要特别指出的是，所述第一口袋区140的导电类型为第一导电类型，与LDD区120的导电类型相反。
在一实施例中，所述LDD区120导电类型为n型，那么第一口袋区140的导电类型为p型。
在另一实施例中，所述LDD区120导电类型为p型，那么第一口袋区140的导电类型为n型。
所述第一口袋区140的形成工艺为第一离子注入，所述第一离子注入的具体参数为：注入角度为0度至30度，注入的离子为重离子，注入能量和注入剂量可以根据制造MOS的参数而设定，本发明的发明人经过大量实验，发现通过注入角度为0度至30度，注入的离子为重离子所形成的第一口袋区140，能够在所述LDD区120与沟道区130界面形成较佳的隔离效果。
需要特别指出的是，当第一口袋区140的导电类型为p型时，注入重离子为In离子。
当第一口袋区140的导电类型为n型时，注入重离子为As离子或者Sb离子。
本发明的发明人经过大量的工作研究，发现形成第一口袋区140为注入重离子时，因为注入的离子质量和体积较大，在注入半导体衬底100后，定位准确，不容易扩散。
步骤S104，在所述第一口袋区140内与第一口袋区140下方形成第二口袋区。
参考图5，所述第二口袋区150和第一口袋区140将后续形成的源极区/漏极区与沟道区130隔离，避免了本发明形成的MOS出现沟道穿通效应。
所述第二口袋区150为第一导电类型，与LDD区120的导电类型相反。
在一实施例中，所述LDD区120导电类型为n型，那么第二口袋区150的导电类型为p型。
在另一实施例中，所述LDD区120导电类型为p型，那么第二口袋区150的导电类型为n型。
所述第二口袋区150的形成工艺为第二离子注入，所述第二离子注入的具体参数为：注入角度为0度至45度，注入的离子为轻离子，注入能量和注入剂量可以根据制造MOS器件的参数而设定，本发明的发明人经过大量的实验，发现通过注入角度为0度至45度，注入的离子为轻离子所形成的第二口袋区150能够对后续的源极区/漏极区与沟道区130之间形成较好的隔离效果。
需要特别指出的是，当第二口袋区150的导电类型为p型时，注入轻离子为B离子。
当第二口袋区150的导电类型为n型时，注入轻离子为P离子。
需要特别指出的是，所述第二离子注入的离子类型为轻离子，因为注入的离子质量和体积较小，注入之后离子会较容易扩散，形成比较大的口袋区，避免了由于口袋区的范围不够而导致出现的部分沟道穿通效应和MOS器件增益下降。
步骤S105，在所述栅极区110侧壁形成侧墙。
参考图6，所述侧墙160材料选自二氧化硅或者氮化硅。
所述侧墙160的形成步骤包括：在半导体衬底100表面形成覆盖所述栅极区110的侧墙薄膜；对所述薄膜采用回刻蚀工艺，形成所述侧墙160。
所述侧墙薄膜的形成工艺可以为现有的CVD工艺，所述回刻蚀工艺也为本领域技术人员公知的技术，在这里不再赘述。
步骤S106，在所述半导体衬底内形成源极区和漏极区，所述源极区/漏极区与沟道区130之间被所述第一口袋区和第二口袋区隔离。
参考图7，所述形成源极区170和漏极区180的工艺可以为离子注入工艺，具体包括：在衬底表面形成与源极区170和漏极区180对应的光刻胶图形；以所述光刻胶图形和形成有侧墙160的栅极110为掩膜，对半导体衬底100进行离子注入，形成源极区170和漏极区180，其中源极区170位于形成有侧墙160的栅极区110的一侧，漏极区180位于形成有侧墙160的栅极区110的另一侧。
需要特别指出的是，所述源极区170/漏极区180与沟道区130之间被所述第一口袋区140和第二口袋区150隔离。
参考图7，采用上述工艺形成的MOS器件，包括：半导体衬底100，所述半导体衬底100具有第一导电类型；形成在半导体衬底100表面的栅极区110，所述栅极区110包括栅介质层111和形成在栅介质层111表面的栅电极层112；形成在半导体衬底100表面并位于栅极区侧壁的侧墙160；位于半导体衬底内的并位于栅极区110两侧的LDD区120，所述LDD区120具有第二导电类型；位于半导体衬底内的并位于形成有侧墙160的栅极区110一侧的源极区170；位于半导体衬底内的并位于形成有侧墙160的栅极区110另一侧的漏极区180；位于半导体衬底100内且位于LDD区120、源极区170、漏极区180和沟道区130之间的第一口袋区140；位于半导体衬底100内且位于LDD区120、源极区170、漏极区180和沟道区130之间并部分位于第一口袋区140内部分位于第一口袋区140下方的第二口袋区150，所述第一口袋区140和第二口袋区150具有第一导电类型，且所述第一口袋区140具有重离子形成的第一导电类型，且所述第二口袋区150具有轻离子形成的第一导电类型。
本发明通过在源极区170/漏极区180以及LDD区120与沟道区130之间形成第一口袋区140和第二口袋区150，所述第一口袋区140和第二口袋区150的离子类型与LDD区120相反且围绕LDD区120、源极区170和漏极区180，本发明形成的MOS器件能够有效避免出现沟道穿通效应和控制MOS器件增益降低。
Claims (16)
1.一种MOS器件形成方法，其特征在于，包括：
提供表面形成有栅极区的半导体衬底，所述栅极区包括栅介质层和形成在栅介质层表面的栅电极层；
在所述半导体衬底内形成位于所述栅极区的两侧的LDD区；
在所述LDD区位于接近所述栅极区的侧面形成与LDD相邻的第一口袋区；
在所述第一口袋区内与第一口袋区下方形成第二口袋区；
在所述栅极区侧壁形成侧墙；
在所述半导体衬底内形成位于形成有侧墙的栅极区两侧的源极区和漏极区，所述源极区/漏极区与沟道区之间被所述第一口袋区和第二口袋区隔离。
2.如权利要求1所述的MOS器件形成方法，其特征在于，所述第一口袋区为第一导电类型。
3.如权利要求2所述的MOS器件形成方法，其特征在于，所述第一口袋区的形成工艺为第一离子注入，具体工艺参数为：注入角度为0度至30度，注入的离子为重离子。
4.如权利要求3所述的MOS器件形成方法，其特征在于，当第一口袋区的导电类型为p型时，注入重离子为In离子；当第一口袋区的导电类型为n型时，注入重离子为As离子或者Sb离子。
5.如权利要求2所述的MOS器件形成方法，其特征在于，所述第二口袋区为第一导电类型。
6.如权利要求5所述的MOS器件形成方法，其特征在于，所述第二口袋区的形成工艺为第二离子注入，具体工艺参数为：注入角度为0度至45度，注入的离子为轻离子。
7.如权利要求6所述的MOS器件形成方法，其特征在于，当第二口袋区150的导电类型为p型时，注入轻离子为B离子；当第二口袋区150的导电类型为n型时，注入轻离子为P离子。
8.如权利要求2所述的MOS器件形成方法，其特征在于，所述LDD区为第二导电类型。
9.如权利要求2所述的MOS器件形成方法，其特征在于，所述半导体衬底具有第一导电类型。
10.一种MOS器件，其特征在于，包括：
半导体衬底；
形成在半导体衬底表面的栅极区，所述栅极区包括栅介质层和形成在栅介质层表面的栅电极层；
形成在半导体衬底表面并位于栅极区侧壁的侧墙；
位于半导体衬底内的并位于栅极区两侧的LDD区；
位于半导体衬底内的并形成有侧墙的栅极区两侧的源极区/漏极区；
位于半导体衬底内且位于LDD区、源极区、漏极区和沟道区之间的第一口袋区；
位于半导体衬底内且位于LDD区、源极区、漏极区和沟道区之间并部分位于位于第一口袋区部分位于第一口袋区下方的第二口袋区。
11.如权利要求10所述的MOS器件，其特征在于，所述第一口袋区具有第一导电类型。
12.如权利要求11所述的MOS器件，其特征在于，所述第一口袋区具有重离子形成的第一导电类型。
13.如权利要求11所述的MOS器件，其特征在于，所述第二口袋区具有第一导电类型。
14.如权利要求13所述的MOS器件，其特征在于，所述第二口袋区具有轻离子形成的第一导电类型。
15.如权利要求11所述的MOS器件，其特征在于，所述半导体衬底具有第一导电类型。
16.如权利要求11所述的MOS器件，其特征在于，所述LDD区具有第二导电类型。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20121113 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121113 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20110525 |