CN103377923A - Mos晶体管及形成方法 - Google Patents
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Abstract
一种MOS晶体管及形成方法，所述MOS晶体管的形成方法包括：提供半导体衬底，在所述半导体衬底表面形成栅极结构；在所述栅极结构两侧的半导体衬底内进行第一离子注入形成轻掺杂区；在靠近栅极结构的轻掺杂区外侧区域进行第二离子注入形成第一口袋区；在所述栅极结构侧壁表面形成侧墙；对所述栅极结构和侧墙两侧的半导体衬底进行刻蚀，形成开口；在所述开口内填充满应力材料，形成源/漏区；在靠近栅极结构的源/漏区外侧区域进行第三离子注入形成第二口袋区。通过在锗硅源/漏区或碳化硅源/漏区靠近栅极结构的外侧区域形成第二口袋区，使得所述锗硅源/漏区或碳化硅源/漏区靠近沟道区一侧的耗尽区较窄，可以缓解MOS晶体管的短沟道效应。
Description
技术领域
本发明涉及半导体领域，特别涉及一种MOS晶体管及形成方法。
背景技术
随着半导体器件集成度的不断提高，特征尺寸逐渐减小，MOS晶体管的沟道的长度也逐渐减小，栅介质层的厚度也在不断降低，由于栅极电压不会持续降低（目前至少为1V），使得所述栅氧化层受到的电场强度变大，与时间相关的介质击穿（time dependent dielectric breakdown，TDDB）也更容易发生，且容易形成热载流子注入效应（Hot Carrier Injection，HCI）。现有技术中通常采用LDD（Lightly Doped Drain，轻掺杂漏注入）离子注入对热载流子注入效应进行优化，专利号为US6004852的美国专利文献公开一种制作LDD源/漏区的方法，利用减小LDD离子注入的剂量和增大LDD注入能量，获得较深的LDD结，减小横向电场强度，从而减弱热载流子注入问题。
但上述方法可能导致短沟道效应（SCE，Short Channel Effect），为了缓解短沟道效应，现有技术中，在形成LDD源/漏区后，对所述LDD源/漏区靠近沟道区的两侧再进行口袋区（Pocket）注入，所述口袋区注入的杂质离子的类型与LDD注入的杂质离子的类型相反，使得所述LDD源/漏区靠近沟道区的两侧的耗尽区变窄，能缓解短沟道效应。随着技术的发展，为了提高沟道区的载流子的迁移率，现有的MOS晶体管还采用锗硅或碳化硅材料形成源/漏区以对沟道区产生拉伸应力或压缩应力，提高沟道区的载流子的迁移率。
请参考图1至图5，为利用现有LDD注入工艺和锗硅源/漏区工艺的MOS晶体管的形成过程的剖面结构示意图。
请参考图1，提供半导体衬底10，在所述半导体衬底10表面形成栅介质层11，在所述栅介质层11表面形成栅电极12；
请参考图2，以所述栅电极12为掩膜，对所述栅电极12两侧的半导体衬底10进行LDD注入，形成LDD源/漏区15，对靠近沟道区14的LDD源/漏区15两侧再进行口袋区（Pocket）注入，形成口袋区16；
请参考图3，在所述栅介质层11和栅电极12的侧壁表面形成侧墙13；
请参考图4，以所述侧墙13和栅电极12为掩膜，对所述侧墙13两侧的半导体衬底100进行刻蚀，形成沟槽17；
请参考图5，在所述沟槽内填充满锗硅，形成锗硅源/漏区18，所述锗硅源/漏区原位掺杂有杂质离子。
但发明人发现，所述采用锗硅或碳化硅材料形成源/漏区的技术会使得MOS晶体管的短沟道效应变得严重。
发明内容
本发明解决的问题是提供一种MOS晶体管及形成方法，可以在提高沟道区载流子的迁移率的同时，还能有效缓解短沟道效应。
为解决上述问题，本发明技术方案提供了一种MOS晶体管的形成方法，包括：
提供半导体衬底，在所述半导体衬底表面形成栅极结构；
在所述栅极结构两侧的半导体衬底内进行第一离子注入形成轻掺杂区；
在靠近栅极结构的轻掺杂区外侧区域进行第二离子注入形成第一口袋区；
在所述栅极结构侧壁表面形成侧墙；
对所述栅极结构和侧墙两侧的半导体衬底进行刻蚀，形成开口；
在所述开口内填充满应力材料，形成源/漏区；
在靠近栅极结构的源/漏区外侧区域进行第三离子注入形成第二口袋区。
可选的，所述第三离子注入工艺在形成所述源/漏区之后进行。
可选的，所述第三离子注入工艺在形成所述第一口袋区之后，在形成所述侧墙之前进行。
可选的，所述第三离子注入工艺在形成所述第一侧墙之后，在形成所述源/漏区之前进行。
可选的，所述应力材料为锗硅或碳化硅。
可选的，所述开口内的应力材料原位掺杂有杂质离子或通过第四离子注入工艺掺杂有杂质离子。
可选的，当所述MOS晶体管为PMOS晶体管，所述源/漏区为锗硅源/漏区，所述原位掺杂的离子，第一离子注入工艺、第四离子注入工艺注入的离子为P型杂质离子，所述第二离子注入工艺、第三离子注入工艺注入的离子为N型杂质离子。
可选的，当所述MOS晶体管为NMOS晶体管，所述源/漏区为锗硅源/漏区，所述原位掺杂的离子，第一离子注入工艺、第四离子注入工艺注入的离子为N型杂质离子，所述第二离子注入工艺、第三离子注入工艺注入的离子为P型杂质离子。
可选的，所述第三离子注入工艺形成第二口袋区的注入能量范围为30KeV~80KeV，注入的剂量范围为1E13atom/cm2~5E13atom/cm2，注入的角度范围为0°~40°。
可选的，所述第二离子注入工艺形成第一口袋区的注入能量范围为30KeV~60KeV，注入的剂量范围为1E13atom/cm2~5E13atom/cm2，注入的角度范围为0°~40°。
可选的，所述第二口袋区的深度大于或等于所述第一口袋区的深度。
可选的，所述第一口袋区、第二口袋区的掺杂浓度大于沟道区的半导体衬底中的掺杂浓度。
本发明技术方案还提供了一种MOS晶体管，包括：
半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构侧壁表面的侧墙；
位于所述栅极结构两侧的半导体衬底内的轻掺杂区；
位于靠近栅极结构的轻掺杂区外侧区域的第一口袋区；
位于所述栅极结构和侧墙两侧的半导体衬底内的开口，所述开口内填充满应力材料，形成源/漏区；
位于靠近栅极结构的源/漏区外侧区域的第二口袋区。
可选的，所述第一口袋区与第二口袋区的掺杂离子的类型相同，且与轻掺杂区、源/漏区中掺杂离子的类型相反。
可选的，所述第二口袋区的深度大于或等于所述第一口袋区的深度。
可选的，所述第一口袋区、第二口袋区的掺杂浓度大于沟道区的半导体衬底中的掺杂浓度。
可选的，所述应力材料为掺杂有杂质离子的锗硅或碳化硅。
与现有技术相比，本发明具有以下优点：
本发明实施例通过在源/漏区靠近栅极结构的一侧区域形成第二口袋区，由于所述第二口袋区中掺杂的杂质离子的类型与所述源/漏区中掺杂的杂质离子的类型相反，所述第二口袋区中掺杂的杂质离子的浓度大于沟道区的半导体衬底中掺杂离子的浓度，使得所述源/漏区靠近沟道区一侧的耗尽区较窄，可以缓解MOS晶体管的短沟道效应。
进一步的，由于所述源/漏区的材料为掺杂有杂质离子的锗硅或碳化硅，利用所述锗硅或碳化硅材料形成的源/漏区，可以提高沟道区的载流子的迁移率，提高了MOS晶体管的电学性能。
附图说明
图1至图5是现有技术的MOS晶体管的形成过程的剖面结构示意图；
图6为本发明实施例的MOS晶体管的形成方法的流程示意图；
图7至图13为本发明实施例的MOS晶体管的形成过程的剖面结构示意图。
具体实施方式
在背景技术中，发明人实验发现，具有LDD源/漏区的MOS晶体管采用锗硅或碳化硅材料形成的源/漏区技术提高沟道区载流子的迁移率的同时，会使得MOS晶体管的短沟道效应变得严重。发明人经过研究发现，由于在对所述侧墙两侧的半导体衬底进行刻蚀形成沟槽时，往往会刻蚀掉部分口袋区，后续在沟槽中形成的锗硅或碳化硅材料在靠近沟道区的一侧不具有口袋区，使得对应源/漏区靠近沟道区一侧的耗尽区较宽，容易产生短沟道效应。且在现有技术中，为了提高对沟道区产生的拉伸应力或压缩应力，提高沟道区的载流子的迁移率，所述侧墙两侧形成的沟槽侧壁多为“∑”形状，但所述“∑”形状的沟槽会刻蚀更多的口袋区，使得短沟道效应越发严重。
为此，发明人经过研究，提出了一种MOS晶体管及形成方法，所述MOS晶体管的形成方法具体包括：提供半导体衬底，在所述半导体衬底表面形成栅极结构；在所述栅极结构两侧的半导体衬底内进行第一离子注入形成轻掺杂区；在靠近栅极结构的轻掺杂区外侧区域进行第二离子注入形成第一口袋区；在所述栅极结构侧壁表面形成侧墙；对所述栅极结构和侧墙两侧的半导体衬底进行刻蚀，形成开口；在所述开口内填充满碳化硅或锗硅，形成源/漏区；在靠近栅极结构的源/漏区外侧区域进行第三离子注入形成第二口袋区。由于所述第二口袋区形成在靠近栅极结构的源/漏区外侧区域，且由于所述第二口袋区中掺杂的杂质离子的类型与所述源/漏区中掺杂的杂质离子的类型相反，所述第二口袋区中掺杂的杂质离子的浓度大于沟道区的半导体衬底中掺杂离子的浓度，使得所述源/漏区靠近沟道区一侧的耗尽区较窄，可以缓解MOS晶体管的短沟道效应，同时利用所述锗硅或碳化硅材料形成的源/漏区，可以提高沟道区的载流子的迁移率，提高了MOS晶体管的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
请参考图6，为本发明实施例的MOS晶体管的形成方法的流程示意图，具体包括：
步骤S101，提供半导体衬底，在所述半导体衬底表面形成栅极结构；
步骤S102，在所述栅极结构两侧的半导体衬底内进行第一离子注入形成轻掺杂区；
步骤S103，在靠近栅极结构的轻掺杂区外侧区域进行第二离子注入形成第一口袋区；
步骤S104，在所述栅极结构侧壁表面形成侧墙；
步骤S105，对所述栅极结构和侧墙两侧的半导体衬底进行刻蚀，形成开口；
步骤S106，在所述开口内填充满锗硅，形成锗硅源/漏区；
步骤S107，在靠近栅极结构的源/漏区外侧区域进行第三离子注入形成第二口袋区。
具体的，图7至图13为本发明实施例的MOS晶体管的形成过程的剖面结构示意图。
请参考图7，提供半导体衬底100，在所述半导体衬底100表面形成栅介质层111，在所述栅介质层111表面形成栅电极112，所述栅介质层111和栅电极112构成栅极结构110。
所述半导体衬底100为硅衬底、硅锗衬底、绝缘体上硅衬底其中的一种，在其他实施例中，所述半导体衬底表面还可以形成有外延层，所述半导体衬底表面还可以原位掺杂有杂质离子。本领域的技术人员可以根据待形成的半导体结构选择所述半导体衬底的类型，因此所述半导体衬底的类型不应过分限制本发明的保护范围。
所述半导体衬底100内还形成有浅沟槽隔离结构（未图示），所述浅沟槽隔离结构位于相邻的器件之间，用于电隔离相邻的器件。所述浅沟槽隔离结构的具体形成工艺为本领域技术人员的公知技术，在此不再赘述。
所述栅介质层111的材料为氧化硅或高K介质材料，所述栅电极112的材料为多晶硅或金属。
在本实施例中，所述栅介质层111的材料为氧化硅，所述栅电极112的材料为多晶硅，具体形成工艺为：在所述半导体衬底100表面利用氧化工艺形成氧化硅层（未图示），在所述氧化硅层表面利用化学气相沉积工艺形成多晶硅层（未图示），在所述多晶硅层表面形成光刻胶层（未图示）；对所述光刻胶层进行曝光显影，形成光刻胶图形，所述光刻胶图形定义出栅极结构的形状；以所述光刻胶图形为掩膜，依次对所述多晶硅层、氧化硅层进行刻蚀，对应地，形成栅介质层111和栅电极112的栅极结构110。
在其他实施例中，当所述待形成的栅极结构为金属栅极，所述栅介质层的材料为高K介质材料，所述栅电极的材料为金属时，采用“前栅”工艺或“后栅”工艺形成所述金属栅极。由于采用“前栅”工艺或“后栅”工艺形成金属栅极为本领域技术人员的公知技术，在此不作详述。
在本发明实施例中，所述待形成的MOS晶体管为PMOS晶体管，所述半导体衬底100内掺杂有N型杂质离子，后续形成的源/漏区为锗硅源/漏区，后续原位掺杂的离子，第一离子注入工艺、第四离子注入工艺注入的离子为P型杂质离子，第二离子注入工艺、第三离子注入工艺注入的离子为N型杂质离子。所述P型杂质离子包括硼、镓、铟，所述N型杂质离子包括磷、砷、锑。
在其他实施例中，当待形成的MOS晶体管为NMOS晶体管，所述半导体衬底内掺杂有P型杂质离子，后续形成的源/漏区为碳化硅源/漏区，后续原位掺杂的离子，第一离子注入工艺、第四离子注入工艺注入的离子为N型杂质离子，第二离子注入工艺、第三离子注入工艺注入的离子为P型杂质离子。
请参考图8，在所述栅极结构110两侧的半导体衬底100内进行第一离子注入形成轻掺杂区130。
在本发明实施例中，所述轻掺杂区130的形成工艺为：以所述栅极结构110和图形化的光刻胶层（未图示）为掩膜，在所述栅极结构110两侧的半导体衬底100内注入杂质离子。由于所述待形成的MOS晶体管为PMOS晶体管，所述杂质离子为P型离子，为硼、镓、铟其中的一种或几种，所述注入的杂质离子的剂量范围为2E14atom/cm2~2E15atom/cm2，注入的能量范围为0.5KeV~4KeV，注入的倾斜角度范围为0°~15°。本发明实施例中的倾斜角度为离子注入的方向与半导体衬底法线方向之间夹角的锐角值。所述轻掺杂区130可以缓解MOS晶体管的热载流子注入效应。
请参考图9，在靠近栅极结构110的轻掺杂区130外侧区域进行第二离子注入形成第一口袋区140。
所述第一口袋区140的注入离子的类型与半导体衬底的掺杂离子的类型相同，与后续形成的源/漏区的掺杂离子的类型相反。在本发明实施例中，所述第一口袋区140的注入离子为N型离子，为磷、砷、锑其中的一种或几种，且所述注入后第一口袋区140杂质离子的浓度大于沟道区的半导体衬底杂质离子的浓度，使得在所述轻掺杂区130靠近栅极结构110的外侧区域的耗尽区的宽度变窄，能缓解MOS晶体管的短沟道效应。
在本发明实施例中，所述第二注入离子的剂量范围为1E13atom/cm2~5E13atom/cm2，注入的能量范围为30KeV~60KeV，注入的倾斜角度范围为0°~40°。由于所述第二注入离子的能量较大，且注入的角度也较大，使得所述第一口袋区140可以包裹住轻掺杂区130，特别是包裹住靠近栅极结构110的轻掺杂区130外侧，使得所述靠近栅极结构110的轻掺杂区130外侧区域的耗尽区的宽度变窄，能缓解MOS晶体管的短沟道效应。
在其他实施例中，所述第二离子注入形成第一口袋区还可以在形成所述轻掺杂区之前进行。
请参考图10，在所述栅极结构110侧壁表面形成侧墙120。
所述侧墙120为氧化硅层、氮化硅层或者两者的叠层结构。在本实施例中，所述侧墙120为氧化硅层、氮化硅层的叠层结构。由于形成侧墙的工艺为本领域技术人员的公知技术，在此不作详述。
请参考图11，对所述栅极结构110和侧墙120两侧的半导体衬底100进行刻蚀，形成开口150。
所述刻蚀工艺可以为干法刻蚀工艺，也可以为湿法刻蚀工艺，也可以为干法刻蚀、湿法刻蚀的混合工艺。在本发明实施例中，先以所述侧墙120和栅极结构110为掩膜，依次对所述半导体衬底100进行干法刻蚀，形成剖面图形为矩形的开口（未图示）；然后利用湿法刻蚀工艺对所述矩形的开口暴露出的半导体衬底100进行湿法刻蚀，形成侧壁为“∑”形状的开口150。由于所述湿法刻蚀是各向同性的，使得所述开口会向沟道区一侧突出，后续形成锗硅源/漏区或碳化硅源/漏区时，向沟道区突出的锗硅源/漏区或碳化硅源/漏区能进一步提高沟道区的拉伸或压缩应力。但所述“∑”形状的开口会刻蚀更多的第一口袋区，容易使得短沟道效应越发严重。
请参考图12，在所述开口150内填充满锗硅，形成锗硅源/漏区160。
在本发明实施例中，所述开口内填充的应力材料为锗硅，在其他实施例例中，所述开口内填充的应力材料为碳化硅或其他能产生应力的材料。
在所述开口150内填充满锗硅的工艺为选择性外延工艺，例如气相外延生长或固相外延生长等。在本发明实施例中，在形成锗硅源/漏区160的气相外延生长工艺中，所述反应气体内掺杂有P型杂质离子，为硼、镓、铟其中的一种或几种，使得形成的锗硅源/漏区160中原位掺杂有P型杂质离子。
在其他实施例中，在形成所述锗硅源/漏区后，对所述锗硅源/漏区进行第四离子注入，使得所述锗硅源/漏区内重掺杂有P型杂质离子。
在其他实施例中，还可以先在所述锗硅源/漏区中原位掺杂有P型杂质离子，在形成所述锗硅源/漏区后，再对所述锗硅源/漏区进行第四离子注入，使得所述锗硅源/漏区内P型杂质离子重掺杂。
请参考图13，在靠近栅极结构110的锗硅源/漏区160外侧区域进行第三离子注入形成第二口袋区170。
所述第二口袋区170的注入离子的类型与第一口袋区140的注入离子的类型相同。在本发明实施例中，所述第二口袋区170的注入离子为N型离子，为磷、砷、锑其中的一种或几种。所述第三离子注入的浓度可以与第二离子注入的浓度相等，也可以不相等。所述第三离子注入、第二离子注入的浓度大于沟道区的半导体衬底杂质离子的浓度，使得在靠近栅极结构110的源/漏区外侧区域的耗尽区的宽度变窄，能缓解MOS晶体管的短沟道效应。
所述第三注入离子的能量大于或等于所述第二注入离子的能量，所述第二口袋区170的深度等于或大于所述第一口袋区140的深度，即使在形成锗硅源/漏区160时会将部分第一口袋区140刻蚀掉，使得第一口袋区140不能有效的包裹锗硅源/漏区160，但所述第二口袋区170仍可以包裹住所述锗硅源/漏区160的靠近栅极结构110的外侧。在本发明实施例中，所述第二口袋区170的深度大于所述第一口袋区140的深度，所述第二口袋区170和第一口袋区140仅将部分靠近栅极结构的锗硅源/漏区160外侧包裹。在其他事实例中，通过控制第三离子注入的能量，使得第二口袋区与第一口袋区连接在一起，所述靠近栅极结构的锗硅源/漏区160外侧全部被第二口袋区170和第一口袋区140包裹。且所述注入后第二口袋区170的杂质离子的浓度大于沟道区的半导体衬底杂质离子的浓度，使得在所述锗硅源/漏区160靠近栅极结构110的外侧区域的耗尽区的宽度变窄，能缓解MOS晶体管的短沟道效应。且由于所述锗硅源/漏区160靠近栅极结构110的外侧区域形成有第二口袋区170，使得所述锗硅源/漏区160在退火扩散时不容易向沟道区扩散，降低MOS晶体管的寄生栅漏电容。
在本发明实施例中，所述第三离子注入的剂量范围为1E13atom/cm2~5E13atom/cm2，注入的能量范围为30KeV~80KeV，注入的倾斜角度范围为0°~40°。所述第三离子注入形成第二口袋区170的工艺在形成所述锗硅源/漏区160之后进行。
在其他实施例中，所述第三离子注入形成第二口袋区的工艺还可以在形成所述第一口袋区之后，在形成所述侧墙之前进行，还可以在形成所述第一侧墙之后，在形成所述锗硅源/漏区之前进行。
在形成所述锗硅源/漏区和第二口袋区后，还包括对所述半导体衬底进行高温退火工艺，使得源/漏区内的杂质离子激活，从而使得源/漏区电阻的降低和工作电流的增大，并可以减少因为离子注入产生的缺陷，提高了源/漏区的电学性能。
当所述栅极结构为金属栅极时，由于部分第二口袋区位于栅极结构下方，所述第二口袋区会影响MOS晶体管的阈值电压，通过在形成金属栅极时调节金属栅极的功函数，就可以避免MOS晶体管的阈值电压变差。
根据上述MOS晶体管的形成方法，本发明实施例还提供了一种MOS晶体管，请参考图13，具体包括：半导体衬底100，位于所述半导体衬底100表面的栅极结构110，位于所述栅极结构110侧壁表面的侧墙120；位于所述栅极结构110两侧的半导体衬底100内的轻掺杂区130；位于靠近栅极结构110的轻掺杂区130外侧区域的第一口袋区140；位于所述栅极结构110和侧墙120两侧的半导体衬底100内的开口（未图示），所述开口内填充满锗硅，形成锗硅源/漏区160；位于靠近栅极结构110的锗硅源/漏区160外侧区域的第二口袋区170。
在本发明实施例中，所述MOS晶体管为PMOS晶体管，所述源/漏区为锗硅源/漏区，在其他实施例中，所述MOS晶体管为NMOS晶体管，所述源/漏区为碳化硅源/漏区。
请参考表1，表1为本发明实施例的MOS晶体管与现有技术的MOS晶体管的测试结果对比表。所述测试项目包括漏诱生势垒降低效应（DIBL），寄生栅漏电容（Cgd）和漏极漏电流（Idoff）。
| DIBL | Cdg | Idoff | |
| 本发明实施例 | 182 | 0.2438 | 1.20E+05 |
| 现有技术 | 137 | 0.2465 | 1.77E+04 |
表1
从表1中可以很容易看出，本发明实施例采用形成两次离子注入形成两个口袋区，所述第二口袋区包裹住所述靠近栅极结构的锗硅源/漏区外侧，使得所述靠近栅极结构的锗硅源/漏区外侧区域的耗尽区的宽度变窄，所述锗硅源/漏区在退火扩散时不容易向沟道区扩散，从而使得本发明实施例因为诱生势垒降低效应导致源漏区之间的势垒高度降低变小，使得漏极漏电流降低。且由于所述锗硅源/漏区在退火扩散时不容易向沟道区扩散，所述栅极结构与源漏区之间的交叠部分变小，使得所述寄生栅漏电容变小，可以避免MOS晶体管的增益变小。
综上，本发明实施例通过在源/漏区靠近栅极结构的一侧区域形成第二口袋区，由于所述第二口袋区中掺杂的杂质离子的类型与所述源/漏区中掺杂的杂质离子的类型相反，所述第二口袋区中掺杂的杂质离子的浓度大于沟道区的半导体衬底中掺杂离子的浓度，使得所述源/漏区靠近沟道区一侧的耗尽区较窄，可以缓解MOS晶体管的短沟道效应。
进一步的，由于所述源/漏区的材料为掺杂有杂质离子的锗硅或碳化硅，利用所述锗硅或碳化硅材料形成的源/漏区，可以提高沟道区的载流子的迁移率，提高了MOS晶体管的电学性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (17)
1.一种MOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底表面形成栅极结构；
在所述栅极结构两侧的半导体衬底内进行第一离子注入形成轻掺杂区；
在靠近栅极结构的轻掺杂区外侧区域进行第二离子注入形成第一口袋区；
在所述栅极结构侧壁表面形成侧墙；
对所述栅极结构和侧墙两侧的半导体衬底进行刻蚀，形成开口；
在所述开口内填充满应力材料，形成源/漏区；
在靠近栅极结构的源/漏区外侧区域进行第三离子注入形成第二口袋区。
2.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第三离子注入工艺在形成所述源/漏区之后进行。
3.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第三离子注入工艺在形成所述第一口袋区之后，在形成所述侧墙之前进行。
4.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第三离子注入工艺在形成所述第一侧墙之后，在形成所述源/漏区之前进行。
5.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述应力材料为锗硅或碳化硅。
6.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述开口内的应力材料原位掺杂有杂质离子或通过第四离子注入工艺掺杂有杂质离子。
7.如权利要求6所述的MOS晶体管的形成方法，其特征在于，当所述MOS晶体管为PMOS晶体管，所述源/漏区为锗硅源/漏区，所述原位掺杂的离子，第一离子注入工艺、第四离子注入工艺注入的离子为P型杂质离子，所述第二离子注入工艺、第三离子注入工艺注入的离子为N型杂质离子。
8.如权利要求6所述的MOS晶体管的形成方法，其特征在于，当所述MOS晶体管为NMOS晶体管，所述源/漏区为锗硅源/漏区，所述原位掺杂的离子，第一离子注入工艺、第四离子注入工艺注入的离子为N型杂质离子，所述第二离子注入工艺、第三离子注入工艺注入的离子为P型杂质离子。
9.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第三离子注入工艺形成第二口袋区的注入能量范围为30KeV~80KeV，注入的剂量范围为1E13atom/cm2~5E13atom/cm2，注入的角度范围为0°~40°。
10.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第二离子注入工艺形成第一口袋区的注入能量范围为30KeV~60KeV，注入的剂量范围为1E13atom/cm2~5E13atom/cm2，注入的角度范围为0°~40°。
11.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第二口袋区的深度大于或等于所述第一口袋区的深度。
12.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第一口袋区、第二口袋区的掺杂浓度大于沟道区的半导体衬底中的掺杂浓度。
13.一种MOS晶体管，包括：
半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构侧壁表面的侧墙；
位于所述栅极结构两侧的半导体衬底内的轻掺杂区；
位于靠近栅极结构的轻掺杂区外侧区域的第一口袋区；
位于所述栅极结构和侧墙两侧的半导体衬底内的开口，所述开口内填充满应力材料，形成源/漏区；
其特征在于，还包括：位于靠近栅极结构的源/漏区外侧区域的第二口袋区。
14.如权利要求13所述的MOS晶体管，其特征在于，所述第一口袋区与第二口袋区的掺杂离子的类型相同，且与轻掺杂区、源/漏区中掺杂离子的类型相反。
15.如权利要求13所述的MOS晶体管，其特征在于，所述第二口袋区的深度大于或等于所述第一口袋区的深度。
16.如权利要求13所述的MOS晶体管，其特征在于，所述第一口袋区、第二口袋区的掺杂浓度大于沟道区的半导体衬底中的掺杂浓度。
17.如权利要求13所述的MOS晶体管，其特征在于，所述应力材料为掺杂有杂质离子的锗硅或碳化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN2012101335056A CN103377923A (zh) | 2012-04-28 | 2012-04-28 | Mos晶体管及形成方法 |
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Publications (1)
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| CN103377923A true CN103377923A (zh) | 2013-10-30 |
Family
ID=49462871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN2012101335056A Pending CN103377923A (zh) | 2012-04-28 | 2012-04-28 | Mos晶体管及形成方法 |
Country Status (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104681439A (zh) * | 2013-11-27 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN106158634A (zh) * | 2015-03-30 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
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