CN102054700A

CN102054700A - Pmos晶体管的制造方法

Info

Publication number: CN102054700A
Application number: CN2009101985847A
Authority: CN
Inventors: 甘正浩; 郑凯
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2009-11-10
Filing date: 2009-11-10
Publication date: 2011-05-11
Anticipated expiration: 2029-11-10
Also published as: CN102054700B

Abstract

一种PMOS晶体管的制造方法，包括：提供衬底，所述衬底内形成有N阱；在所述衬底表面形成栅极，所述栅极包括形成在衬底表面的栅介质层和形成在所述栅介质层表面的栅导电层；在所述衬底内形成低掺杂漏极区；在所述栅极侧面形成侧墙；对所述表面形成有侧墙和栅极的衬底进行F离子掺杂；在进行F离子掺杂后的衬底内形成源极区和漏极区。本发明形成的PMOS晶体管的性能高，NBTI效应小。

Description

PMOS晶体管的制造方法

技术领域

本发明涉及半导体制造领域，特别涉及PMOS晶体管的制造方法。

背景技术

在现有的MOS晶体管的制造技术中，通常首先在半导体衬底上形成栅氧层，在栅氧层上形成栅导电层，然后通过刻蚀栅导电层和栅氧层形成栅极，接着在栅极两侧的衬底中离子注入形成源极区和漏极区，从而形成MOS晶体管。其中，所述栅氧层通常利用氧化物形成，例如二氧化硅SiO₂或者掺杂的二氧化硅。在MOS晶体管的制造过程中，为了减小栅极的电阻，通常在栅导电层形成之后对栅导电层进行掺杂，例如利用离子注入的方式在PMOS器件的栅导电层中注入P型的硼离子。然后通过给MOS晶体管的栅极施加开启电压，可以在源极区和漏极区之间形成导电沟道，通过源极区和漏极区之间的电势差在导电沟道内产生漏极电流。随着温度变化漏极电流恶化的现象被称为负偏压温度不稳定性(NBTI)。公知的半导体衬底和栅氧层之间的界面存在一些电荷和电子态，被称为界面态。随着温度的变化所述界面态发生变化，从而使得漏极电流发生变化，因此上述方法形成的MOS晶体管NBTI较差。

进一步的随着半导体制造技术的飞速发展，半导体晶片朝向高集成度方向发展，因此MOS晶体管的栅临界尺寸逐渐缩小，例如临界尺寸缩小到了65nm或者45nm。因此为了提高器件的性能，通常栅氧层的厚度很薄，例如20埃，在上述栅导电层掺杂的过程中，会有注入的N型离子进入栅氧层，从而形成栅漏电流，从而影响PMOS晶体管的性能。为了解决栅极漏电流的问题，通常在栅氧层中引入氮，来降低了硼的渗透，然而因为引入了氮，对导电沟道内的载流子的迁移率产生影响，因此又进一步使得NBTI变差。

例如，公开日：2005年6月15日公开的，授权公告号为：CN100369209C，名称为：形成栅介电层(栅氧层)的方法的中国专利中，如图1所示提供了一种形成栅介电层的方法，包括：于一半导体衬底11上形成一氧化硅层；以及使用含惰性气体与氮气的等离子体对该氧化硅层进行一第一与第二掺氮步骤，以形成一栅介电层13，其中该二掺氮步骤相较之下，该第一掺氮步骤的功率较低，压力较低，但惰性气体/氮气比较高。在该方法中，半导体衬底和栅介电层交界处的导线沟道内流动的空穴因为受到阻碍，使得随温度变化流过MOS晶体管的漏极电流恶化，也就是负偏置温度不稳定性变差。

因此上述方法中存在的问题主要是MOS晶体管的NBTI较差，其次是栅漏电流使得MOS晶体管的性能变差。

发明内容

本发明解决的技术问题是降低MOS晶体管的NBTI。

为解决上述问题，本发明提供了一种PMOS晶体管的制造方法，包括：提供衬底，所述衬底内形成有N阱；在所述衬底表面形成栅极，所述栅极包括形成在衬底表面的栅介质层和形成在所述栅介质层表面的栅导电层；在所述衬底内形成低掺杂漏极区；在所述栅极侧面形成侧墙；对所述表面形成有侧墙和栅极的衬底进行F离子掺杂；在进行F离子掺杂后的衬底内形成源极区和漏极区。

与现有技术相比，本发明具有以下优点：本发明通过对所述表面形成有侧墙和栅极的衬底进行F离子掺杂，在进行F离子掺杂后的衬底内形成源极区和漏极区，使得处在PMOS的界面处的Si原子形成稳定的Si-F键，不但避免了源极区、漏极区以及栅极区的负偏压温度稳定性现象，特别对容易出现负偏压温度稳定性现象的PMOS的界面区域，例如侧墙与源极区，侧墙与漏极区，提高了界面处的Si原子的稳定，进一步提高PMOS的稳定性。

附图说明

图1为现有技术中的一种PMOS晶体管的制造过程示意图；

图2是PMOS晶体管的制造方法的一实施例的流程示意图；

图3至图8为本发明PMOS晶体管的制造方法的一实施例的过程示意图。

具体实施方式

PMOS晶体管的中半导体衬底和栅氧层之间的界面存在一些电荷和电子态，被称为界面态。随着温度的变化所述界面态发生变化，从而使得漏极电流发生变化，因此PMOS晶体管NBTI较差。

本发明提供了一种PMOS晶体管的制造方法，包括步骤：提供衬底，所述衬底内形成有N阱；在所述衬底表面形成栅极，所述栅极包括形成在衬底表面的栅介质层和形成在所述栅介质层表面的栅导电层；在所述衬底内形成低掺杂漏极区；在所述栅极侧面形成侧墙；对所述表面形成有侧墙和栅极的衬底进行F离子掺杂；在进行F离子掺杂后的衬底内形成源极区和漏极区。

可选的，所述F离子掺杂步骤在衬底表面和栅极表面形成Si-F键。

可选的，所述F离子掺杂步骤在侧墙与衬底的交界面形成的Si-F键。

可选的，所述F离子掺杂的具体工艺参数为：能量范围为5000电子伏特至7000电子伏特，注入剂量为2.5×10¹⁵cm^-2至4×10¹⁵cm^-2。

可选的，所述栅介质层材料为二氧化硅。

可选的，所述栅导电层材料为多晶硅。

可选的，所述侧墙材料为二氧化硅或氮化硅。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图2是PMOS晶体管的制造方法的一实施例的流程示意图，图3至图8为本发明PMOS晶体管的制造方法的一实施例的过程示意图。下面结合图2至图8对本发明的PMOS晶体管的制造方法进行说明。

步骤S101，提供衬底，所述衬底内形成有N阱。

参考图3，提供衬底100，所述的衬底100可以是单晶硅、多晶硅或非晶硅；所述衬底100也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底100还可以具有外延层或绝缘层上硅结构；所述的半导体衬底100还可以是其它半导体材料，这里不再一一列举。

在所述衬底100中可以具有N阱100a，所述N阱100a可以用本领域技术人员所习知的方法形成，例如，在衬底100上先通过光刻工艺定义出形成N阱100a的区域，然后进行离子注入，形成N阱100a，注入的离子为N型离子，例如磷离子。

步骤S102，在所述衬底100表面形成栅极，所述栅极包括形成在N阱100a表面的栅介质层和形成在所述栅介质层表面的栅导电层。

参考图4，在本实施例中，所述形成栅极110的步骤包括：在衬底100上形成栅介质膜(未图示)；在栅介质膜上形成栅导电膜(未图示)；在所述栅导电膜表面形成与栅极对应的光刻胶图形；以所述光刻胶图形为掩膜，依次刻蚀栅导电膜、栅介质膜，形成栅导电层112和栅介质层111。

栅介质层111的材料可以为二氧化硅。本实施例中栅介质层111利用热氧化生长或者淀积的方法产生。因为该栅介质层111起到电绝缘的作用，而且随着工艺尺寸的减小，需要该栅介质层111很薄，因此采用热氧化生长的方式可以获得高质量的栅介质层111。例如该步骤可以具体为：首先清洗衬底100，去除表面的沾污和氧化层，然后为了避免二次污染需要在几小时内将衬底100放入氧化炉，衬底100表面生在一层20埃至50埃的二氧化硅材料的栅介质层111。

栅导电层112的材料可以为多晶硅。例如栅导电层112可以采用化学气相淀积形成，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积等。因为LPCVD具有优良的台阶覆盖能力。因此本实施例中在栅导电层112的形成过程采用LPCVD。本领域技术人员可以根据制造工艺来确定栅导电层112所需的的厚度。

步骤S 103，在所述衬底100内形成低掺杂漏极区；

参考图5，所述低掺杂漏极区101用于避免由于栅极结构的沟道长度不断减小所导致的沟道电流。

所述低掺杂漏极区101的形成步骤包括：在所述衬底100表面形成与低掺杂漏极区对应的光刻胶图形；以所述光刻胶图形和栅极110为掩膜，对所述衬底100进行离子注入，形成低掺杂漏极区101。

作为一个具体实施例，所述离子注入的类型为P型，注入离子为硼或者氟化硼离子，则能量范围为1KeV至100KeV，注入剂量为每平方厘米14次方至15次方数量级的原子个数。

步骤S104，在所述栅极110侧面形成侧墙。

参考图6，所述侧墙113材料选自二氧化硅或者氮化硅。

所述侧墙113的形成步骤包括：在衬底100表面形成覆盖所述栅极110的侧墙薄膜；对所述薄膜采用回刻蚀工艺，形成所述侧墙113。

所述侧墙薄膜的形成工艺可以为现有的CVD工艺，所述回刻蚀工艺也为本领域技术人员公知的技术，在这里不再赘述。

步骤S105，对所述表面形成有侧墙113和栅极110的衬底100进行F离子掺杂。

参考图7，在本实施例中，所述F离子掺杂选用离子注入工艺，注入离子为氟化硼BF2，离子注入的工艺为：能量范围为5000电子伏特至7000电子伏特，注入剂量为2.5×10¹⁵cm^-2至4×10¹⁵cm^-2。

上述步骤用于减低PMOS晶体管的NBTI特性。

具体的，由背景技术可知，在现有的MOS晶体管的制造过程中，为了减小栅极的电阻，通常在栅导电层形成之后对栅导电层进行掺杂，例如利用离子注入的方式在PMOS器件的栅导电层中注入P型的硼离子。然后通过给MOS晶体管的栅极施加开启电压，可以在源极区和漏极区之间形成导电沟道，通过源极区和漏极区之间的电势差在导电沟道内产生漏极电流。随着温度变化漏极电流恶化的现象被称为负偏压温度不稳定性(NBTI)。

本发明的发明人经过大量的实验，研究发现：在半导体衬底和栅氧层之间的界面的硅原子在现在有离子注入工艺(例如形成N阱、源极区或者漏极区的离子注入工艺)中，容易与H离子结合，形成Si-H的悬挂键，而Si-H的悬挂键很不稳定，比较容易随着温度变化导致漏极电流恶化，加剧MOS晶体管的负偏压温度不稳定性。

为此，本发明的发明人通过对所述表面形成有侧墙113和栅极110的衬底100进行F离子掺杂，使得在衬底100表面和栅极110表面的硅原子形成Si-F键，Si-F键为一种稳定的键，不会随着温度变化导致漏极电流恶化，提高了MOS晶体管的稳定性，避免了负偏压温度不稳定性现象出现。

且本发明的发明人进一步研究发明，负偏压温度不稳定性现象在侧墙113与源极区或者漏极区的交界面更为明显，本发明通过形成有侧墙113和栅极110的衬底100进行F离子掺杂，不但在栅极表面形成稳定的Si-F键，而且在侧墙113与衬底的交界面也形成稳固的Si-F键，整体的提高整个MOS晶体管的稳定性。

步骤S106，在进行F离子掺杂后的衬底100内形成源极区和漏极区。

参考图8，所述形成源极区121和漏极区122的工艺可以为离子注入工艺，具体包括：在衬底表面形成与源极区121和漏极区122对应的光刻胶图形；以所述光刻胶图形和形成有侧墙113的栅极110为掩膜，对所述进行F离子掺杂后的衬底100进行离子注入，形成源极区121和漏极区122。

所述光刻胶图形成工艺，离子注入工艺可以参考现有的源极区和漏极区中的光刻、离子注入工艺，在这里不做赘述。

本发明通过对所述表面形成有侧墙113和栅极110的衬底100进行F离子掺杂，在进行F离子掺杂后的衬底100内形成源极区和漏极区，使得处在PMOS的界面处的Si原子形成稳定的Si-F键，不但避免了源极区、漏极区以及栅极区的负偏压温度不稳定性现象，特别对容易出现负偏压温度稳定性现象的PMOS的界面区域，例如侧墙113与源极区，侧墙113与漏极区，提高了界面处的Si原子的稳定，进一步提高PMOS的稳定性。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种PMOS晶体管的制造方法，其特征在于，包括：

提供衬底，所述衬底内形成有N阱；

在所述衬底表面形成栅极，所述栅极包括形成在衬底表面的栅介质层和形成在所述栅介质层表面的栅导电层；

在所述衬底内形成低掺杂漏极区；

在所述栅极侧面形成侧墙；

对所述表面形成有侧墙和栅极的衬底进行F离子掺杂；

在进行F离子掺杂后的衬底内形成源极区和漏极区。

2.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述F离子掺杂步骤在衬底表面和栅极表面形成Si-F键。

3.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述F离子掺杂步骤在侧墙与衬底的交界面形成的Si-F键。

4.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述F离子掺杂的具体工艺参数为：能量范围为5000电子伏特至7000电子伏特，注入剂量为2.5×10¹⁵cm^-2至4×10¹⁵cm^-2。

5.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述栅介质层材料为二氧化硅。

6.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述栅导电层材料为多晶硅。

7.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述侧墙材料为二氧化硅或氮化硅。