CN102468334A - Vdmos器件及其制造方法 - Google Patents

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Abstract

本实施例公开了一种VDMOS器件及其制造方法，该器件包括：基底，所述基底包括本体层和位于所述本体层之上的外延层，所述本体层包括漏区；位于外延层内的隔离区；位于隔离区两侧外延层内的第一体区和第二体区；位于所述第一体区内的第一源区，位于所述第二体区内的第二源区；位于所述第一源区和第二源区之间，且位于所述隔离区上方的栅区。本发明通过在第一体区和第二体区之间的外延层内形成绝缘的隔离区，消除了导电通道向第一体区和第二体区之间的外延层区域扩散的过渡区间，消除了VDMOS器件的寄生电阻，降低了器件的总的导通电阻，提高了器件的电性，由于寄生电阻的消失，减小了器件元胞的占用面积，提高了基底表面的利用率。

Description

VDMOS器件及其制造方法
技术领域
本发明涉及半导体制造技术领域，更具体地说，涉及一种VDMOS器件及其制造方法。
背景技术
随着半导体技术的不断发展，VDMOS(垂直双扩散金属氧化物半导体场效应管，Vertical Double-diffuse MOS)器件因具有开关损耗小，输入阻抗高，驱动功率小，频率特性好，跨导高度线性等优点，被越来越广泛的应用在模拟电路和驱动电路，尤其是高压功率部分。
现有的VDMOS器件结构如图1所示，以N型VDMOS器件为例，包括：
基底，所述基底包括本体层101和所述本体层之上的外延层102，所述本体层101包括漏区，其中，本体层101和外延层102为N型掺杂；
位于外延层102内的第一体区103和第二体区104，所述第一体区103和第二体区104的掺杂状态相同，为P型掺杂；
位于第一体区103内的第一源区105，位于第二体区104内的第二源区106，所述第一源区105和第二源区106的掺杂状态相同，为N型掺杂；
第一源区105的上表面具有第一源极107，第二源区106的上表面具有第二源极108，第一源极107和第二源极108之间的外延层102上表面具有栅氧化层109，栅氧化层109的上表面具有栅极110，本体层101下表面具有漏极111。
上述VDMOS器件的结构决定其漏区能承受高压，即可采用高压大电流进行驱动，由于VDMOS器件的导电沟道是垂直于表面的，因此对器件表面光刻的精度要求较低，并且可以做到较高的集成度，即在小面积内做出大的宽长比(W/L)，并且，导电沟道的长度是由形成源区和体区过程中的两次扩散的形成的结深决定的，使得导电沟道的长度可做的很短，这种结构的VDMOS器件生命力强，因此被广泛应用。
但是，在实际使用中，上述结构的VDMOS器件的电性往往较理论值偏低。
发明内容
本发明实施例提供了一种VDMOS器件及其制造方法，能够消除VDMOS器件电流通路中的寄生电阻，较现有技术中的VDMOS器件，减小了导通电阻，使器件的电性得到提高。
为实现上述目的，本发明实施例提供了如下技术方案：
一种VDMOS器件，包括：
基底，所述基底包括本体层和位于所述本体层之上的外延层，所述本体层包括漏区；
位于所述外延层内的隔离区；
位于所述隔离区两侧外延层内的第一体区和第二体区，所述第一体区和第二体区的掺杂状态相同，与所述外延层的掺杂离子导电类型相反；
位于所述第一体区内的第一源区，位于所述第二体区内的第二源区，所述第一源区和第二源区的掺杂状态相同，与所述第一体区和第二体区的掺杂离子导电类型相反；
位于所述第一源区和第二源区之间，且位于所述隔离区上方的栅区。
优选的，所述隔离区位于所述VDMOS器件的导电沟道中，且垂直于所述栅区表面。
优选的，所述隔离区的横向开口宽度小于栅区的宽度，且与第一体区和第二体区之间有间隔。
优选的，所述隔离区的厚度为1-3μm。
优选的，所述隔离区的材料为氧化硅。
优选的，所述隔离区的材料为氮化硅。
优选的，所述基底的下表面具有漏极，上表面对应于第一源区和第二源区的位置具有第一源极和第二源极，所述栅区的上表面具有栅极。
本发明实施例还公开了一种VDMOS器件制造方法，包括：
提供基底，所述基底包括本体层和位于所述本体层之上的外延层，所述本体层包括漏区；
在所述外延层内形成隔离区；
在所述隔离区两侧的外延层内形成第一体区和第二体区，所述第一体区和第二体区的掺杂状态相同，与所述外延层的掺杂离子导电类型相反；
在所述隔离区上方的外延层上形成栅区；
在所述第一体区和第二体区内形成第一源区和第二源区，所述第一源区和第二源区的掺杂状态相同，与所述第一体区和第二体区的掺杂离子导电类型相反。
优选的，采用离子注入的方式在所述外延层表面内形成所述隔离区。
优选的，在所述外延层表面内形成所述隔离区的步骤包括：
在所述外延层表面内形成开口；
在所述外延层表面覆盖隔离层，以在开口内填充隔离层材料；
去除开口外的隔离层。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例提供的VDMOS器件，通过在第一体区和第二体区之间的外延层内形成隔离区，由于隔离区绝缘的性质，消除了导电沟道向第一体区和第二体区之间的外延层区域扩散的过渡区间，进而消除了VDMOS器件的寄生电阻，降低了器件的总的导通电阻，使器件的电性得到提高，由于寄生电阻的消失，因此可以将器件的横向尺寸做的较现有技术中的更小，进而减小了器件元胞的占用面积，提高了基底表面的利用率。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有技术中的VDMOS器件的结构图；
图2为本发明实施例一公开的VDMOS器件的结构图；
图3-图12为本发明实施例二公开的VDMOS器件制造方法的剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述，现有技术的VDMOS器件的电性较理论值偏低，发明人研究发现，出现这种问题的原因在于，上述结构的VDMOS器件的电流通路中存在一个寄生的JFEL管，同时产生寄生电阻(即寄生的JFEL电阻)，由于寄生电阻在VDMOS器件中的串联导通电阻中占很大比例，即由于寄生电阻的存在，一方面，使器件总的导通电阻增加，即增加了器件的输入阻抗，进而导致电性降低；另一方面，为了防止寄生电阻区被击穿，器件的横向尺寸不能做的太小，进而使得器件元胞占用面积大，导致基底表面的利用率低。
实施例一
基于此，本发明实施例一提供了一种VDMOS器件，其结构如图2所示，包括：
基底，所述基底包括本体层201和位于所述本体层之上的外延层202，所述本体层包括漏区；
位于所述外延层202内的隔离区203，一般情况下，隔离区203是位于外延层202表面内的，在外延层202的表面上并没有隔离区材料；
位于所述隔离区203两侧的外延层内的第一体区204和第二体区205，所述第一体区204和第二体区205的掺杂状态相同，与所述外延层的掺杂离子导电类型相反；
位于所述第一体区204内的第一源区206，位于所述第二体区205内的第二源区207，所述第一源区206和第二源区207的掺杂状态相同，与所述第一体区204和第二体区205的掺杂离子导电类型相反；
位于所述第一源区206和第二源区207之间，且位于所述隔离区上方的栅区。
另外，本实施例中的VDMOS器件的基底的下表面具有漏极211，上表面对应于第一源区和第二源区的位置具有第一源极208和第二源极209，所述栅区的上表面具有栅极210。
本实施例中的栅区包括栅氧化层212、栅多晶硅层213以及形成在所述栅氧化层212和栅多晶硅层213两侧的侧墙214。另外，所述栅多晶硅层213上一般还具有硅化物层(图中未示出)，这种情况下，所述栅区还应包括所述硅化物层，所述侧墙位于所述栅氧化层、栅多晶硅层和所述硅化物层。
其中，本实施例中所述掺杂状态包括：掺杂浓度和杂质种类，第一体区204和第二体区205的掺杂状态相同，第一源区206和第二源区207的掺杂状态相同，即第一体区204和第二体区205的掺杂离子、掺杂浓度等完全相同，第一源区206和第二源区207的掺杂离子、掺杂浓度等完全相同。
下面以N型VDMOS器件为例，说明本实施例中的VDMOS器件各部分的掺杂情况。N型VDMOS器件的本体层201和外延层202为N型掺杂，第一体区204和第二体区205为P型掺杂，第一源区206和第二源区207为N型掺杂。
其中，若掺杂类型为N型，掺杂离子可为磷或其他五价元素，若掺杂类型为P型，掺杂离子可为硼或其他三价元素，第一体区204和第二体区205的掺杂离子为硼，掺杂剂量为2E13cm-3，第一源区206和第二源区207的掺杂离子为磷或砷，掺杂剂量为1E15-16cm-3，外延层202为一次性生长的N型外延层，可根据器件的具体要求，在生长过程中对掺杂剂量进行相应的控制。
需要说明的是，以上仅是以N型的VDMOS器件为例来说明本发明的具体结构和掺杂类型等，而实质上，本发明所公开的VDMOS器件的结构同样适用于P型的VDMOS器件，此时，P型VDMOS器件的本体层201和外延层202为P型掺杂，第一体区204和第二体区205为N型掺杂，第一源区206和第二源区207为P型掺杂。
具体说来，由于现有技术中的VDMOS器件的寄生电阻区位于器件的导电沟道中，因此本实施例中的隔离区203位于VDMOS器件的导电沟道中，且垂直于所述栅区表面；所述隔离区的横向开口宽度小于栅区的宽度，由于第一体区与第二体区两端存在扩展区，因此需在隔离区203与第一体区和第二体区之间保留一定距离的耗尽区，即隔离区203与第一体区和第二体区之间有一定间隔，所述间隔的大小和尺寸根据具体器件的尺寸决定。本实施例中的隔离区的厚度可根据具体器件的要求进行调整，一般情况下，厚度为1-3μm即可。
本实施例中的隔离区203的隔离材料有多种，可以为氧化硅，也可以为氮化硅，或者其他适合形成隔离区的绝缘材料，只要起到绝缘的作用即可。
本实施例公开的VDMOS器件，通过在第一体区204和第二体区205之间的外延层内形成绝缘的隔离区203，消除了导电通道向第一体区204和第二体区205之间的外延层区域扩散的过渡区间，消除了寄生的JFEL管，进而消除了VDMOS器件的寄生电阻，从而降低了器件的总的导通电阻，使器件的电性得到提高。
现有的VDMOS器件中栅区的关键尺寸CD的选取是受寄生电阻的影响的，栅区的CD增大，寄生电容就会增加，使器件的增益降低；反之，栅区的CD减小，寄生电阻就会迅速增加，器件导通时的最大电流就会迅速减小。因此，本实施例中公开的VDMOS器件由于消除了寄生电阻，可以将栅区的CD做的较小，使器件的横向尺寸较现有技术中的VDMOS器件要小，进而减小了器件元胞的占用面积，提高了基底表面的利用率。
基于上述原因，本实施例中的在外延层表面内的寄生电阻区域附近形成隔离区，以消除寄生电阻的方式，可以如本实施例中所述，应用于VDMOS器件，同样的，这种消除寄生电阻的方式还可应用于其它存在寄生电阻的器件上，如CoolMOS器件。
实施例二
本实施例公开了上一实施例所述的VDMOS器件的制造方法，图3至图12为该方法各步骤的剖面图，本实施例仅以N型的VDMOS器件为例进行说明，该方法包括以下步骤：
如图3所示，提供基底，所述基底包括本体层301和本体层301之上的外延层302，所述本体层301包括漏区，本实施例中的本体层301和外延层302为N型掺杂；
需要说明的是，本实施例中的基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体基底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。
本实施例中的外延层302可为采用CVD工艺在本体层301上一次性生长的N型外延层，外延层的厚度可按照器件的具体应用要求确定。本实施例中的本体层可为硅衬底。
之后，在外延层302上生长一层薄氧化层作为注入氧化层303，注入氧化层303的作用是在进行离子注入的过程中，防止杂质原子或离子从外延层302的硅中扩散出去；所述注入氧化层可以采用CVD或热氧化工艺。
如图4和图5所示，在所述外延层302的表面内形成隔离区305；
本实施例中形成隔离区305所采用的方法如下，参见图4，先在注入氧化层303上旋涂光刻胶层，为了保证曝光精度，还可在光刻胶层和注入氧化层303之间形成抗反射层(图中未示出)，以减少不必要的反射；之后采用具有隔离区图形的掩膜版对光刻胶层上进行曝光，在所述光刻胶层表面上形成隔离区图案，之后以具有隔离区图案的光刻胶层为掩膜，采用离子注入的方式形成离子注入层304，本步骤中注入的离子可以为氧离子，也可以为氮离子，注入的氧离子或氮离子的浓度为1E13cm-3-1E15cm-3，可采用高能量离子注入机进行氧离子或氮离子的注入，注入能量为80kev-100kev。
参见图5，去除注入氧化层303上的光刻胶层，通过退火工艺(例如快速热退火工艺)激活离子注入层304中的氧离子或氮离子，形成隔离区305，此时隔离区305的材料为氧化硅或氮化硅。快速热退火步骤通过高温可使注入的氧离子或氮离子穿过外延层302中的硅晶体，在外延层302中形成期望的结深(即推进过程)，之后采用更高的温度，使氧离子或氮离子与晶格中的硅原子键合，这个过程激活了氧离子或氮离子，改变了隔离区中硅的电导率，本实施例中使原来位于外延层中的隔离区域位置处由原来的导电变为绝缘。
本实施例中的快速热退火工艺可采用1000℃-1100℃的高温，快速热退火的时间在30分钟左右，具体温度和时间的控制可根据具体器件对隔离区的要求而定。
如图6和图7所示，在所述隔离区两侧的外延层内形成第一体区308和第二体区309，所述第一体区308和第二体区309的掺杂状态相同，与所述外延层的掺杂离子导电类型相反，本实施例中的第一体区08和第二体区309为P型掺杂；
本实施例中形成第一体区308和第二体区309的过程如下，参见图6，先采用光刻工艺在注入氧化层303表面上形成第一体区308和第二体区309的光刻胶图案，之后以该光刻胶图案为掩膜采用离子注入的方式形成第一体区的离子注入层306，以及第二体区的离子注入层307；之后参见图7，去除光刻胶层，采用热退火工艺，对第一体区的离子注入层306以及第二体区的离子注入层307进行推进并激活注入的P型杂质，形成第一体区308和第二体区309，该步骤的热退火工艺也可采用快速热退火工艺。
以上所述的“外延层表面内”是指由外延层302表面向下延伸的一定深度的区域，该区域属于外延层302的一部分；所述“注入氧化层303表面上”是指由注入氧化层303表面向上的区域，该区域不属于注入氧化层303本身。
如图8-图10所示，在所述隔离区305上方的外延层上形成栅区，本实施例所述栅区包括栅氧化层310、栅多晶硅层311以及形成于栅氧化层310和栅多晶硅层311两侧的侧墙312。本发明其他实施例中，所述栅区还可以包括掺杂多晶硅、或者由多晶硅和多晶硅上的金属硅化物组成的叠层。其中，形成栅区的过程如下：
如图8所示，在外延层302的表面上形成栅氧化层310，本实施例中的栅氧化层至少包括氧化硅，形成栅氧化层310的方式可以为，先去除注入氧化层303(见图7)之后，在外延层302的表面上一次性生长栅氧化层310，采用这种方式而非直接在注入氧化层上生长栅氧化层，可以保证生成的栅氧化层310的均匀性及其材料的单一性，避免了注入氧化层中因之前注入杂质而产生的污染，其中去除注入氧化层303可采用湿法化学清洗等方法，这里不再赘述；
如图9所示，在栅氧化层310上淀积多晶硅层(图中未示出)，采用光刻工艺在该栅多晶硅层表面上形成具有栅区图案的光刻胶层，之后以具有栅区图案的光刻胶层(图中未示出)为掩膜，采用干法刻蚀的方式形成栅多晶硅层311，其中多晶硅层可采用化学气相淀积、物理气相淀积或其它方式形成，本实施例不做具体限定；
如图10所示，在栅多晶硅层311上形成侧墙氧化层，采用光刻工艺在该侧墙氧化层表面上形成栅区的光刻胶图案，之后以具有栅区图案的光刻胶层(图中未示出)为掩膜，采用干法刻蚀工艺在栅多晶硅层311两侧形成侧墙312，同时刻蚀掉除所述栅区外的栅氧化层，此时即形成包括栅氧化层310、栅多晶硅层311和侧墙312的栅区。
其中，所述侧墙氧化层至少包括氧化硅，可以采用正硅酸乙酯淀积的方式形成，还可以在氧化硅的基础上淀积氮化硅等，根据具体器件而定。
参见图11，在所述第一体区308和第二体区309内形成第一源区313和第二源区314，所述第一源区313和第二源区314的掺杂状态相同，与所述第一体区和第二体区的掺杂离子导电类型相反，本实施例中第一源区313和第二源区314为N型掺杂。
其中，可采用光刻工艺在外延层302表面上形成第一源区和第二源区的光刻胶图案，之后以该光刻胶图案(图中未示出)为掩膜，采用离子注入的方式分别在第一体区308和第二体区309内形成第一源区313和第二源区314。
本实施例中形成第一体区308和第二体区309、第一源区313和第二源区314的方式有多种，可以选用熔体掺杂、气相掺杂、中子擅变掺杂、离子注入掺杂和表面涂覆掺杂等，本实施例仅是以离子注入掺杂的方式为例进行说明，并不限定本发明的保护范围。
另外，如图12所示，本实施例的方法还包括以下步骤：
在所述基底的下表面形成漏极318，在所述基底的上表面对应于第一源区313和第二源区314的位置形成第一源极315和第二源极316；
在所述栅区(即所述栅多晶硅层311)的上表面形成栅极317。
本实施例中通过将硅衬底301背面减薄后溅射金属形成漏极318。
本实施例中第一源极315和第二源极316的形成方式为，先在外延层302的上表面淀积一层介质层，即层间介质层，通过光刻工艺在层间介质层表面上形成第一通孔和第二通孔的光刻胶图案，之后以该光刻胶图案(图中未示出)为掩膜，采用腐蚀工艺在层间介质层内形成第一通孔和第二通孔，之后通过第一通孔和第二通孔将金属与第一源区313和第二源区314连接，即形成了第一源极315和第二源极316。
本实施例中栅极317的形成方式与第一源极315和第二源极316的形成方式类似，即通过光刻工艺在层间介质层表面上形成第三通孔的光刻胶图案，之后以该光刻胶图案(图中未示出)为掩膜，采用腐蚀工艺在层间介质层内形成第三通孔，之后通过第三通孔将金属与所述栅区连接，即形成了栅极317。
以上实施例中采用离子注入方法形成隔离区，实际上，也可以采用选择性刻蚀开口的方法形成隔离区，具体参见以下实施例。
实施例三
本实施例公开的VDMOS器件制造方法与上一实施例形成隔离区的方法不同，本实施例中在所述外延层表面内形成所述隔离区的步骤包括：
步骤1：在所述外延层表面内形成开口；
本实施例中可采用光刻工艺在外延层表面上形成开口的图案，之后以具有开口的光刻胶层为掩膜，刻蚀掉开口处的外延层材料，以在所述外延层表面内形成开口。
步骤2：在所述外延层表面覆盖隔离层，以在开口内填充隔离层材料；
本实施例中可采用化学气相淀积或物理气相淀积等方式在所述外延层表面覆盖隔离层，可用HDP(高密度等离子体化学气相淀积)填充外延层的开口。
步骤3：去除开口外的隔离层。
本实施例中可采用化学机械研磨工艺去除开口外的绝缘层，使外延层表面齐平，或者利用在外延层表面生长的二氧化硅膜作为刻蚀的停止层，采用回刻工艺去除在二氧化硅膜表面的绝缘材料，使隔离区的开口表面与所述外延层的表面齐平，以保证所述基底表面的平整，之后再利用湿法腐蚀法或其他方法，去除二氧化硅膜。
以上所述实施例，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种VDMOS器件，其特征在于，包括：
基底，所述基底包括本体层和位于所述本体层之上的外延层，所述本体层包括漏区；
位于所述外延层内的隔离区；
位于所述隔离区两侧外延层内的第一体区和第二体区，所述第一体区和第二体区的掺杂状态相同，与所述外延层的掺杂离子导电类型相反；
位于所述第一体区内的第一源区，位于所述第二体区内的第二源区，所述第一源区和第二源区的掺杂状态相同，与所述第一体区和第二体区的掺杂离子导电类型相反；
位于所述第一源区和第二源区之间，且位于所述隔离区上方的栅区。
2.根据权利要求1所述的VDMOS器件，其特征在于，所述隔离区位于所述VDMOS器件的导电沟道中，且垂直于所述栅区表面。
3.根据权利要求2所述的VDMOS器件，其特征在于，所述隔离区的横向开口宽度小于栅区的宽度，且与第一体区和第二体区之间有间隔。
4.根据权利要求3所述的VDMOS器件，其特征在于，所述隔离区的厚度为1-3μm。
5.根据权利要求4所述的VDMOS器件，其特征在于，所述隔离区的材料为氧化硅。
6.根据权利要求4所述的VDMOS器件，其特征在于，所述隔离区的材料为氮化硅。
7.根据权利要求1-6任一项所述的VDMOS器件，其特征在于，所述基底的下表面具有漏极，上表面对应于第一源区和第二源区的位置具有第一源极和第二源极，所述栅区的上表面具有栅极。
8.一种VDMOS器件制造方法，其特征在于，包括：
提供基底，所述基底包括本体层和位于所述本体层之上的外延层，所述本体层包括漏区；
在所述外延层内形成隔离区；
在所述隔离区两侧的外延层内形成第一体区和第二体区，所述第一体区和第二体区的掺杂状态相同，与所述外延层的掺杂离子导电类型相反；
在所述隔离区上方的外延层上形成栅区；
在所述第一体区和第二体区内形成第一源区和第二源区，所述第一源区和第二源区的掺杂状态相同，与所述第一体区和第二体区的掺杂离子导电类型相反。
9.根据权利要求8所述的VDMOS器件制造方法，其特征在于，采用离子注入的方式在所述外延层表面内形成所述隔离区。
10.根据权利要求8所述的VDMOS器件制造方法，其特征在于，在所述外延层表面内形成所述隔离区的步骤包括：
在所述外延层表面内形成开口；
在所述外延层表面覆盖隔离层，以在开口内填充隔离层材料；
去除开口外的隔离层。
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