CN102446973A - 通过低温处理形成的umos半导体器件 - Google Patents

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Abstract

本发明描述了一种通过低温处理形成的UMOS(U形沟槽MOSFET)半导体器件。该UMOS结构的源区可在用于产生沟槽的蚀刻处理之前形成，这允许通过提前产生栅极氧化层氧化来将低温材料结合在所述半导体器件中。因此，可消除通常在沟槽蚀刻后被执行的源极推进和活化处理。所得UMOS结构包含具有包括低温介电材料的栅极绝缘层和包括低温导电材料的栅极导体这二者的沟槽结构。在沟槽蚀刻之前形成所述源区可减小由高温处理所导致的问题，并可减少自动掺杂，改善阈值电压控制，减少空穴生成，并能够掺入不能耐受高温处理的诸如硅化物的材料。还描述了其它实施方式。

Description

通过低温处理形成的UMOS半导体器件
技术领域
本申请总体上涉及半导体器件及这种器件的制造方法。更具体地，本申请描述了利用低温处理形成的UMOS半导体器件。
背景技术
包含集成电路(IC)的半导体器件或分离器件被用在包含电路板的多种电子装置中。IC器件(或芯片，或分离器件)包括在半导体材料基板表面制造的微型化的电子电路。该电路由许多层叠层构成，该层叠层包括包含能够被扩散进基板(被称作扩散层)的掺杂剂或被注入进基板(注入层)的离子的层。其它层为导体(多晶硅或金属层)或导电层之间的连接部(过孔或接触层)。IC器件或分离器件可以以使用多个步骤的组合的逐层处理来制造，该多个步骤包括生长层、成像、沉积、蚀刻、掺杂及清洗。硅晶片通常被用作基板，并且光刻法被用于标记待被掺杂的不同区域或用于沉积并限定多晶硅、绝缘体或金属层。
一种半导体器件，金属氧化硅场效应晶体管(MOSFET)器件，可被广泛用在包括汽车用电子设备、盘驱动器及电源的大量电子装置中。通常，这些器件用作开关，并且它们被用于将电源连接至负载。一些MOSFET器件可被形成在基板中所制造的沟槽中。使沟槽结构有吸引力的一个特性就是电流垂直地流过MOSFET的沟道。这样允许比电流水平流过沟道随后垂直通过漏极的其它MOSFET具有更高的单位(cell)和/或电流沟道密度。更大的单位和/或电流沟道密度通常意味着基板的每单位面积可制造更多的MOSFET和/或电流沟道，从而提高了包含沟槽MOSFET的半导体器件的电流密度。
发明内容
本发明描述了已经使用低温处理形成的UMOS(U形沟槽MOSFET)半导体器件。可在被用于产生沟槽的蚀刻处理之前形成UMOS结构的源区，这允许通过提前产生栅极氧化层氧化来将低温材料结合在半导体器件中。因此，可取消在沟槽蚀刻后通常被执行的源极推进(source drive-in)和活化处理。所得的UMOS结构包含具有包括低温介电材料的栅极绝缘层和包括低温导电材料的栅极导体这二者的沟槽结构。在沟槽蚀刻之前形成源区可减小高温处理所导致的问题，并且可减小自动掺杂，改善阈值电压控制，减少空穴生成，并能够掺入不能耐受高温处理的诸如硅化物的材料。
附图说明
根据附图可更好理解下面的描述，其中：
图1示出了UMOS半导体器件的一些实施方式；
图2图示了用于制造包含外延层的半导体结构的方法的一些实施方式；
图3示出了用于制造具有在沟槽中形成的栅极结构的半导体结构的方法的一些实施方式；
图4图示了用于制造具有源极层和漏极层的半导体结构的方法的一些实施方式；
图5图示了用于制造包含外延层的半导体结构的方法的其它实施方式；
图6图示了用于制造包含外延层的半导体结构的方法的其它实施方式；
图7图示了用于制造包含外延层的半导体结构的方法的其它实施方式；
图8图示了用于制造包含外延层的半导体结构的方法的其它实施方式；
图9图示了用于制造包含外延层的半导体结构的方法的其它实施方式；
图10图示了用于制造包含外延层的半导体结构的方法的其它实施方式；
图11图示了用于制造包含外延层的半导体结构的方法的其它实施方式；
图12示出了用于制造具有在沟槽中形成的栅极结构的半导体结构的方法的其它实施方式；并且
图13示出了用于制造具有在沟槽和阱区中的栅极结构的半导体结构的方法的其它实施方式。
附图示出了半导体器件的特定方面及制造这种器件的方法。附图与下面的描述一起示出并解释了方法的原理及通过这些方法所制造的结构。在附图中，为了清楚，层和区的厚度被放大。还应理解的是，当层、组件或基板被称作在另一层、组件或基板“之上”时，其可直接在该另一层、组件或基板之上，或者也可以存在插入层。在不同附图中，相同的参考标号表示相同的元件，因此，将不对它们进行重复描述。
具体实施方式
为了提供透彻的理解，下面的描述提供了详尽的细节。然而，本领域技术人员应该理解，不采用这些详尽细节，半导体器件及制造和使用这些器件的相关方法也可被实现并被使用。当然，半导体器件及相关方法可通过修改示出的器件而被应用于实践，并且可与在工业中被通常使用的任意其它装置和技术结合使用。例如，尽管描述涉及UMOS(U形沟槽MOSFET)半导体器件，但是其可以针对诸如静电感应晶体管(SIT)、静电感应闸流管(SITh)、JFET、静电感应器件及LDMOS器件的在沟槽中形成的其它半导体器件来进行修改。
图1～图13中示出了半导体器件的一些实施方式及这些器件的制造方法。图1示出了已利用低温处理形成的UMOS(U形沟槽MOSFET)结构。UMOS结构10包含被连接至漏极15的漏极金属层20。UMOS结构10还包含重掺杂有n型掺杂剂的基板25。外延层30在基板25上形成，并且轻掺杂有n型掺杂剂。在外延层30中形成了沟槽，并且包含具有栅极绝缘体35的导电栅极40的栅极结构被形成在沟槽中，并被连接至栅极45。在外延层的上部形成了重掺杂p型阱区50。在外延层上表面附近形成了重掺杂的n型源区55。源极金属层60被形成在结构的上表面上，并被连接至源极65。在UMOS结构10中，如下所述，在形成沟槽和栅极结构之前，已经形成了源区和可选的阱区。
如图2所示，在某些实施方式中，制造这些UMOS结构的方法开始于首先设置半导体基板105时。本发明中可使用现有技术中已知的任何基板。合适的基板包括硅晶片、外延Si层、诸如在绝缘体上硅(SOI)技术中被使用的键合晶片、和/或非晶硅层，可以对所有基板都进行掺杂或不掺杂。而且，可使用包括Ge、SiGe、SiC、GaN、GaAs、InxGayAsz、AlxGay、Asz的用于电子器件的任意其它半导体材料和/或诸如III-V或II-VI及它们的变体的任意纯净或化合半导体。在某些实施方式中，基板105可被重掺杂有任意n型掺杂剂。
基板105可包含位于基板105上表面的一个或多个外延(“epi”)Si层。在图2所示的实施方式中，外延层包括第一外延层110、第二外延层120及第三外延层130。第一外延层110可使用现有技术中的已知的任意工艺(包括任意已知的外延沉积工艺)来设置。外延层110可使用现有技术中已知的任意工艺被轻掺杂有n型掺杂剂。
第二外延层120将被用于形成UMOS器件中的阱区。第二外延层120可使用现有技术中已知的任意工艺(包括使用从约900℃至约1000℃范围的温度的已知任意外延沉积工艺)来设置。第二外延层120可使用现有技术中已知的任意工艺来被重掺杂有p型掺杂剂。在某些结构中，第二外延层120可被原位掺杂(in-situ doped)，同时被沉积到从约1×1017原子/cm3至约3×1017原子/cm3范围的掺杂剂浓度。在其它结构中，第二外延层120可使用B原子被掺杂到约2×1017原子/cm3的浓度。
第三外延层130将被用于形成UMOS器件中的源区。第三外延层130可使用现有技术中已知的任意工艺(包括在从约900℃至约1000℃范围的温度的已知任意外延沉积工艺)来设置。第三外延层130可使用现有技术中已知的任意工艺来被重掺杂有n型掺杂剂。在某些结构中，第三外延层130可被原位掺杂，同时被沉积到从约7×1018原子/cm3至约2×1019原子/cm3范围的掺杂剂浓度。在其它结构中，第三外延层130可使用P原子被掺杂到约1×1020原子/cm3的浓度。由于可使用原位处理来形成第二和第三外延层中的掺杂剂，所以形成这些层不需要注入处理和高温活化或推进(drive-in)处理。
在某些结构中，第三外延层130中的掺杂剂浓度可能需要被提高至达到1×1020原子/cm3的浓度。在这些结构中，可使用如现有技术中已知的浅源注入工艺(shallow source implant process)来提高此第三外延层130中的掺杂剂浓度。在某些情况下，在从约10KEV至约100KEV范围的能量的As和/或P原子的浅源注入可被用于将源极浓度提高至1×1020原子/cm3。
在形成了第二和第三外延层之后，可形成沟槽结构125。如图3所示，沟槽125的底部可延伸进外延层110的任意处，甚至延伸进基板105。可通过已知的任意工艺来形成沟槽结构125。在某些实施方式中，可通过首先沉积一层期望的掩膜材料并随后使用光刻和蚀刻处理将其图案化从而在第三外延层130的上表面上形成掩膜135，因此，针对掩膜135形成了期望的图案。在被用于产生沟槽125的蚀刻处理完成之后，在相邻沟槽125之间形成了台面结构155。可执行用于形成沟槽125的蚀刻处理直至沟槽125已在外延层中延伸了期望的深度和宽度。可控制沟槽125的深度和宽度以及宽度与深度的纵横比，使得因此随后沉积的氧化层被适当地填充进沟槽中，并避免沟槽中形成空穴。
如图3所示，然后可在沟槽125中形成栅极绝缘层145(或其它半绝缘材料)。在某些实施方式中，栅极绝缘层包括栅极氧化层145。可通过现有技术中已知的任意工艺来形成栅极氧化层145。在某些实施方式中，可通过现有技术中已知的任意沉积和蚀刻工艺来形成栅极氧化层145。在其它实施方式中，可通过在含氧空气中对沟槽125进行氧化直到生长了期望厚度的栅极氧化层145来形成栅极氧化层145。
随后，可在栅极氧化层145上沉积导电层。导电层可包括现有技术中已知的任意导体和/或半导体材料，包括任意金属、诸如CoSi2的硅化物、掺杂或不掺杂的多晶硅、或其组合。导电层可通过已知的任意沉积工艺来沉积，包括化学气相沉积工艺(CVD、PECVD、LPCVD)或使用期望的金属作为溅射靶材的溅射工艺。
可沉积导电层，使其填充并溢出沟槽125。随后，可使用现有技术中已知的任意工艺从导电层形成栅极导体150。在某些实施方式中，可通过使用包括任意回蚀工艺的现有技术的任意已知工艺去除导电层的上部来形成栅极导体150。如图3所示，去除处理的结果使沟槽125中的栅极氧化层145上留下了导电层(栅极导体150)。在某些结构中，如图3所示，栅极导体150可被形成为使其上表面与外延层120的上表面基本上齐平。在其它结构中，栅极导体150可被形成为使其上表面不与外延层120的上表面基本上齐平。
在某些结构中，栅极导体150的上表面可被覆盖有上覆绝缘层。上覆绝缘层可为现有技术中已知的任意绝缘材料。在某些实施方式中，上覆绝缘层包括包含B和/或P的任意介电材料，包括BPSG、PSG、或BSG材料。在某些实施方式中，上覆绝缘层可以使用任意CVD工艺来沉积，直至获得期望的厚度。CVD工艺的实例包括PECVD、APCVD、SACVD、LPCVD、HDPCVD、或其组合。当在上覆绝缘层中使用BPSG、PSG、或BSG材料时，它们可被回流(reflow)。
在这些结构中，去除上覆绝缘层的一部分，以留下绝缘帽。在图3所示的实施方式中，可使用任意已知的掩膜和去除栅极导体150之外的位置中的材料的蚀刻处理来去除上覆绝缘层的不想要的部分。因此，在栅极导体150表面形成绝缘帽160。在图3所示的实施方式中，可使用任意回蚀或平坦化处理去除上覆绝缘层，使得绝缘帽160被形成有与第三外延层130基本上齐平的上表面。
接下来，如图4所示，可在绝缘帽160和外延层130的上部表面沉积源极层170。源极层170可包括现有技术中已知的任意导体和/或半导体材料，包括任意金属、硅化物、多晶硅、或其组合。可通过已知的任意沉积工艺沉积源极层170，包括化学气相沉积工艺(CVD、PECVD、LPCVD)或使用期望金属作为溅射靶材的溅射工艺。
在源极层170已被形成之后(或之前)，可使用现有技术中已知的任意工艺在基板105的背面形成漏极层180。在某些实施方式中，可通过使用包括研磨、抛光或蚀刻处理的现有技术中已知的任意工艺使基板105的背面变薄而在背面上形成漏极180。随后，如图4所示，如现有技术中已知的一样可在基板105背面沉积导电层，直至形成了期望厚度的漏极导电层。
在其它实施方式中，可使用不同工艺形成UMOS结构。在这些实施方式中，如图5所示，与上述第一外延层110相类似地(在基板205上)形成第一外延层210。但是，第一外延层210被生长得厚于第一外延层110。随后，使用现有技术中已知的任意工艺将p型掺杂剂注入第一外延层210的上部，直至获得期望的掺杂剂浓度。在某些结构中，在从约100KEV至约200KEV范围的高能量下注入掺杂剂。在其它结构中，在从约900KEV至约1MEV范围的高能量下注入掺杂剂。
随后，使用现有技术中已知的任意工艺活化掺杂剂，从而推进并活化掺杂剂。在某些情况下，在从约900℃至约1000℃范围的温度下使用焙烧处理(furnace process)来活化掺杂剂。在其它情况下，可在从约250℃至约550℃范围的温度下使用微波加热来活化掺杂剂。在这些实施方式中，如图6所示，随后与第三外延层130相类似地形成另一个外延层230。随后，可执行与上述的处理步骤类似的处理步骤来完成UMOS结构。
在另一些实施方式中，可使用其它工艺形成UMOS结构。在这些实施方式的某些结构中，如图7所示，与上述第一外延层110类似地(在基板305上)形成第一外延层310。然而，第一外延层310被生长得比第一外延层110更厚。随后，与第三外延层130类似地形成外延层330。在这些实施方式的其它结构中，如图8所示，可使(在基板405上的)第一外延层410被生长到比第一外延层110甚至更大的厚度。在这些结构中，随后在从约10KEV至约100KEV范围的低能量下将n型掺杂剂注入第一外延层410的上部，直至得到期望的掺杂剂浓度，从而形成掺杂剂层430。随后，使用现有技术中已知的任意工艺活化掺杂剂区430中的掺杂剂。在某些情况下，可在从约900℃至约1000℃范围的温度下使用焙烧处理来活化掺杂剂。在其它情况下，可在从约250℃至约550℃范围的温度下使用微波加热来活化掺杂剂。
在这些实施方式的两种结构(即，图7和图8)中，随后，如图9和图10所分别示出的一样，在从约100KEV至约220KEV范围的高能量下将p型掺杂剂注入第一外延层(310或410)的中间部，直至获得期望的掺杂剂浓度，从而形成掺杂剂区320或420。随后，使用现有技术中已知的任意工艺来活化这些掺杂剂。在某些情况下，可在从约900℃至约1000℃范围的温度下使用焙烧处理来活化掺杂剂。在其它情况下，可在从约250℃至约550℃范围的温度下使用微波加热来活化掺杂剂。在某些情况下，单次活化处理可被用于源极推进处理和阱推进处理这二者。随后，可执行与上述的那些处理步骤类似的处理步骤，从而完成UMOS结构。
在另一些实施方式中，可使用另一些方法来形成UMOS结构。在这些实施方式的某些结构中，如图11所示，与上述第一外延层110类似地(在基板505上)形成第一外延层510。随后，形成与外延层130类似的另一个外延层530。可是，在其它结构中，第一外延层510可被生长到比第一外延层110更大的厚度。在这些结构中，随后，与上述注入处理类似，将n型掺杂剂注入第一外延层510的上部并进行活化。
在这些实施方式中，如图12所示，随后可与被用于制造沟槽结构125的方法类似地来制造沟槽结构525。随后可与制造栅极氧化层145的方法类似地来制造栅极氧化层545。随后可与制造栅极导体150的方法类似地来制造栅极导体550。随后可与上述制造绝缘帽160的方法类似地来制造绝缘帽560。
随后，在从约100KEV至约220KEV范围的高能量下将p型掺杂剂注入外延层510的中间部，直至获得期望的掺杂剂浓度。随后，使用现有技术中已知的任意工艺来活化这些掺杂剂，从而制造阱区520。在某些情况下，可在从约900℃至约1000℃范围的温度下使用焙烧处理来活化掺杂剂。在其它情况下，可在从约250℃至约550℃范围的温度下使用微波加热来活化掺杂剂。随后，可执行与上述的那些处理步骤类似的处理步骤以完成UMOS结构。
这些制造方法具有几个有用的特性。在被用于制造沟槽的蚀刻处理之前，这些处理形成了UMOS半导体器件的源区。通过在制造栅极结构前形成源区，从而不再需要用于源极活化和推进处理的高温处理(通常，约900℃或1000℃)。因此，可使用通常不能耐受活化和推进处理的高温的低温材料。这些低温材料的实例包括诸如CoSi2或TiSi2的硅化物、诸如黑金刚石TM(Black DiamondTM)或珊瑚TM(CoralTM)材料的低K值栅极介电材料、及自旋介电(SOG)材料。
这些方法允许通过注入推进处理、原位外延处理、或浅注入外延处理来制造源区，从而提高了表面掺杂。因此，对于低电压器件而言，所述沟槽可被用于使台面区中的源区与有源器件绝缘。同样，在这些结构中可获得对源区的严格的掺杂剂分布控制，其通过后续的氧化步骤被放松。也可在沟槽中已经形成了源极之前或之后，或在沟槽中已经形成了栅极之后执行阱注入处理。
这些方法也可减小或消除在高温源极活化和推进期间发生的自动掺杂。这种自动掺杂在源区中的硅材料被暴露于包含B和P的蚀刻电介质时发生。
这些方法还可通过减少或消除源区中的掺杂剂经栅极侧壁横向散射进沟道区来改善阈值电压(Vt)控制。当在形成了栅极导体后对源区进行掺杂时，可在栅极结构上面的凹部中出现这种横向掺杂。
这些方法也还允许通过使用低温栅极氧化处理降低形成源极和阱结构所需的热预算来更好地控制源极和阱的掺杂剂分布。
这些方法也还允许在不氧化栅极材料的情况下通过As掺杂剂来提高沟槽之间的台面区的氧化，正如在当前阱推进处理中经常使用的。氧化的提升可保护源区免受在通常覆盖源区的厚氧化层上使用的大量的体蚀刻(heavy body etch)的损害。
这些方法也能消除或减少空穴产生并从非晶Si或多晶Si栅极向栅极氧化层的迁移。在栅极形成后的源极活化和推进过程中所遭遇的高温期间，非晶Si或多晶Si的漏极可在栅极导体材料中移动并产生空穴。
需要理解的是，本文所提供的所有材料类型仅用于说明的目的。因此，本文所描述的实施方式中的各种介电层中一个或多个可包括低k值或高k值介电材料。同样，尽管针对n型和p型掺杂剂指定了具体的掺杂剂，但是可在半导体器件中使用任意其它已知的n型和p型掺杂剂(或这种掺杂剂的组合)。而且，尽管参照具体导电类型(P或N)描述了本发明的器件，但是可通过适当修改来用相同类型的掺杂剂的组合或者用相反的导电类型(分别是N或P)构成所述器件。
在某些实施方式中，半导体器件的制造方法包括：设置重掺杂有第一导电类型的掺杂剂的半导体基板；在基板上设置外延层，该外延层被轻掺杂有第一导电类型的掺杂剂；设置形成在外延层中的沟槽，该沟槽包含包括低温介电材料的栅极绝缘层和包括低温导电材料的栅极导体；设置被重掺杂有第二导电类型的掺杂剂的阱区；并设置重掺杂有第一导电类型的掺杂剂的源区。
在某些实施方式中，半导体器件的制造方法包括：被重掺杂有第一导电类型的掺杂剂的半导体基板；在基板上形成第一外延层，该外延层被轻掺杂有第一导电类型的掺杂剂；通过以一定的掺杂剂浓度生长第二外延层或通过将第一导电类型的掺杂剂注入第一外延层的上部并随后活化掺杂剂从而获取上述一定的掺杂剂浓度来形成被重掺杂有第一导电类型的掺杂剂的源区；在外延层中形成的沟槽；在该沟槽的底部和侧壁上形成栅极绝缘层，该栅极绝缘层包括低温绝缘材料；并在栅极绝缘层上形成包括低温导电材料的栅极导体。
除了前面指示的任意修改之外，在不违背本说明书的宗旨和范围的情况下，本领域技术人员还可设计多种其它的变形和可选设置，所附权利要求意在涵盖这些修改和设置。因此，尽管上面已经结合了当前被认为是最实际和优选的方面具体而详细地描述了信息，对本领域的普通技术人员显而易见的是，在不违背本文给出的原理和思想的情况下，可以进行多种修改(包括但不被限于操作和使用的形式、功能、方式)。而且，如本文所使用的一样，实例仅为说明性的，而不应被理解为对任意方式的限定。

Claims (24)

1.一种半导体器件，包括：
半导体基板，重掺杂有第一导电类型的掺杂剂；
外延层，位于所述基板上，所述外延层被轻掺杂有所述第一导电类型的掺杂剂；
沟槽，形成在所述外延层中，所述沟槽包含包括低温介电材料的栅极绝缘层和包括低温导电材料的栅极导体；
阱区，重掺杂有第二导电类型的掺杂剂；以及
源区，重掺杂有所述第一导电类型的掺杂剂。
2.根据权利要求1所述的器件，其中，所述第一导电类型的掺杂剂为n型掺杂剂，且所述第二导电类型的掺杂剂为p型掺杂剂。
3.根据权利要求1所述的器件，还包括与所述源区接触的导电源极层和与所述基板的底部接触的导电漏极层。
4.根据权利要求1所述的器件，其中，用在所述栅极绝缘层中的所述低温介电材料包括SOG材料、黑金刚石TM或珊瑚TM材料。
5.根据权利要求4所述的器件，其中，所述低温介电材料包括黑金刚石TM、珊瑚TM、或其组合。
6.根据权利要求1所述的器件，其中，用在所述栅极中的所述低温导电材料包括硅化物。
7.根据权利要求6所述的器件，其中，所述低温导电材料包括TiSi2、CoSi2、或其组合。
8.根据权利要求6所述的器件，其中，所述低温导电材料包括CoSi2。
9.一种UMOS半导体器件，包括：
半导体基板，重掺杂有第一导电类型的掺杂剂；
外延层，位于所述基板上，所述外延层被轻掺杂有所述第一导电类型的掺杂剂；
沟槽，形成在所述外延层中，所述沟槽包含包括低温介电材料的栅极绝缘层和包括低温导电材料的栅极导体；
阱区，重掺杂有第二导电类型的掺杂剂；以及
源区，重掺杂有所述第一导电类型的掺杂剂。
10.根据权利要求9所述的器件，其中，所述第一导电类型的掺杂剂为n型掺杂剂，且所述第二导电类型的掺杂剂为p型掺杂剂。
11.根据权利要求9所述的器件，还包括与所述源区接触的导电源极层和与所述基板的底部接触的导电漏极层。
12.根据权利要求9所述的器件，其中，用在所述栅极绝缘层中的所述低温介电材料包括SOG材料、黑金刚石TM或珊瑚TM材料。
13.根据权利要求12所述的器件，其中，所述低温介电材料包括黑金刚石TM、珊瑚TM、或其组合。
14.根据权利要求9所述的器件，其中，用在所述栅极中的所述低温导电材料包括硅化物。
15.根据权利要求14所述的器件，其中，所述低温导电材料包括TiSi2、CoSi2、或其组合。
16.根据权利要求15所述的器件，其中，所述低温导电材料包括CoSi2。
17.一种包含半导体器件的电子装置，包括：
电路板；以及
半导体器件，电连接至所述电路板，所述半导体器件包括：
半导体基板，重掺杂有第一导电类型的掺杂剂；
外延层，位于所述基板上，所述外延层被轻掺杂有所述第一导电类型的掺杂剂；
沟槽，形成在所述外延层中，所述沟槽包含包括低温介电材料的栅极绝缘层和包括低温导电材料的栅极导体；
阱区，重掺杂有第二导电类型的掺杂剂；以及
源区，重掺杂有所述第一导电类型的掺杂剂。
18.根据权利要求17所述的装置，其中，所述第一导电类型的掺杂剂为n型掺杂剂，且所述第二导电类型的掺杂剂为p型掺杂剂。
19.根据权利要求17所述的装置，还包括与所述源区接触的导电源极层和与所述基板的底部接触的导电漏极层。
20.根据权利要求17所述的装置，其中，用在所述栅极绝缘层中的所述低温介电材料包括SOG材料、黑金刚石TM或珊瑚TM材料。
21.根据权利要求20所述的装置，其中，所述低温介电材料包括黑金刚石TM、珊瑚TM、或其组合。
22.根据权利要求17所述的装置，其中，用在所述栅极中的所述低温导电材料包括硅化物。
23.根据权利要求22所述的装置，其中，所述低温导电材料包括TiSi2、CoSi2、或其组合。
24.根据权利要求23所述的装置，其中，所述低温导电材料包括CoSi2。
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