KR20120034029A - 저온 공정에 의하여 형성된 ｕｍｏｓ 반도체 소자들 - Google Patents
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Abstract
저온 공정들을 이용하여 형성된 UMOS (U-자형 트렌치 MOSFET) 반도체 소자들이 설명된다. 상기 UMOS 구조의 소스 영역은 상기 트렌치를 형성하기 위하여 사용되는 식각 공정들에 선행하여 형성될 수 있으며, 게이트 산화막의 형성으로부터 이후의 공정에 있어서 상기 반도체 소자 내에 저온 물질들이 포함되는 것을 가능하게 한다. 따라서, 트렌치의 식각 이후에 통상 수행되는 소스의 드라이브-인(drive-in)과 활성화 공정은 생략될 수 있다. 결과적으로 얻어지는 UMOS 구조들은 저온 유전 물질을 포함하는 게이트 절연막과 저온 도전성 물질을 포함하는 게이트 도전체를 모두 갖는 트렌치 구조물을 포함한다. 트렌치의 식각 이전에 소스 영역을 형성하는 것은 고온 공정들로부터 야기되는 문제점들을 감소시킬 수 있고, 자동 도핑(auto doping)을 감소시킬 수 있고, 문턱 전압 제어를 향상시킬 수 있고, 보이드의 형성을 감소시킬 수 있고, 고온 공정을 견뎌낼 수 없는 실리사이드들과 같은 물질의 통합을 가능하게 한다. 다른 실시예들도 설명된다.
Description
본 출원은 크게 반도체 소자 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 저온 공정들을 이용하여 형성된 UMOS 반도체 소자에 관하여 설명한다.
집적 회로들(integrated circuits, ICs)을 포함하는 반도체 소자들 또는 개별 소자들이 회로 기판을 포함하는 광범위한 전자 장치에 사용되고 있다. 이러한 IC 소자들(또는 칩들, 또는 개별 소자들)은 반도체 물질의 기판 표면에 제조된 소형화된 전자 회로를 포함한다. 상기 회로들은 수많은 중첩되는 층들로 구성되는데, 기판 내부로 확산될 수 있는 도펀트들을 포함하는 (확산층이라고 불리는) 층들 또는 기판 내부로 주입되는 이온들을 포함하는 (이온주입층이라고 불리는) 층들도 포함된다. 다른 층들은 도전체(폴리실리콘 또는 금속층들) 또는 도전층들 사이의 연결부들(비아 또는 콘택층들)이다. IC 소자들 또는 개별 소자들은 층들의 성장 단계, 이미징 단계, 증착 단계, 식각 단계, 도핑 단계, 및 세정 단계를 포함하는 수많은 단계들의 조합을 이용하는 층별 공정(layer-by-layer process)으로 제조될 수 있다. 실리콘 웨이퍼들은 기판으로서 통상 이용되며, 도핑될 또는 증착되어 폴리실리콘, 절연체 또는 금속층들을 정의할 기판의 상이한 영역들을 표시하기 위하여 포토리소그래피가 사용된다.
반도체 소자의 일종인 금속 산화물 실리콘 전계 효과 트랜지스터(metal oxide silicon field effect transistor, MOSFET)는 자동차용 전자장치, 디스크 구동용 및 전력 공급용을 포함하여 수많은 전자 장치들에 광범위하게 사용될 수 있다. 일반적으로, 이러한 소자들은 스위치로서 작용하며, 전력 공급원을 부하(load)에 연결하기 위하여 사용된다. 일부 MOSFET 소자들은 기판 내에 형성된 트렌치로 형성될 수 있다. 이러한 트렌치 구성이 매력을 갖도록 하는 특징의 한가지는 MOSFET의 채널을 통하여 전류가 수직 방향으로 흐른다는 것이다. 이는 채널을 통하여 수평 방향으로 전류가 흐르고 그런 다음 드레인을 통하여 수직 방향으로 전류가 흐르는 다른 MOSFET들에 비하여 더 높은 셀 및/또는 전류 채널 밀도를 가능하게 한다. 셀 및/또는 전류 채널 밀도가 더 높다는 것은 기판의 단위 표면적당 제조될 수 있는 MOSFET들 및/또는 전류 채널들이 더 많고, 그에 의하여 상기 트렌치 MOSFET을 포함하는 반도체 소자의 전류 밀도가 증가한다는 것을 대개 의미한다.
본 출원은 저온 공정들을 이용하여 형성되는 U-자형 트렌치 MOSFET(U-shaped trench MOSFET, UMOS)를 설명한다. 상기 UMOS 구조의 소스 영역은 상기 트렌치를 형성하기 위하여 사용되는 식각 공정들에 선행하여 형성될 수 있으며, 게이트 산화막의 형성으로부터 이후의 공정에 있어서 상기 반도체 소자 내에 저온 물질들이 포함되는 것을 가능하게 한다. 따라서, 트렌치의 식각 이후에 통상 수행되는 소스의 드라이브-인(drive-in)과 활성화 공정은 생략될 수 있다. 결과적으로 얻어지는 UMOS 구조들은 저온 유전 물질을 포함하는 게이트 절연막과 저온 도전성 물질을 포함하는 게이트 도전체를 모두 갖는 트렌치 구조물을 포함한다. 트렌치의 식각 이전에 소스 영역을 형성하는 것은 고온 공정들로부터 야기되는 문제점들을 감소시킬 수 있고, 자동 도핑(auto doping)을 감소시킬 수 있고, 문턱 전압 제어를 향상시킬 수 있고, 보이드의 형성을 감소시킬 수 있고, 고온 공정을 견뎌낼 수 없는 실리사이드들과 같은 물질을 포함하는 것을 가능하게 한다.
본 발명은 상기 과제를 이루기 위하여, 제 1 도전형의 도펀트로 고농도 도핑된 반도체 기판; 상기 제 1 도전형의 도펀트로 저농도 도핑되고, 상기 반도체 기판 위에 위치하는 에피택셜층; 상기 에피택셜층 내에 형성되고, 저온 유전 물질을 포함하는 게이트 절연층 및 저온 도전 물질을 포함하는 게이트 도전체를 모두 포함하는 트렌치; 제 2 도전형의 도펀트로 고농도 도핑된 웰 영역; 및 상기 제 1 도전형의 도펀트로 고농도 도핑된 소스 영역을 포함하는 반도체 소자를 제공한다.
또한, 본 발명은 상기 과제를 이루기 위하여, 제 1 도전형의 도펀트로 고농도 도핑된 반도체 기판; 상기 제 1 도전형의 도펀트로 저농도 도핑되고, 상기 반도체 기판 위에 위치하는 에피택셜층; 상기 에피택셜층 내에 형성되고, 저온 유전 물질을 포함하는 게이트 절연층 및 저온 도전 물질을 포함하는 게이트 도전체를 모두 포함하는 트렌치; 제 2 도전형의 도펀트로 고농도 도핑된 웰 영역; 및 상기 제 1 도전형의 도펀트로 고농도 도핑된 소스 영역을 포함하는 UMOS 반도체 소자를 제공한다.
또한, 본 발명은 상기 과제를 이루기 위하여, 회로 기판; 및 상기 회로 기판에 전기적으로 연결된 반도체 소자를 포함하는 전자 장치를 제공한다. 상기 반도체 소자는 제 1 도전형의 도펀트로 고농도 도핑된 반도체 기판; 상기 제 1 도전형의 도펀트로 저농도 도핑되고, 상기 반도체 기판 위에 위치하는 에피택셜층; 상기 에피택셜층 내에 형성되고, 저온 유전 물질을 포함하는 게이트 절연층 및 저온 도전 물질을 포함하는 게이트 도전체를 모두 포함하는 트렌치; 제 2 도전형의 도펀트로 고농도 도핑된 웰 영역; 및 상기 제 1 도전형의 도펀트로 고농도 도핑된 소스 영역을 포함할 수 있다.
본 발명은 게이트 구조물을 만들기 이전에 소스 영역을 형성함으로써 소스 활성화 및 드라이브-인 공정에 사용되는 고온 공정들(대개 약 900 ℃ 또는 약 1000 ℃)이 불필요하다. 따라서, 상기 활성화 및 드라이브-인 공정의 고온에서 대개 견딜 수 없는 저온 물질들이 사용될 수 있다.
본 발명은 상기 소스 영역이 이온주입-및-드라이브 공정, 인-시투 에피택셜 공정, 또는 표면 도핑을 증가시키기 위한 얕은 이온 주입(shallow implant)을 수반하는 에피택셜 공정의 어느 하나에 의하여 제조되는 것을 가능하게 한다.
본 발명은 고온에서의 소스 활성화 및 드라이브-인을 수행하는 동안 일어나는 자동 도핑(auto doping)을 감소시키거나 제거할 수 있다.
본 발명은 상기 소스 영역 내의 도펀트들이 상기 게이트 측벽을 통하여 채널 영역 내부로 측방향 산란(scattering)하는 것을 감소시키거나 제거함으로써 문턱 전압(Vt) 제어를 개선할 수 있다.
본 발명은 저온 게이트 산화 공정을 사용하는 것에 따라 소스와 웰 형성에 요구되는 열적 부담(thermal budget)을 감소시킴으로써 소스와 웰에서 도펀트 프로파일들을 더욱 잘 제어하는 것을 가능하게 한다.
본 발명은, 현재의 웰 드라이브-인 공정에서 종종 일어나는 것과 같은 게이트 물질의 산화 없이, As 도펀트들에 의하여 상기 트렌치들 사이의 메사 영역의 산화를 향상시킬 수 있게 한다.
본 발명은 보이드가 생성되고 비결정질 Si 또는 폴리실리콘 Si 게이트들로부터 게이트 산화막으로 이동하는 것을 제거하거나 감소시킬 수 있다.
다음의 발명의 상세한 설명은 다음의 도면들을 참조하여 더 잘 이해될 수 있을 것이다.
도 1은 UMOS 반도체 소자들의 일부 구현예들을 나타낸다.
도 2는 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 일부 구현예들을 나타낸다.
도 3은 트렌치 내에 형성된 게이트 구조물을 갖는 반도체 구조물의 제조 방법의 일부 구현예들을 나타낸다.
도 4는 소스층 및 드레인층을 갖는 반도체 구조물의 제조 방법의 일부 구현예들을 나타낸다.
도 5는 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 6은 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 7은 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 8은 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 9는 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 10은 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 11은 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 12는 트렌치 내에 형성된 게이트 구조물을 갖는 반도체 구조물의 제조 방법의 다른 구현예들을 나타낸다.
도 13은 상기 트렌치와 웰 영역 내에 게이트 구조물을 갖는 반도체 구조물의 제조 방법의 다른 구현예들을 나타낸다.
상기 도면들은 반도체 소자들과 그러한 소자들의 제조 방법들의 특정한 모습들을 예시한다. 상기 도면들은, 후속되는 발명의 상세한 설명과 함께, 상기 방법들 밈 상기 방법들을 통하여 얻어지는 구조들의 원리를 증명하고 설명할 것이다. 도면들에서, 층들과 영역들의 두께는 명확성을 위해 과장된다. 또한, 어느 층, 구성 부품, 또는 기판이 다른 층, 구성 부품, 또는 기판의 "위에" 있다고 지칭되는 경우, 그 다른 층, 구성 부품, 또는 기판의 직접 위에 있을 수 있고, 또는 다른 개재되는 층들이 존재할 수도 있다. 동일한 참조 번호들은 상이한 도면들에 있어서도 동일한 요소를 가리키며, 이들에 관한 설명은 반복되지 않을 것이다.
도 1은 UMOS 반도체 소자들의 일부 구현예들을 나타낸다.
도 2는 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 일부 구현예들을 나타낸다.
도 3은 트렌치 내에 형성된 게이트 구조물을 갖는 반도체 구조물의 제조 방법의 일부 구현예들을 나타낸다.
도 4는 소스층 및 드레인층을 갖는 반도체 구조물의 제조 방법의 일부 구현예들을 나타낸다.
도 5는 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 6은 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 7은 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 8은 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 9는 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 10은 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 11은 에피택셜층들을 포함하는 반도체 구조의 제조 방법들의 다른 구현예들을 나타낸다.
도 12는 트렌치 내에 형성된 게이트 구조물을 갖는 반도체 구조물의 제조 방법의 다른 구현예들을 나타낸다.
도 13은 상기 트렌치와 웰 영역 내에 게이트 구조물을 갖는 반도체 구조물의 제조 방법의 다른 구현예들을 나타낸다.
상기 도면들은 반도체 소자들과 그러한 소자들의 제조 방법들의 특정한 모습들을 예시한다. 상기 도면들은, 후속되는 발명의 상세한 설명과 함께, 상기 방법들 밈 상기 방법들을 통하여 얻어지는 구조들의 원리를 증명하고 설명할 것이다. 도면들에서, 층들과 영역들의 두께는 명확성을 위해 과장된다. 또한, 어느 층, 구성 부품, 또는 기판이 다른 층, 구성 부품, 또는 기판의 "위에" 있다고 지칭되는 경우, 그 다른 층, 구성 부품, 또는 기판의 직접 위에 있을 수 있고, 또는 다른 개재되는 층들이 존재할 수도 있다. 동일한 참조 번호들은 상이한 도면들에 있어서도 동일한 요소를 가리키며, 이들에 관한 설명은 반복되지 않을 것이다.
이하의 상세한 설명은 완전한 이해를 제공하기 위하여 구체적인 세부 내용을 제공한다. 그럼에도 불구하고, 당 기술 분야에서 통상의 지식을 가진 자는 본 반도체 소자 및 그와 관련된 제조 방법들, 그리고 그와 관련된 사용 방법들이 이러한 구체적인 세부 내용을 채용하지 않고도 적용되고 사용될 수 있음을 이해할 것이다. 상기 반도체 소자들 및 그와 관련된 방법들은 예시된 소자들 및 방법들을 변경함으로써 실시될 수 있고 본 산업 분야에서 통상적으로 사용되는 다른 장치 및 기술과 관련하여 사용될 수 있다. 예를 들면, 상세한 설명에서는 UMOS(U-자형 트렌치 MOSFET)가 언급되지만, 트렌치 내에 형성되는, 정전 유도형 트랜지스터(static induction transistor, SIT), 정전 유도형 싸이리스터(static induction thyristor, SITh), JFET, 싸이리스터 소자들, 및 LDMOS 소자들과 같은 다른 반도체 소자들에 대하여 변용될 수 있다.
상기 반도체 소자들 및 그러한 소자들을 제조하기 위한 방법들의 일부 실시예들이 도 1 내지 도 13에 도시된다. 도 1은 저온 공정을 이용하여 형성된 UMOS (U-자형 트렌치 MOSFET) 구조물을 나타낸다. 상기 UMOS 구조물(10)은 드레인(20)에 연결된 드레인 금속층(15)을 포함한다. 또한, 상기 UMOS 구조물(10)은 n-형 도펀트로 고농도 도핑된 기판(25)을 포함한다. 상기 기판(25) 위에는 에피택셜층(30)이 형성되고, 상기 에피택셜층(30)은 n-형 도펀트로 저농도 도핑된다. 상기 에피택셜층(30) 내에 트렌치가 형성되었으며, 도전성 게이트(40)와 게이트 절연체(35)를 포함하는 게이트 구조물이 상기 트렌치 내에 형성되어 게이트(45)에 연결된다. 고농도 도핑된 p-형 웰 영역(50)은 상기 에피택셜층의 상부 부분에 형성되었다. 고농도 도핑된 n-형 소스 영역들(55)은 상기 에피택셜층의 상부 표면 근방에 형성되었다. 상기 구조물의 상부 표면 위에 소스 금속층(60)이 형성되었으며 소스(65)에 연결된다. 상기 UMOS 구조물(10)에 있어서, 상기 소스 및, 선택적으로는, 상기 웰 영역들은 이하에서 설명하는 바와 같이 상기 트렌치 및 상기 게이트 구조물들을 형성하기 전에 형성될 수 있다.
일부 실시예들에 있어서, 이러한 UMOS 구조물들을 제조하기 위한 방법들은 도 2에 도시된 바와 같이 반도체 기판(105)이 우선 제공되면서 개시된다. 당 기술 분야에서 알려진 임의의 기판이 본 발명에 사용될 수 있다. 적절한 기판은 실리콘 웨이퍼, 에피택셜 Si 층들, 실리콘-온-절연체(silicon-on-insulator, SOI) 기술에 사용되는 것과 같은 본딩된 웨이퍼들, 및/또는 비결정질 실리콘층들을 포함하며, 이들은 모두 도핑되거나 도핑되지 않을 수 있다. 또한, Ge, SiGe, SiC, GaN, GaAs, InxGayAsz, AlxGayAsz, 및/또는 임의의 순수 반도체 또는 III-V족 또는 II-VI족들 및 이들의 변형물들과 같은 화합물 반도체들을 포함하여, 전자 장치에 사용되는 임의의 다른 반도체 물질이 사용될 수 있다. 일부 실시예들에 있어서, 상기 기판(105)은 임의의 n-형 도펀트로 고농도로(heavily) 도핑되어 있을 수 있다.
상기 기판(105)은 상기 기판(105)의 상부 표면 위에 위치하는 하나 이상의 에피택셜("에피") Si 층들을 포함할 수 있다. 도 2에 나타낸 실시예들에 있어서, 상기 에피택셜 층(들)은 제 1 에피택셜 층(110), 제 2 에피택셜 층(120), 및 제 3 에피택셜 층(130)을 포함한다. 상기 제 1 에피택셜 층(110)은 임의의 알려진 에피택셜 증착 공정을 포함하여, 당 기술 분야에 알려진 임의의 공정을 이용하여 제공될 수 있다. 상기 제 1 에피택셜 층(110)은 당 기술 분야에 알려진 임의의 공정을 이용하여 n-형 도펀트로 저농도로(lightly) 도핑될 수 있다.
상기 제 2 에피택셜 층(120)은 상기 UMOS 소자들 내의 웰 영역들을 형성하기 위하여 사용될 것이다. 상기 제 2 에피택셜 층(120)은 약 900 ℃ 내지 약 1000 ℃의 온도 범위를 이용하는 임의의 알려진 에피택셜 증착 공정을 포함하여 당 기술 분야에 알려진 임의의 공정을 이용하여 제공될 수 있다. 상기 제 2 에피택셜 층(120)은 당 기술 분야에 알려진 임의의 공정을 이용하여 p-형 도펀트로 고농도로 도핑될 수 있다. 일부 구성들에 있어서, 상기 제 2 에피택셜 층(120)은 증착되는 동안 약 1×1017 원자/cm3 내지 약 3×1017 원자/cm3의 범위의 도펀트 농도로 인-시투(in-situ) 도핑될 수 있다. 다른 구성들에 있어서, 상기 제 2 에피택셜 층(120)은 B 원자들을 이용하여 약 2×1017 원자/cm3의 농도로 도핑될 수 있다.
상기 제 3 에피택셜 층(130)은 상기 UMOS 소자들 내의 소스 영역들을 형성하기 위하여 사용될 수 있다. 상기 제 3 에피택셜 층(130)은 약 900 ℃ 내지 약 1000 ℃의 온도 범위에서 수행되는 임의의 알려진 에피택셜 증착 공정을 포함하여 당 기술 분야에 알려진 임의의 공정을 이용하여 제공될 수 있다. 상기 제 3 에피택셜 층(130)은 당 기술 분야에 알려진 임의의 공정을 이용하여 n-형 도펀트로 고농도로 도핑될 수 있다. 일부 구성들에 있어서, 상기 제 3 에피택셜 층(130)은 증착되는 동안 약 7×1018 원자/cm3 내지 약 2×1019 원자/cm3의 범위의 도펀트 농도로 인-시투 도핑될 수 있다. 다른 구성들에 있어서, 상기 제 3 에피택셜 층(130)은 P 원자들을 이용하여 약 1×1020 원자/cm3의 농도로 도핑될 수 있다. 상기 제 2 에피택셜 층 및 제 3 에피택셜 층 내의 도펀트들은 인-시투 공정을 이용하여 형성될 수 있기 때문에, 이들 층들을 형성하기 위하여 필요한 이온 주입 공정이나 고온 활성화 또는 드라이브-인 (drive-in) 공정이 불필요하다.
일부 구성들에 있어서, 상기 제 3 에피택셜층(130) 내의 도펀트 농도는 1×1020 원자/cm3의 농도에 도달하기 위하여 증가될 필요가 있을 수 있다. 이러한 구성들에 있어서, 이 제 3 에피택셜층(130) 내의 도펀트 농도를 증가시키기 위하여 당 기술 분야에 알려진 바와 같은 얕은 소스 이온주입 공정(shallow source implant process)이 사용될 수 있다. 일부 예들에 있어서, 약 10 keV 내지 약 100 keV 범위의 에너지로 As 및/또는 P 원자들을 얕은 소스 이온주입하는 것은 상기 소스 농도를 1×1020 원자/cm3로 증가시키기 위하여 사용될 수 있을 것이다.
상기 제 2 에피택셜 층 및 상기 제 3 에피택셜 층이 형성된 후, 트렌치 구조물(125)이 형성될 수 있다. 상기 트렌치(125)의 바닥은, 도 3에 나타낸 바와 같이, 에피택셜 층(110) 내부의 임의의 위치에 도달할 수 있고, 또는 더 나아가 상기 기판(105) 내부까지 연장될 수 있다. 상기 트렌치 구조물(125)은 알려진 임의의 공정에 의하여 형성될 수 있다. 일부 실시예들에 있어서, 원하는 마스크 물질의 층을 우선 증착시키고, 그런 다음 상기 마스크(135)의 원하는 패턴이 형성되도록 포토리소그래피 및 식각 공정을 이용하여 이를 패터닝함으로써 상기 제 3 에피택셜 층(130)의 상부 표면 위에 마스크(135)가 형성될 수 있다. 상기 트렌치(125)를 형성하기 위하여 사용된 식각 공정이 완료된 후에, 이웃하는 트렌치들(125) 사이에 메사 구조물(155)이 형성된다. 상기 트렌치(125)를 형성하기 위하여 사용된 식각 공정은 상기 에피택셜 층 내에서 상기 트렌치(125)가 원하는 깊이와 폭을 가질 때까지 수행될 수 있다. 추후에 증착될 산화물층이 상기 트렌치를 적절하게 메우고 상기 트렌치 내에 보이드가 형성되는 것을 피할 수 있도록, 깊이에 대한 폭의 비율로 나타내는 종횡비뿐만 아니라 상기 트렌치(125)의 깊이와 폭도 제어될 수 있다.
도 3에 나타낸 바와 같이, 그런 다음 게이트 절연막(145)(또는 다른 반-절연성 물질)이 상기 트렌치들(125) 내에 형성될 수 있다. 일부 실시예들에 있어서, 상기 게이트 절연막은 게이트 산화막(145)을 포함한다. 상기 게이트 산화막(145)은 당 기술 분야에 알려진 임의의 공정에 의하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 게이트 산화막(145)은 당 기술 분야에 알려진 임의의 증착 및 식각 공정에 의하여 형성될 수 있다. 다른 실시예들에 있어서, 상기 게이트 산화막(145)은 원하는 두께의 게이트 산화막(145)이 성장될 때까지 산소-함유 분위기에서 상기 트렌치(125)를 산화시킴으로써 형성될 수 있다.
계속하여, 상기 게이트 산화막(145) 위에 도전층이 증착될 수 있다. 상기 도전층은 임의의 금속, CoSi2와 같은 실리사이드, 도핑되거나 도핑되지 않은 폴리실리콘, 또는 이들의 조합을 포함하여 당 기술 분야에 알려진 임의의 도전성 및/또는 반도체 물질을 포함할 수 있다. 상기 도전층은 화학 기상 증착 공정들(CVD, PECVD, LPCVD) 또는 원하는 금속을 스퍼터링 타겟으로 이용하는 스퍼터링 공정을 포함하여 알려진 임의의 증착 공정에 의하여 증착될 수 있다.
상기 도전층은 상기 트렌치(125)를 메우고 나아가 상기 트렌치(125) 밖으로 넘치도록 증착될 수 있다. 그런 다음, 당 기술 분야에 알려진 임의의 공정을 이용하여 상기 도전층으로부터 게이트 도전체(150)가 형성될 수 있다. 일부 실시예들에 있어서, 임의의 에치백(etchback) 공정을 포함하여 당 기술 분야에 알려진 임의의 공정을 이용하여 상기 도전층의 상부 부분을 제거함으로써 상기 게이트 도전체(150)가 형성될 수 있다. 상기 제거 공정의 결과, 도 3에 보인 바와 같이 상기 트렌치(125) 내의 상기 게이트 산화막(145) 위에 도전층(게이트 도전체(150))이 남는다. 일부 구성들에 있어서, 도 3에 나타낸 것처럼 상기 게이트 도전체(150)의 상부 표면이 상기 제 2 에피택셜 층(120)의 상부 표면과 실질적으로 동일 평면에 위치하도록 상기 게이트 도전체(150)가 형성될 수 있다. 다른 구성들에 있어서, 상기 게이트 도전체(150)의 상부 표면이 상기 제 2 에피택셜 층(120)의 상부 표면과 실질적으로 동일 평면에 위치하지 않도록 상기 게이트 도전체(150)가 형성될 수 있다.
일부 구성들에 있어서, 상기 게이트 도전체(150)의 상부 표면은 상부피복(overlying) 절연층으로 덮일 수 있다. 상기 상부피복 절연층은 당 기술분야에 알려진 임의의 절연 물질일 수 있다. 일부 실시예들에 있어서, 상기 상부피복 절연층은 BPSG, PSG, 또는 BSG 물질을 포함하여, B 및/또는 P를 함유하는 임의의 유전 물질을 포함한다. 일부 실시예들에 있어서, 상기 상부피복 절연층은 CVD 공정을 이용하여 원하는 두께가 얻어질 때까지 증착될 수 있다. CVD 공정들의 예는 PECVD, APCVD, SACVD, LPCVD, HDPCVD, 또는 이들의 조합들을 포함한다. 상기 상부피복 절연층에 BPSG, PSG, 또는 BSG 물질들이 사용될 때 이들은 리플로우(reflow)될 수 있다.
이들 구성에 있어서, 절연캡을 남기도록 상기 상부피복 절연층의 일부는 제거된다. 도 3에 도시된 실시예에 있어서, 상기 상부피복 절연층의 원하지 않는 부분은 임의의 알려진 마스크를 이용하여, 그리고 상기 게이트 도전체(150)가 아닌 위치에 있는 물질을 제거하는 식각 공정을 이용하여 제거될 수 있다. 따라서, 절연캡(160)은 상기 게이트 도전체(150)의 위에 형성된다. 도 3에 도시된 실시예들에 있어서, 절연캡(160)이 상기 제 3 에피택셜 층(130)과 실질적으로 동일한 평면에 위치하는 상부 표면을 갖게 형성되도록, 상기 상부피복 절연층은 임의의 에치백 또는 평탄화 공정을 이용하여 제거될 수 있다.
다음으로, 도 4에 도시된 바와 같이, 상기 절연캡(160) 및 상기 제 3 에피택셜 층(130)의 상부 부분 위에 소스층(170)이 증착될 수 있다. 상기 소스층(170)은 금속, 실리사이드, 폴리실리콘, 또는 그의 조합들을 포함하여, 당 기술 분야에서 알려진 임의의 도전성 및/또는 반도체 물질을 포함할 수 있다. 상기 소스층(170)은 화학 기상 증착 공정들(CVD, PECVD, LPCVD) 또는 원하는 금속을 스퍼터링 타겟으로 이용하는 스퍼터링 공정들을 포함하는, 알려진 임의의 공정에 의하여 증착될 수 있다.
상기 소스층(170)이 형성된 후에(또는 형성되기 전에), 당 기술 분야에서 알려진 임의의 공정을 이용하여 드레인층(180)이 상기 기판(105)의 배면(backside) 위에 형성될 수 있다. 일부 실시예들에 있어서, 상기 드레인층(180)은 그라인딩, 연마(polishing), 또는 식각 공정들을 포함하여 당 기술 분야에 알려진 임의의 공정을 이용하여 상기 기판(105)의 배면을 씨닝(thinning)함으로써 상기 배면에 형성될 수 있다. 그런 다음, 도 4에 도시된 바와 같이, 원하는 두께의 도전층의 드레인이 형성될 때까지 상기 기판(105)의 배면 위에 도전층이 당 기술 분야에 알려진 바에 따라 증착될 수 있다.
다른 실시예들에 있어서, 상기 UMOS 구조물들은 상이한 처리 과정을 이용하여 형성될 수 있다. 이들 실시예에 있어서, 도 5에 나타낸 바와 같이 (기판(205) 위에) 제 1 에피택셜 층(210)이 위에서 설명한 제 1 에피택셜 층(110)과 유사하게 형성된다. 그러나, 상기 제 1 에피택셜 층(210)은 상기 제 1 에피택셜 층(110)보다 더 두껍게 성장된다. 그런 다음, 상기 제 1 에피택셜 층(210)의 상부 부분은 원하는 도펀트 농도가 얻어질 때까지 당 기술 분야에 알려진 임의의 공정을 이용하여 p-형 도펀트로 이온 주입된다. 일부 구성들에 있어서, 상기 도펀트들은 약 100 keV 내지 약 200 keV 범위의 고에너지로 이온주입된다. 다른 구성들에 있어서, 상기 도펀트들은 약 900 keV 내지 약 1 MeV 범위의 고에너지로 이온주입된다.
그런 다음, 상기 도펀트들을 드라이브-인하고 활성화시키기 위하여 당 기술분야에 알려진 바에 따르는 임의의 공정을 이용하여 상기 도펀트들이 활성화된다. 일부 예들에 있어서, 상기 도펀트들은 약 900 ℃ 내지 약 1000 ℃ 범위의 온도에서 가열로(furnace) 공정을 이용하여 활성화될 수 있다. 다른 예들에 있어서, 상기 도펀트들은 약 250 ℃ 내지 약 550 ℃ 범위의 온도에서 마이크로파 가열을 이용하여 활성화될 수 있다. 이들 실시예들에 있어서, 그런 다음 도 6에 도시한 바와 같이 상기 제 3 에피택셜 층(130)과 유사하게 또 다른 에피택셜 층(230)이 형성된다. 그런 다음 UMOS 구조물을 완성하기 위하여 앞서 설명한 것과 유사한 처리 단계들이 수행될 수 있다.
또 다른 실시예들에 있어서, 상기 UMOS 구조물들은 다른 공정들을 이용하여 형성될 수 있다. 이들 실시예들의 일부 구성에 있어서, 도 7에 나타낸 바와 같이 (기판(305) 위에) 제 1 에피택셜 층(310)이 위에서 설명한 제 1 에피택셜 층(110)과 유사하게 형성된다. 그러나, 상기 제 1 에피택셜 층(310)은 상기 제 1 에피택셜 층(110)보다 더 두껍게 성장된다. 그런 다음, 상기 제 3 에피택셜 층(130)과 유사한 에피택셜 층(330)이 형성된다. 이들 실시예들의 다른 구성에 있어서, 도 8에 나타낸 바와 같이 (기판(405) 위에) 제 1 에피택셜 층(410)이 상기 제 1 에피택셜 층(110)보다 더 두꺼운 두께로 성장될 수 있다. 이들 구성에 있어서, 상기 제 1 에피택셜 층(410)의 상부 부분은 원하는 도펀트 농도가 얻어지고 그에 의하여 도펀트 층(430)을 형성할 때까지 약 10 keV 내지 약 100 keV 범위의 저에너지로 n-형 도펀트로 이온주입된다. 그런 다음, 상기 도펀트 영역(430) 내의 도펀트들은 당 기술 분야에 알려진 임의의 공정을 이용하여 활성화된다. 일부 예들에 있어서, 상기 도펀트들은 약 900 ℃ 내지 약 1000 ℃ 범위의 온도에서 가열로(furnace) 공정을 이용하여 활성화될 수 있다. 다른 예들에 있어서, 상기 도펀트들은 약 250 ℃ 내지 약 550 ℃ 범위의 온도에서 마이크로파 가열을 이용하여 활성화될 수 있다.
이들 실시예들의 두 구성들 모두에 있어서(즉, 도 7과 도 8 모두), 도 9 및 도 10에 각각 나타낸 바와 같이, 상기 제 1 에피택셜 층(310이든 410이든)의 중간 부분은 원하는 도펀트 농도가 얻어지고 그에 의하여 도펀트 영역들(320 또는 420)을 형성할 때까지 약 100 keV 내지 약 220 keV 범위의 고에너지로 p-형 도펀트로 이온주입된다. 그런 다음, 이들 도펀트들은 당 기술분야에 알려진 바에 따르는 임의의 공정을 이용하여 활성화된다. 일부 예들에 있어서, 상기 도펀트들은 약 900 ℃ 내지 약 1000 ℃ 범위의 온도에서 가열로 공정을 이용하여 활성화될 수 있다. 다른 예들에 있어서, 상기 도펀트들은 약 250 ℃ 내지 약 550 ℃ 범위의 온도에서 마이크로파 가열을 이용하여 활성화될 수 있다. 일부 예들에 있어서, 소스 드라이브-인 공정과 웰 드라이브-인 공정을 모두 수행하기 위하여 단일 활성화 공정이 사용될 수 있다. 그런 다음, 상기 UMOS 구조물을 완성하기 위하여 위에서 설명한 바와 유사한 처리 단계들이 수행될 수 있다.
또 다른 실시예들에 있어서, UMOS 구조물은 여전히 다른 방법들을 이용하여 형성될 수 있다. 이들 실시예들의 일부 구성에 있어서, 도 11에 나타낸 바와 같이 (기판(505) 위에) 제 1 에피택셜 층(510)이 위에서 설명한 제 1 에피택셜 층(110)과 유사하게 형성된다. 그런 다음, 상기 제 3 에피택셜 층(130)과 유사한 또 다른 에피택셜 층(530)이 형성된다. 그러나, 다른 구성들에 있어서, 상기 제 1 에피택셜 층(510)이 상기 제 1 에피택셜 층(110)보다 더 두꺼운 두께로 성장될 수 있다. 그런 다음 이들 구성들에 있어서, 상기 제 1 에피택셜 층(510)의 상부 부분은 앞서 설명한 이온주입 공정과 유사하게 n-형 도펀트로 이온주입 및 활성화되고, 그에 의하여 이온주입층(530)을 형성한다.
그런 다음 이들 실시예들에 있어서, 도 12에 보인 바와 같이 트렌치 구조물(525)은 상기 트렌치 구조물(125)을 제조하기 위하여 사용된 방법들과 유사하게 제조될 수 있다. 그런 다음, 상기 게이트 산화막(145)을 제조하기 위한 방법들과 유사하게 게이트 산화막(545)이 제조될 수 있다. 그런 다음, 상기 게이트 도전체(150)를 제조하기 위한 방법들과 유사한 방법으로 게이트 도전체(550)가 제조될 수 있다. 그런 다음, 위에서 설명한 절연캡(160)을 제조하기 위한 방법들과 유사하게 절연캡(560)이 제조될 수 있다.
그런 다음, 상기 에피택셜 층(510)의 중간 부분은 원하는 도펀트 농도가 얻어질 때까지 약 100 keV 내지 약 220 keV 범위의 고에너지로 p-형 도펀트로 이온주입될 수 있다. 그런 다음, 웰 영역(520)을 형성하기 위하여 이들 도펀트들은 당 기술분야에 알려진 바에 따르는 임의의 공정을 이용하여 활성화된다. 일부 예들에 있어서, 상기 도펀트들은 약 900 ℃ 내지 약 1000 ℃ 범위의 온도에서 가열로 공정을 이용하여 활성화될 수 있다. 다른 예들에 있어서, 상기 도펀트들은 약 250 ℃ 내지 약 550 ℃ 범위의 온도에서 마이크로파 가열을 이용하여 활성화될 수 있다. 그런 다음, 상기 UMOS 구조물을 완성하기 위하여 위에서 설명한 바와 유사한 처리 단계들이 수행될 수 있다.
이들 제조 방법들은 여러 가지 유용한 특징들을 갖는다. 상기 공정들은 트렌치를 형성하기 위하여 사용되는 식각 공정의 이전에 UMOS 반도체 소자의 소스 영역을 형성한다. 게이트 구조물을 만들기 이전에 소스 영역을 형성함으로써 소스 활성화 및 드라이브-인 공정에 사용되는 고온 공정들(대개 약 900 ℃ 또는 약 1000 ℃)이 불필요하다. 따라서, 상기 활성화 및 드라이브-인 공정의 고온에서 대개 견딜 수 없는 저온 물질들이 사용될 수 있다. 이러한 저온 물질들의 예들은 CoSi2 또는 TiSi2와 같은 실리사이드류, Black DiamondTM 물질 또는 CoralTM 물질과 같은 로우-K (low-K) 게이트 유전 물질들, 및 스핀온 (spin on) 유전 (SOG) 물질들을 포함한다.
이들 방법들은 상기 소스 영역이 이온주입-및-드라이브 공정, 인-시투 에피택셜 공정, 또는 표면 도핑을 증가시키기 위한 얕은 이온 주입(shallow implant)을 수반하는 에피택셜 공정의 어느 하나에 의하여 제조되는 것을 가능하게 한다. 따라서, 저전압 소자들에 있어서 상기 트렌치들은 메사 영역 내의 소스 영역을 활성 소자들로부터 분리하기 위하여 사용될 수 있다. 또한, 후속되는 산화 단계들에 의하여 느슨해지는 구성들에서 상기 소스 영역에 대하여 도펀트 프로파일을 더욱 타이트하게 제어할 수 있게 된다. 또한, 상기 웰 이온 주입 공정들은 상기 소스의 형성 이전에 또는 상기 소스의 형성 이후에 또는 상기 트렌치 내에 게이트가 형성된 이후에 수행될 수 있다.
이들 방법들은 고온에서의 소스 활성화 및 드라이브-인을 수행하는 동안 일어나는 자동 도핑(auto doping)을 감소시키거나 제거할 수 있다. 이러한 자동 도핑은 소스 영역 내의 실리콘 물질이 B 및/또는 P를 함유하는 유전체들을 식각하기 위하여 노출되는 경우에 발생할 수 있다.
또한, 이러한 방법들은 상기 소스 영역 내의 도펀트들이 상기 게이트 측벽을 통하여 채널 영역 내부로 측방향 산란(scattering)하는 것을 감소시키거나 제거함으로써 문턱 전압(Vt) 제어를 개선할 수 있다. 이러한 측방향 도핑은, 게이트 도전체가 형성된 후에 소스 영역을 도핑할 때 상기 게이트 구조물 위의 리세스 내에서 발생할 수 있다.
또한, 이들 방법들은 저온 게이트 산화 공정을 사용하는 것에 따라 소스와 웰 형성에 요구되는 열적 부담(thermal budget)을 감소시킴으로써 소스와 웰에서 도펀트 프로파일들을 더욱 잘 제어하는 것을 가능하게 한다.
또한, 이들 방법들은, 현재의 웰 드라이브-인 공정에서 종종 일어나는 것과 같은 게이트 물질의 산화 없이, As 도펀트들에 의하여 상기 트렌치들 사이의 메사 영역의 산화를 향상시킬 수 있게 한다. 이러한 향상된 산화는 소스 영역을 종종 덮는 두꺼운 산화막에 대하여 사용되는 헤비 바디 식각(heavy body etch)로부터 소스 영역을 보호할 수 있게 한다.
또한, 이들 방법들은 보이드가 생성되고 비결정질 Si 또는 폴리실리콘 Si 게이트들로부터 게이트 산화막으로 이동하는 것을 제거하거나 감소시킬 수 있다. 게이트를 형성한 후에 소스의 활성화 및 드라이브-인을 진행하는 동안 겪게 되는 고온 환경에서, 상기 비결정질 Si 또는 다결정질 Si의 그레인(grain)들은 이동하여 상기 게이트 도전체 물질 내에 보이드들을 형성할 수 있다.
여기에 제공된 모든 유형의 물질들은 단지 예시적 목적임은 이해될 것이다. 따라서, 여기에 설명된 실시예들에서 다양한 하나 이상의 유전층들은 로우-k (low-k) 또는 하이-k (high-k) 유전 물질들을 포함할 수 있다. 또한, 상기 n-형 및 p-형 도펀트들에 대하여 구체적인 도펀트들이 거명되었지만, 알려진 임의의 다른 n-형 및 p-형 도펀트들(또는 그러한 도펀트들의 조합)도 상기 반도체 소자들에 사용될 수 있다. 또한, 본 발명의 소자들은 특정한 도전형(p 또는 n)을 참조하여 설명되었지만, 상기 소자들은 동일한 도전형의 도펀트를 조합하여 구성될 수도 있고, 또는 적절한 변경에 의하여 반대 도전형으로(각각 n 또는 p) 구성될 수도 있다.
일부 실시예들에 있어서, 제 1 도전형의 도펀트로 고농도 도핑된 반도체 기판을 제공하는 단계; 상기 반도체 기판 위에, 상기 제 1 도전형의 도펀트로 저농도 도핑된 에피택셜 층을 제공하는 단계; 저온 유전 물질을 포함하는 게이트 절연층 및 저온 도전 물질을 포함하는 게이트 도전체를 모두 포함하고, 상기 에피택셜 층 내에 형성되는 트렌치를 제공하는 단계; 제 2 도전형의 도펀트로 고농도 도핑되는 웰 영역을 제공하는 단계; 및 상기 제 1 도전형의 도펀트로 고농도 도핑되는 소스 영역을 제공하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
일부 실시예들에 있어서, 반도체 기판을 제 1 도전형의 도펀트로 고농도 도핑하는 단계; 상기 반도체 기판 위에, 상기 제 1 도전형의 도펀트로 저농도 도핑된 에피택셜 층을 형성하는 단계; 고농도의 제 1 도전형의 도펀트 농도로 제 2 에피택셜 층을 성장시킴으로써 또는 상기 제 1 에피택셜 층의 상부 부분을 제 1 도전형의 도펀트로 이온주입하고 그러한 도펀트 농도를 얻기 위하여 그 도펀트를 활성화시킴으로써 상기 제 1 도전형의 도펀트로 고농도 도핑된 소스 영역을 형성하는 단계; 상기 에피택셜 층 내에 트렌치를 형성하는 단계; 상기 트렌치의 바닥 및 측벽 위에 저온 절연 물질을 포함하는 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 위에 저온 도전 물질을 포함하는 게이트 도전체를 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
앞서 보인 임의의 변용들뿐만 아니라, 당 기술 분야에서 통상의 지식을 가진 자에 의하여 수많은 다른 변형들과 대안적인 변경들이 본 명세서의 정신과 범위로부터 벗어남이 없이 착상될 수 있다. 그리고, 첨부된 청구항들은 그러한 변형 및 변경들을 포괄할 의도이다. 따라서, 위에서는 가장 실용적이면서 바람직한 측면이라고 현재 평가되고 있는 것들과 관련하여 특정하여 구체적으로 내용들을 설명하였지만, 형태, 작용, 작동 방식 및 용도를 포함하고 여기에 한정됨이 없이 수많은 변형들이 여기에 설명된 이론들과 개념들로부터 벗어나지 않으면서 이루어질 수 있음이 당 기술 분야에서 통상의 지식을 가진 자들에게 명백할 것이다. 또한, 여기에서 사용될 때 실시예들은 오직 예시를 할 의도일 뿐이며 어떤 방식으로도 한정하는 것으로 해석되어서는 아니된다.
본 발명은 반도체 산업에 유용하게 이용될 수 있다.
10: UMOS 구조물 15: 드레인 금속층
20: 드레인 25: 기판
30: 에피택셜 층 35: 게이트 절연체
40: 도전성 게이트 45: 게이트
50: p-형 웰 영역 55: n-형 소스 영역
60: 소스 금속층 65: 소스
105, 205, 305, 405, 505: 기판
110, 210, 310, 410, 510: 제 1 에피택셜 층
120: 제 2 에피택셜 층 125, 525: 트렌치 구조물
130, 230, 330, 530: 제 3 에피택셜 층
135: 마스크 145, 545: 게이트 산화막
150, 550: 게이트 도전체 155: 메사 구조물
160, 560: 절연캡 170: 소스층
180: 드레인층 430: 도펀트층
520: 웰 영역
20: 드레인 25: 기판
30: 에피택셜 층 35: 게이트 절연체
40: 도전성 게이트 45: 게이트
50: p-형 웰 영역 55: n-형 소스 영역
60: 소스 금속층 65: 소스
105, 205, 305, 405, 505: 기판
110, 210, 310, 410, 510: 제 1 에피택셜 층
120: 제 2 에피택셜 층 125, 525: 트렌치 구조물
130, 230, 330, 530: 제 3 에피택셜 층
135: 마스크 145, 545: 게이트 산화막
150, 550: 게이트 도전체 155: 메사 구조물
160, 560: 절연캡 170: 소스층
180: 드레인층 430: 도펀트층
520: 웰 영역
Claims (24)
- 제 1 도전형의 도펀트로 고농도 도핑된 반도체 기판;
상기 제 1 도전형의 도펀트로 저농도 도핑되고, 상기 반도체 기판 위에 위치하는 에피택셜층;
상기 에피택셜층 내에 형성되고, 저온 유전 물질을 포함하는 게이트 절연층 및 저온 도전 물질을 포함하는 게이트 도전체를 모두 포함하는 트렌치;
제 2 도전형의 도펀트로 고농도 도핑된 웰 영역; 및
상기 제 1 도전형의 도펀트로 고농도 도핑된 소스 영역;
을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 도전형 도펀트는 n-형 도펀트이고, 상기 제 2 도전형 도펀트는 p-형 도펀트인 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 소스 영역과 접촉하는 도전성 소스층 및 상기 기판의 바닥 부분과 접촉하는 도전성 드레인층을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 게이트 절연층에 사용된 저온 유전 물질이 SOG 물질, Black DiamondTM 물질, 또는 CoralTM 물질들을 포함하는 것을 특징으로 하는 반도체 소자. - 제 4 항에 있어서,
상기 저온 유전 물질이 Black DiamondTM 물질, CoralTM 물질, 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 게이트에 사용된 상기 저온 도전 물질이 실리사이드류인 것을 특징으로 하는 반도체 소자. - 제 6 항에 있어서,
상기 저온 도전 물질은 TiSi2, CoSi2 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 소자. - 제 6 항에 있어서,
상기 저온 도전 물질이 CoSi2를 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 도전형의 도펀트로 고농도 도핑된 반도체 기판;
상기 제 1 도전형의 도펀트로 저농도 도핑되고, 상기 반도체 기판 위에 위치하는 에피택셜층;
상기 에피택셜층 내에 형성되고, 저온 유전 물질을 포함하는 게이트 절연층 및 저온 도전 물질을 포함하는 게이트 도전체를 모두 포함하는 트렌치;
제 2 도전형의 도펀트로 고농도 도핑된 웰 영역; 및
상기 제 1 도전형의 도펀트로 고농도 도핑된 소스 영역;
을 포함하는 UMOS 반도체 소자. - 제 9 항에 있어서,
상기 제 1 도전형 도펀트는 n-형 도펀트이고, 상기 제 2 도전형 도펀트는 p-형 도펀트인 것을 특징으로 하는 UMOS 반도체 소자. - 제 9 항에 있어서,
상기 소스 영역과 접촉하는 도전성 소스층 및 상기 기판의 바닥 부분과 접촉하는 도전성 드레인층을 더 포함하는 것을 특징으로 하는 UMOS 반도체 소자. - 제 9 항에 있어서,
상기 게이트 절연층에 사용된 저온 유전 물질이 SOG 물질, Black DiamondTM 물질, 또는 CoralTM 물질들을 포함하는 것을 특징으로 하는 UMOS 반도체 소자. - 제 12 항에 있어서,
상기 저온 유전 물질이 Black DiamondTM 물질, CoralTM 물질, 또는 이들의 조합을 포함하는 것을 특징으로 하는 UMOS 반도체 소자. - 제 9 항에 있어서,
상기 게이트에 사용된 상기 저온 도전 물질이 실리사이드류인 것을 특징으로 하는 UMOS 반도체 소자. - 제 14 항에 있어서,
상기 저온 도전 물질은 TiSi2, CoSi2 또는 이들의 조합을 포함하는 것을 특징으로 하는 UMOS 반도체 소자. - 제 15 항에 있어서,
상기 저온 도전 물질이 CoSi2를 포함하는 것을 특징으로 하는 UMOS 반도체 소자. - 회로 기판; 및
상기 회로 기판에 전기적으로 연결된 반도체 소자;
를 포함하는, 상기 반도체 소자를 포함하는 전자 장치로서, 상기 반도체 소자는
제 1 도전형의 도펀트로 고농도 도핑된 반도체 기판;
상기 제 1 도전형의 도펀트로 저농도 도핑되고, 상기 반도체 기판 위에 위치하는 에피택셜층;
상기 에피택셜층 내에 형성되고, 저온 유전 물질을 포함하는 게이트 절연층 및 저온 도전 물질을 포함하는 게이트 도전체를 모두 포함하는 트렌치;
제 2 도전형의 도펀트로 고농도 도핑된 웰 영역; 및
상기 제 1 도전형의 도펀트로 고농도 도핑된 소스 영역;
을 포함하는, 상기 반도체 소자를 포함하는 전자 장치. - 제 17 항에 있어서,
상기 제 1 도전형 도펀트는 n-형 도펀트이고, 상기 제 2 도전형 도펀트는 p-형 도펀트인 것을 특징으로 하는 전자 장치. - 제 17 항에 있어서,
상기 소스 영역과 접촉하는 도전성 소스층 및 상기 기판의 바닥 부분과 접촉하는 도전성 드레인층을 더 포함하는 것을 특징으로 하는 전자 장치. - 제 17 항에 있어서,
상기 게이트 절연층에 사용된 저온 유전 물질이 SOG 물질, Black DiamondTM 물질, 또는 CoralTM 물질들을 포함하는 것을 특징으로 하는 전자 장치. - 제 20 항에 있어서,
상기 저온 유전 물질이 Black DiamondTM 물질, CoralTM 물질, 또는 이들의 조합을 포함하는 것을 특징으로 하는 전자 장치. - 제 17 항에 있어서,
상기 게이트에 사용된 상기 저온 도전 물질이 실리사이드류인 것을 특징으로 하는 전자 장치. - 제 22 항에 있어서,
상기 저온 도전 물질은 TiSi2, CoSi2 또는 이들의 조합을 포함하는 것을 특징으로 하는 전자 장치. - 제 22 항에 있어서,
상기 저온 도전 물질이 CoSi2를 포함하는 것을 특징으로 하는 전자 장치.
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