JP2012190913A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims description 28
- 239000010410 layer Substances 0.000 description 184
- 229910052581 Si3N4 Inorganic materials 0.000 description 45
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 38
- 229910052814 silicon oxide Inorganic materials 0.000 description 38
- 238000000034 method Methods 0.000 description 26
- 238000004519 manufacturing process Methods 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Thin Film Transistor (AREA)
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Abstract
【課題】縦型ＰＮ接合において確実にオン／オフの制御をすることができる半導体装置を提供する。
【解決手段】半導体装置は、半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備える。第１導電型の第１のチャネル領域が、ゲート絶縁膜の下にある半導体層の表面の一部に設けられている。第１導電型とは異なる導電型である第２導電型の拡散層が、第１のチャネル領域のさらに下の半導体層に設けられ、半導体層の表面に対してほぼ垂直方向に第１のチャネル領域の底部と接し、該第１のチャネル領域の底部とＰＮ接合を形成する。第１導電型のドレインおよび第２導電型のソースが、第１のチャネル領域の両側にある半導体層内にそれぞれ設けられている。側壁絶縁膜は、第１のチャネル領域の拡散層側の側面を被覆する。
【選択図】図１
【解決手段】半導体装置は、半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備える。第１導電型の第１のチャネル領域が、ゲート絶縁膜の下にある半導体層の表面の一部に設けられている。第１導電型とは異なる導電型である第２導電型の拡散層が、第１のチャネル領域のさらに下の半導体層に設けられ、半導体層の表面に対してほぼ垂直方向に第１のチャネル領域の底部と接し、該第１のチャネル領域の底部とＰＮ接合を形成する。第１導電型のドレインおよび第２導電型のソースが、第１のチャネル領域の両側にある半導体層内にそれぞれ設けられている。側壁絶縁膜は、第１のチャネル領域の拡散層側の側面を被覆する。
【選択図】図１
Description
本発明の実施形態は、半導体装置に関する。
トンネルトランジスタ(ＴＦＥＴ（Tunnel Field Effect Transistor））は、半導体のＰＮ接合あるいは金属−半導体間のショットキー接合において観測されるトンネル電流を利用して素子のオン／オフを制御するトランジスタである。
従来からトンネルトランジスタは、既存のＭＯＳＦＥＴ（Metal-Oxide Semiconductor FET）に比べてオン電流が小さいという問題があった。この問題に対処するために、縦型ＰＮ接合をソース側のチャネル領域に有するトンネルトランジスタが提案された。縦型ＰＮ接合は、半導体基板の表面に対して垂直方向（以下、縦方向ともいう）にＰ型半導体およびＮ型半導体が隣接したＰＮ接合である。
しかし、従来の縦型ＰＮ接合を有するトンネルトランジスタは、横型ＰＮ接合もゲート電極直下に有していた。横型ＰＮ接合は、半導体基板の表面に対して水平方向（以下、横方向ともいう）にＰ型半導体およびＮ型半導体が隣接したＰＮ接合である。横型ＰＮ接合はゲート電極直下にあるため、このようなトンネルトランジスタでは、ゲート電圧は縦型ＰＮ接合に比べて横型ＰＮ接合に大きな電界を与える。従って、縦型ＰＮ接合のバンド間トンネルよりも横型ＰＮ接合のバンド間トンネルが先に発生する。このため、このようなトンネルトランジスタでは、Ｓ係数（S-factor）を低下させてしまうという問題があった。
また、ドレイン側のチャネル領域の導電型は、ドレイン拡散層の導電型と同じ導電型であり、ソース側のチャネル領域の導電型もドレイン拡散層と同じ導電型である。このため、ドレイン電圧を印加したときに、ＰＮ接合に電界が与えられバンド間トンネルが発生してしまい、オフリーク電流が増大してしまうという問題もあった。
さらに、ドレイン電圧が印加されると、ソース側のチャネル領域下のソース拡散層とドレイン拡散層との間に逆バイアスが印加され、接合リーク電流が生じる。その結果、オフリーク電流がさらに増大してしまうという問題もあった。
Chenming Hu et al, "Green Transistor - A VDD Scaling Path for Future Low Power ICs" VLSI-TSA2008,pp.14-15
縦型ＰＮ接合において確実にオン／オフの制御をすることができる半導体装置を提供する。
本実施形態による半導体装置は、半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備える。第１導電型の第１のチャネル領域が、ゲート絶縁膜の下にある半導体層の表面の一部に設けられている。第１導電型とは異なる導電型である第２導電型の拡散層が、第１のチャネル領域のさらに下の半導体層に設けられ、半導体層の表面に対してほぼ垂直方向に第１のチャネル領域の底部と接し、該第１のチャネル領域の底部とＰＮ接合を形成する。第１導電型のドレインおよび第２導電型のソースが、第１のチャネル領域の両側にある半導体層内にそれぞれ設けられている。側壁絶縁膜は、第１のチャネル領域の拡散層側の側面を被覆する。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、第１の実施形態に従ったトンネルトランジスタの構成を示す断面図である。本実施形態によるトンネルトランジスタは、例えば、ＳＯＩ（Silicon On Insulator）あるいはＳＯＮ（Silicon On Nothing）上に形成される。図１は、ＳＯＩ上に形成されたトンネルトランジスタを示している。
図１は、第１の実施形態に従ったトンネルトランジスタの構成を示す断面図である。本実施形態によるトンネルトランジスタは、例えば、ＳＯＩ（Silicon On Insulator）あるいはＳＯＮ（Silicon On Nothing）上に形成される。図１は、ＳＯＩ上に形成されたトンネルトランジスタを示している。
本実施形態によるトンネルトランジスタは、半導体基板１０と、埋込み絶縁膜（以下、ＢＯＸ（Buried Oxide）層ともいう）２０と、ドレイン層３０と、ソース層４０と、第１のチャネル領域としてのポケット層５０と、拡散層としての第２ソース層６０と、第２のチャネル領域としての真性領域７０と、ゲート絶縁膜８０と、ゲート電極９０と、側壁絶縁膜１００ａ、１００ｂとを備えている。
ドレイン層３０、ソース層４０、ポケット層５０、第２ソース層６０および真性（intrinsic）領域７０は、半導体層としてのＳＯＩ層３５内に形成されている。半導体基板１０、ＢＯＸ層２０およびＳＯＩ層３５は、ＳＯＩ基板を構成する。半導体基板１０は、例えば、シリコン基板である。ＢＯＸ層２０は、例えば、シリコン酸化膜からなる。ＳＯＩ層３５は、例えば、シリコン単結晶からなる。
ゲート絶縁膜８０は、ＳＯＩ層３５上に設けられている。ゲート絶縁膜８０は、例えば、シリコン酸化膜あるいはシリコン酸化膜よりも誘電率の高いｈｉｇｈ−ｋ膜からなる。
ゲート電極９０は、ゲート絶縁膜８０上に設けられている。ゲート電極９０は、例えば、ポリシリコン、金属シリサイドからなる。
側壁絶縁膜１００ａは、ポケット層５０の一方の側面、ゲート絶縁膜８０の一方の側面およびゲート電極９０の一方の側面をそれぞれ被覆している。側壁絶縁膜１００ｂは、ゲート絶縁膜８０およびゲート電極９０のそれぞれの他方の側面を被覆している。
ゲート電極９０およびゲート絶縁膜８０の下にあるＳＯＩ層３５の表面は、チャネル領域として機能する。チャネル領域は、ソース側に設けられた第１のチャネル領域としてのポケット層５０と、ドレイン側に設けられた第２のチャネル領域としての真性領域７０とを含む。ポケット層５０は、第１導電型としてのＮ型半導体からなる。真性領域７０は、ポケット層５０とドレイン層３０との間および第２ソース層６０とドレイン層３０との間に設けられ、１０１８ｃｍ−３以下の不純物濃度を有する真性半導体領域である。
第２ソース層６０は、第２導電型としてのＰ型半導体からなり、ポケット層５０の下のＳＯＩ層３５内に設けられている。ポケット層５０および第２ソース層６０は、ＳＯＩ層３５あるいは半導体基板１０の表面に対してほぼ垂直方向に接し、縦方向のＰＮ接合（以下、縦型ＰＮ接合ともいう）１０１を形成する。ＰＮ接合１０１の接合面は縦方向（図１では上方向）を向く。即ち、第２ソース層６０の表面はポケット層５０の底面と接して縦型ＰＮ接合１０１を形成している。第２ソース層６０は、ソース層４０とも接している。
ドレイン層３０およびソース層４０は、ポケット層５０および真性領域７０の両側にあるＳＯＩ層３５内にそれぞれ設けられている。ドレイン層３０はＮ＋型半導体層であり、ソース層４０はＰ＋型半導体層である。
ここで、側壁絶縁膜１００ａは、ポケット層５０のソース側の側面とソース層４０との間に介在している。これにより、ポケット層５０のソース側の側面は、側壁絶縁膜１００ａと接し、Ｐ型のソース層４０および第２ソース層６０とは接していない。即ち、ポケット層５０は、その底面のみにおいて第２ソース層６０と接している。従って、ポケット層５０の側面には横型ＰＮ接合（横方向を向く接合面を有するＰＮ接合）は形成されず、ポケット層５０の底面に縦型ＰＮ接合１０１が形成される。
このように、本実施形態によるトンネルトランジスタは、ソース層４０とポケット層５０の側面との間を側壁絶縁膜１００ａで分離することによって、チャネル領域に横型ＰＮ接合を有さない。これにより、本実施形態によるトンネルトランジスタは、横型ＰＮ接合で発生するトンネル電流を防止し、縦型ＰＮ接合１０１におけるトンネル電流によってトランジスタのオン／オフを制御することができる。その結果、Ｓ係数を向上させることができる。
また、ポケット層５０とドレイン層３０との間に、真性領域７０が設けられている。これにより、トンネルトランジスタがオフのときに、ドレイン電圧を印加しても、縦型ＰＮ接合１０１に電界がかからず、ポケット層５０とドレイン層３０との間を電気的に分離させることができるので、オフリーク電流を抑制することができる。
さらに、第２ソース層６０とドレイン層３０との間に、真性領域７０が設けられている。これより第２ソース層６０とドレイン層３０の間には、高純度ＰＮ接合は形成されず、ドレイン電圧を印加しても、第２ソース層６０とドレイン層３０との間のＰＮ接合に強い逆方向電界は印加されず、接合リーク電流を抑制することができる。
本実施形態によるトンネルトランジスタをオンさせるためには、ゲート電極９０に正電圧を印加し、ドレイン層３０に正電圧を印加する。ゲート電極９０に正電圧を印加することによって、ポケット層５０および真性領域７０の表面（チャネル領域）に反転層が形成される。従って、ポケット層５０がドレイン層３０に電気的に接続される。ゲート電極９０に印加された電圧は、縦型ＰＮ接合１０１に電界を与えるので、ポケット層５０と第２ソース層６０との間にトンネル電流が流れる。またドレイン層３０に正電圧を印加することによって、縦型ＰＮ接合１０１に電界を与え、かつトンネル電流は、図１の矢印Ａで示すように、ドレイン層３０からソース層４０へ流れることができる。
図２（Ａ）から図９は、第１の実施形態によるトンネルトランジスタの製造方法を示す断面図である。まず、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ＳＯＩ基板のＳＯＩ層３５上にシリコン窒化膜３２を堆積する。次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etch）法を用いて、真性領域７０およびドレイン層３０の形成領域以外のＳＯＩ層３５上にあるシリコン窒化膜３２を除去する。次に、シリコン窒化膜３２をマスクとして用いて、Ｐ型不純物（例えば、ボロン）をイオン注入する。これにより、図２（Ａ）に示すように、縦型ＰＮ接合１０１のうちＰ型の第２ソース層６０が形成される。
次に、ＣＶＤ法を用いて、ＳＯＩ層３５およびシリコン窒化膜３２上にシリコン酸化膜３３を堆積する。ＣＭＰ（Chemical Mechanical Polishing）法を用いて、シリコン窒化膜３２の表面が露出するまでシリコン酸化膜３３を研磨する。さらに、リソグラフィ技術およびＲＩＥ法を用いて、ソース層４０の形成領域以外のＳＯＩ層３５上にあるシリコン酸化膜３３を除去する。このとき、シリコン酸化膜３３を選択的に加工し、シリコン窒化膜３２は残置したままである。これにより、図２（Ｂ）に示す構造が得られる。
次に、ＣＶＤ法を用いて、シリコン窒化膜３４をシリコン窒化膜３２、シリコン酸化膜３３、ＳＯＩ層３５（第２ソース層６０）上に堆積する。このとき、シリコン窒化膜３２とシリコン酸化膜３３との間の溝を完全に埋め込まない程度の厚みでシリコン窒化膜３４を堆積する。次に、シリコン窒化膜３４を異方的にエッチングすることによって、シリコン窒化膜３４をシリコン窒化膜３２およびシリコン酸化膜３３の側面に残す。これにより、図３（Ａ）に示す構造が得られる。後述するように、シリコン酸化膜３３側にあるシリコン窒化膜３４は、側壁絶縁膜１００ａとなる。
次に、図３（Ｂ）に示すように、エピタキシャル成長法を用いて、ＳＯＩ層３５（第２ソース層６０）が露出している領域にＮ型不純物を含んだ単結晶シリコンを選択的に成長させる。これにより、ポケット層５０が形成される。
次に、図４（Ａ）に示すように、単結晶シリコンからなるポケット層５０の表面を熱酸化することによって、ポケット層５０の表面にゲート絶縁膜８０を形成する。ゲート絶縁膜８０は、ＣＶＤ法等によって堆積された材料（例えば、シリコン酸窒化膜、ｈｉｇｈ−ｋ膜）で形成してもよい。この場合、ＣＶＤ法を用いてシリコン窒化膜３２とシリコン酸化膜３３との間の溝に埋め込むようにゲート絶縁膜８０の材料を堆積し、ＣＭＰ法を用いてシリコン窒化膜３２およびシリコン酸化膜３３の表面が露出されるまで研磨する。その後、ゲート絶縁膜８０の材料を所望の高さまでエッチングすることによって、ゲート絶縁膜８０が得られる。
次に、ＣＶＤ法を用いてシリコン酸化膜３７を、シリコン窒化膜３２、シリコン酸化膜３３、シリコン窒化膜３４、および、ゲート絶縁膜８０上に堆積する。このとき、シリコン窒化膜３２とシリコン酸化膜３３との間の溝を完全に埋め込まない程度の厚みでシリコン酸化膜３７を堆積する。次に、シリコン酸化膜３７を異方的にエッチングすることによって、シリコン酸化膜３７は、シリコン窒化膜３２およびシリコン酸化膜３３の側面のシリコン窒化膜３４上に残置される。これにより、図４（Ｂ）に示す構造が得られる。
次に、ＣＶＤ法を用いて、ゲート電極９０の材料としてのポリシリコンをシリコン窒化膜３２とシリコン酸化膜３３との間の溝を埋め込むように堆積する。ＣＭＰ法を用いてシリコン窒化膜３２およびシリコン酸化膜３３の表面が露出するまで、このポリシリコンを研磨する。また、ゲート絶縁膜８０をＣＶＤ法で堆積させる時に、シリコン窒化膜３２およびシリコン酸化膜３３の表面を露出するまでＣＭＰは行わず、ＣＶＤ法を用いてポリシリコンを堆積させ、ＣＭＰ法を用いてシリコン窒化膜３２およびシリコン酸化膜３３の表面が露出するまでこのポリシリコンを研磨してもよい。Ｎ型不純物をポリシリコンにイオン注入した後、ドライエッチングを用いてポリシリコンの表面をエッチングし、ポリシリコンの表面をシリコン窒化膜３２およびシリコン酸化膜３３の表面よりも僅かに低くする。これにより、図５（Ａ）に示すようにゲート電極９０が得られる。
次に、ＣＶＤ法を用いて、シリコン窒化膜３８をゲート電極９０上に堆積し、ＣＭＰ法を用いて、シリコン窒化膜３８をシリコン窒化膜３２およびシリコン酸化膜３３の上面が露出されるまで研磨する。これにより、図５（Ｂ）に示すように、シリコン窒化膜３８がゲート電極９０の表面を被覆するように形成される。
次に、図６（Ａ）に示すように、ウェットエッチングにより、シリコン酸化膜３３を除去する。このとき、シリコン窒化膜３２、３４および３８が、シリコン酸化膜３７、ゲート電極９０、ゲート絶縁膜８０、ポケット層５０を保護する。よって、シリコン酸化膜３３のみが選択的に除去される。続いて、シリコン窒化膜３２、３４および３８をマスクとして用いて、ＳＯＩ層３５（第２ソース層６０）内にＰ型不純物（例えば、ボロン）を導入する。これにより、図６（Ａ）に示すＰ＋型のソース層４０が形成される。
次に、ＣＶＤ法を用いて、シリコン酸化膜３９をソース層４０およびシリコン窒化膜３２，３８上に堆積する。ＣＭＰ法を用いて、シリコン窒化膜３２、３８の表面が露出されるまで、シリコン酸化膜３９を研磨する。これにより、図６（Ｂ）に示すように、ソース層４０を被覆するシリコン酸化膜３９が形成される。
次に、シリコン酸化膜３９をマスクとして用いて、シリコン窒化膜３２，３８、および、ドレイン側にあるシリコン窒化膜３４をウェットエッチングにより除去する。次に、ドレイン層３０の形成領域からチャネル領域へ向かって斜め方向（図７（Ａ）の矢印の方向）にＰ型不純物（例えば、ボロン）を導入する。このとき、導入されるＰ型不純物の濃度は、ポケット層５０のＮ型不純物の濃度と同程度にする。これにより、Ｎ型のポケット層５０のうちドレイン層３０側の一部分が真性半導体領域になる。この真性半導体領域の不純物濃度は、１０１８ｃｍ−３以下となる。この真性半導体領域が図７（Ａ）に示すように真性領域７０となる。
次に、図７（Ｂ）に示すように、エピタキシャル成長法を用いて、Ｎ型不純物（例えば、燐、ヒ素）を含有した単結晶シリコンをＳＯＩ層３５上に成長させる。
さらに、シリコン酸化膜３９、３７およびゲート電極９０をマスクとして用いて、Ｎ型不純物（例えば、燐、ヒ素）をＳＯＩ層３５に導入する。これにより、図８（Ａ）に示すように、Ｎ＋型のドレイン層３０が形成される。
次に、ＣＶＤ法を用いて、シリコン窒化膜４１をドレイン層３０、ゲート電極９０およびシリコン酸化膜３９上に堆積する。次に、ＲＩＥ法を用いて、シリコン窒化膜４１を異方的にエッチングすることによって、図８（Ｂ）に示すように、ゲート電極９０のドレイン側の側面にあるシリコン酸化膜３７とゲート絶縁膜８０の側面とを被覆するシリコン窒化膜４１を形成する。尚、後述するように、シリコン窒化膜４１は、側壁絶縁膜１００ｂとして機能する。
さらに、ウェットエッチングを用いて、シリコン酸化膜３９を選択的に除去すると、図９に示す構造が得られる。図９に示すように、シリコン窒化膜３４は側壁絶縁膜１００ａとして機能し、シリコン窒化膜４１が側壁絶縁膜１００ｂとして機能する。その後、既知の工程を経て、層間絶縁膜、コンタクト、配線が形成される。これにより、トンネルトランジスタが完成する。尚、図９に示す構造は、図１に示す構造と若干異なるが、動作あるいは機能において両者は同じである。
本実施形態によるトンネルトランジスタは、ポケット層５０と第２ソース層６０との間に縦型ＰＮ接合を備えているが、ソース層４０とポケット層５０との間を側壁絶縁膜１００ａによって分離しているので、チャネル領域に横型ＰＮ接合を含まない。これにより、横型ＰＮ接合で発生するトンネル電流の発生を防止し、縦型ＰＮ接合１０１におけるトンネル電流によってトランジスタを確実にオン／オフさせることができる。これは、Ｓ係数の向上に繋がる。
また、ポケット層５０とドレイン層３０との間に、真性領域７０が設けられている。これにより、トンネルトランジスタがオフ状態であるときにソース−ドレイン間に流れるリーク電流（オフリーク電流）を抑制することができる。
さらに、第２ソース層６０とドレイン層３０との間に、真性領域７０が設けられている。これにより、第２ソース層６０とドレイン層３０との間の接合リーク電流をも抑制することができる。
（第１の実施形態の変形例）
第１の実施形態では、図７（Ａ）の工程で斜めイオン注入を用いている。本変形例では、斜めイオン注入を用いずに、第１の実施形態によるトンネルトランジスタを形成する。
第１の実施形態では、図７（Ａ）の工程で斜めイオン注入を用いている。本変形例では、斜めイオン注入を用いずに、第１の実施形態によるトンネルトランジスタを形成する。
図２（Ａ）から図６（Ｂ）を参照して説明した工程を経た後、ウェットエッチングによって、シリコン窒化膜３２、３４、３８を除去する。次に、ＣＤＥ（Chemical h Dry Etching）法を用いて、ＳＯＩ層３５の一部をエッチングする。このとき、ポケット層５０および第２ソース層６０の一部を横方向にエッチングする。これにより、図１０（Ａ）に示すように、ゲート絶縁膜８０の直下のポケット層５０および第２ソース層６０の一部が除去される。
次に、ＢＯＸ層２０上に残ったＳＯＩ層３５をシードとしてエピタキシャル成長法により、単結晶シリコンをドレイン層３０および真性領域７０の形成領域に成長させる。これにより、図１０（Ｂ）に示すように、単結晶シリコン層４２がドレイン層３０および真性領域７０の形成領域に形成される。尚、単結晶シリコン層４２は、真性半導体領域であり、その不純物濃度は、１０１８ｃｍ−３以下である。
その後、図８（Ａ）を参照して説明したように、シリコン酸化膜３９、３７およびゲート電極９０をマスクとして用いて、Ｎ型不純物（例えば、燐、ヒ素）を単結晶シリコン層４２に導入する。このとき、斜めイオン注入を用いず、ＳＯＩ層３５の表面に対して垂直方向からイオン注入を行う。これにより、図８（Ａ）に示すように、Ｎ＋型のドレイン層３０が形成される。
その後、図８（Ｂ）〜図９を参照して説明した工程を経て、トンネルトランジスタが完成する。
本変形例によれば、斜めイオン注入を用いることなく、第１の実施形態によるトンネルトランジスタを形成することができる。さらに、本変形例は、第１の実施形態と同様の効果を得ることができる。
（第２の実施形態）
図１１は、第２の実施形態に従ったトンネルトランジスタの構造を示す断面図である。第２の実施形態は、真性領域７０が設けられていない点で第１の実施形態と異なる。また、第２の実施形態では、ソース層４０がポケット層５０の下のＳＯＩ層３５に設けられており、ＳＯＩ層３５の表面に対してほぼ垂直方向にポケット層５０の底部と接している。これにより、ソース層４０およびポケット層５０の底部が縦型ＰＮ接合を構成している。即ち、第２の実施形態では、ドラフト層６０に代わってソース層４０がポケット層５０と縦型ＰＮ接合を構成している。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
図１１は、第２の実施形態に従ったトンネルトランジスタの構造を示す断面図である。第２の実施形態は、真性領域７０が設けられていない点で第１の実施形態と異なる。また、第２の実施形態では、ソース層４０がポケット層５０の下のＳＯＩ層３５に設けられており、ＳＯＩ層３５の表面に対してほぼ垂直方向にポケット層５０の底部と接している。これにより、ソース層４０およびポケット層５０の底部が縦型ＰＮ接合を構成している。即ち、第２の実施形態では、ドラフト層６０に代わってソース層４０がポケット層５０と縦型ＰＮ接合を構成している。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
第２の実施形態では、第１の実施形態と同様に、ソース層４０とポケット層５０の側面との間を側壁絶縁膜１００ａが分離している。従って、第２の実施形態は、ソース層４０とポケット層５０の底面との間に縦型ＰＮ接合を備えているが、横型ＰＮ接合を有さない。これにより、第２の実施形態は、第１の実施形態と同様に、横型ＰＮ接合で発生するトンネル電流を防止し、縦型ＰＮ接合１０１におけるトンネル電流によってトランジスタをオン／オフさせることができる。
第２の実施形態によるトンネルトランジスタの製造方法は、第１の実施形態によるトンネルトランジスタの製造方法における真性領域７０の形成工程を省略すればよい。また、ソース層４０の形成工程を変更すればよい。
より詳細には、図２（Ａ）を参照して説明した工程において、シリコン窒化膜３２をマスクとして用いて、Ｐ型不純物を導入することによって、第２ソース層６０を形成する。
図２（Ｂ）から図５（Ｂ）を参照して説明した工程を経た後、図６（Ａ）において、ソース層４０の形成領域に注入されるＰ型不純物の量を多くし、ソース層４０の拡散時間を長くする。あるいは、ソース層４０の形成領域からチャネル領域の方向に向かって斜め方向へＰ型不純物を導入してもよい。
そして、図６（Ｂ）を参照して説明した工程の後、図７（Ａ）を参照して説明した斜めイオン注入の工程を省略し、図７（Ｂ）から図９を参照して説明した工程を実行すればよい。これにより、第２の実施形態によるトンネルトランジスタが形成され得る。
（第３の実施形態）
図１２は、第３の実施形態に従ったトンネルトランジスタの構造を示す断面図である。第３の実施形態は、第２ソース層６０が設けられていない点で第１の実施形態と異なる。また、第３の実施形態では、ソース層４０がポケット層５０の底面に設けられており、ソース層４０およびポケット層５０が縦型ＰＮ接合１０１を構成している。第３の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
図１２は、第３の実施形態に従ったトンネルトランジスタの構造を示す断面図である。第３の実施形態は、第２ソース層６０が設けられていない点で第１の実施形態と異なる。また、第３の実施形態では、ソース層４０がポケット層５０の底面に設けられており、ソース層４０およびポケット層５０が縦型ＰＮ接合１０１を構成している。第３の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
第３の実施形態では、真性領域７０がソース層４０とドレイン層３０との間、および、ポケット領域５０とドレイン層３０との間に設けられている。真性領域７０は、真性半導体領域であり、その不純物濃度は、１０１８ｃｍ−３以下である。
第３の実施形態では、第１の実施形態と同様に、ソース層４０とポケット層５０の側面との間を側壁絶縁膜１００ａが分離している。従って、第３の実施形態は、ソース層４０とポケット層５０の底面との間に縦型ＰＮ接合を備えているが、横型ＰＮ接合を有さない。これにより、第３の実施形態は、第１の実施形態と同様に、横型ＰＮ接合で発生するトンネル電流を防止し、縦型ＰＮ接合１０１におけるトンネル電流によってトランジスタをオン／オフさせることができる。
第３の実施形態によるトンネルトランジスタの製造方法は、第１の実施形態によるトンネルトランジスタの製造方法における第２ソース層６０の形成工程を省略すればよい。また、ソース層４０の形成工程を、第２の実施形態と同様に変更すればよい。
より詳細には、図２（Ａ）を参照して説明した工程において、ＳＯＩ層３５にＰ型不純物を導入しない。これにより、ＳＯＩ層３５は、真性半導体領域のまま維持される。尚、シリコン窒化膜３２は形成される必要がある。
図２（Ｂ）から図５（Ｂ）を参照して説明した工程を経た後、図６（Ａ）において、ソース層４０の形成領域に注入されるＰ型不純物の量を多くし、ソース層４０の拡散時間を長くする。あるいは、ソース層４０の形成領域からチャネル領域の方向に向かって斜め方向へＰ型不純物を導入してもよい。
ＳＯＩ層３５は真性半導体領域のまま維持されているので（第２ソース層６０が形成されていないので）、図７（Ａ）を参照して説明した斜めイオン注入の工程は不要である。従って、図６（Ｂ）を参照して説明した工程の後、図７（Ａ）を参照して説明した斜めイオン注入の工程を省略する。その後、図７（Ｂ）から図９を参照して説明した工程を実行すればよい。これにより、第３の実施形態によるトンネルトランジスタが形成され得る。
上記第１から第３の実施形態では、Ｎ型トンネルトランジスタの実施形態を説明した。しかし、第１から第３の実施形態は、Ｐ型トンネルトランジスタにも適用可能である。この場合、第１から第３の実施形態の各構成要素において、Ｐ型半導体に代えてＮ型半導体を用い、Ｎ型半導体に代えてＰ型半導体を用い、Ｐ型不純物に代えてＮ型不純物を用い、Ｎ型不純物に代えてＰ型不純物を用いればよい。
１０・・・半導体基板、２０・・・ＢＯＸ層、３０・・・ドレイン層、３５・・・ＳＯＩ層、４０・・・ソース層、５０・・・ポケット層、６０・・・第２ソース層、７０・・・真性領域、８０・・・ゲート絶縁膜、９０・・・ゲート電極、１００ａ、１００ｂ・・・側壁絶縁膜
Claims (7)
- 半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜の下にある前記半導体層の表面の一部に設けられた第１導電型の第１のチャネル領域と、
前記第１のチャネル領域のさらに下の前記半導体層に設けられ、前記半導体層の表面に対してほぼ垂直方向に前記第１のチャネル領域の底部と接し、該第１のチャネル領域の底部とＰＮ接合を形成する前記第１導電型とは異なる導電型である第２導電型の拡散層と、
前記第１のチャネル領域の両側にある前記半導体層内にそれぞれ設けられた第１導電型のドレインおよび第２導電型のソースと、
前記第１のチャネル領域の前記拡散層側の側面を被覆する側壁絶縁膜とを備えた半導体装置。 - 前記側壁絶縁膜は、前記第１のチャネル領域の前記ソース側の側面と前記ソースとの間に介在していることを特徴とする請求項１に記載の半導体装置。
- 前記第１のチャネル領域と前記ドレインとの間に設けられ、１０１８ｃｍ−３以下の不純物濃度を有する第２のチャネル領域とをさらに備えたことを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記第２導電型の拡散層と前記ドレインとの間に設けられ、１０１８ｃｍ−３以下の不純物濃度を有する第２のチャネル領域をさらに備えたことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
- 前記ソースが、前記拡散層であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
- 半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜の下にある前記半導体層の表面の一部に設けられた第１導電型の第１のチャネル領域と、
前記第１のチャネル領域の他方側にある前記半導体層内に設けられたドレインと、
前記第１のチャネル領域のさらに下の前記半導体層に設けられ、前記半導体層の表面に対してほぼ垂直方向に前記第１のチャネル領域の底部と接し、該第１のチャネル領域の底部とＰＮ接合を形成する第２導電型の拡散層と、
前記拡散層と前記ドレイン領域との間に設けられ、１０１８ｃｍ−３以下の不純物濃度を有する第２のチャネル領域とを備えた半導体装置。 - 半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜の下にある前記半導体層の表面の一部に設けられた第１導電型の第１のチャネル領域と、
前記第１のチャネル領域の他方側にある前記半導体層内に設けられたドレインと、
前記第１のチャネル領域のさらに下の前記半導体層に設けられ、前記半導体層の表面に対してほぼ垂直方向に前記第１のチャネル領域の底部と接し、該第１のチャネル領域の底部とＰＮ接合を形成する第２導電型の拡散層と、
前記第１導電型の第１のチャネル領域と前記ドレイン領域との間に設けられ、１０１８ｃｍ−３以下の不純物濃度を有する第２のチャネル領域とを備えた半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011051671A JP5383732B2 (ja) | 2011-03-09 | 2011-03-09 | 半導体装置 |
| US13/358,643 US9041104B2 (en) | 2011-03-09 | 2012-01-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011051671A JP5383732B2 (ja) | 2011-03-09 | 2011-03-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012190913A true JP2012190913A (ja) | 2012-10-04 |
| JP5383732B2 JP5383732B2 (ja) | 2014-01-08 |
Family
ID=46794763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011051671A Expired - Fee Related JP5383732B2 (ja) | 2011-03-09 | 2011-03-09 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9041104B2 (ja) |
| JP (1) | JP5383732B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103594376A (zh) * | 2013-11-08 | 2014-02-19 | 北京大学 | 一种结调制型隧穿场效应晶体管及其制备方法 |
| JP2014154862A (ja) * | 2013-02-14 | 2014-08-25 | Toshiba Corp | 半導体装置 |
| CN104241374A (zh) * | 2014-08-29 | 2014-12-24 | 北京大学 | 一种深能级杂质隧穿场效应晶体管及其制备方法 |
| JP2015056619A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
| US9059235B2 (en) | 2011-11-25 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9252250B2 (en) | 2012-12-12 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tunneling field effect transistor (TFET) with ultra shallow pockets formed by asymmetric ion implantation and method of making same |
| US8993425B2 (en) | 2012-12-18 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tunneling field effect transistor (TFET) formed by asymmetric ion implantation and method of making same |
| JP6043193B2 (ja) | 2013-01-28 | 2016-12-14 | 株式会社東芝 | トンネルトランジスタ |
| CN105378929B (zh) * | 2013-07-03 | 2018-06-22 | 加尔各答大学 | 具有超陡亚阈值摆动的隧道场效应晶体管(tfet) |
| JP5886802B2 (ja) | 2013-08-29 | 2016-03-16 | 株式会社東芝 | 半導体装置 |
| JP2015095492A (ja) | 2013-11-08 | 2015-05-18 | 株式会社東芝 | 半導体装置 |
| JP2015095568A (ja) | 2013-11-12 | 2015-05-18 | 株式会社東芝 | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US9041104B2 (en) | 2015-05-26 |
| US20120228706A1 (en) | 2012-09-13 |
| JP5383732B2 (ja) | 2014-01-08 |
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| US20160351695A1 (en) | Semiconductor device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130625 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130627 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130801 |
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