CN103443926B - 半导体器件及相关制造方法 - Google Patents

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Abstract

本发明提供了半导体器件结构及相关的制造方法。示例性的半导体器件结构（100）包括沟槽栅极结构（114）、横向栅极结构（118）、具有第一导电类型的主体区（124）、漏极区（125）以及具有第二导电类型的第一源极区及第二源极区（128、130）。第一源极区及第二源极区（128、130）形成于主体区（124）内。漏极区（125）与主体区（124）相邻，并且第一源极区（128）与沟槽栅极结构（114）相邻，其中被布置于第一源极区（128）与漏极区（125）之间的主体区（124）的第一部分与沟槽栅极结构（114）相邻。主体区（124）的第二部分被布置于第二源极区（130）与漏极区（125）之间，并且横向栅极结构（118）被布置为覆盖于主体区（124）的第二部分之上。

Description

半导体器件及相关制造方法
技术领域
本文所描述的主题的实施例一般地涉及半导体器件以及用于制造半导体器件的方法，并且更特别地，本主题的实施例涉及用于制造包括横向栅极结构（lateral gatestructure）的沟槽场效应晶体管结构的方法。
背景技术
在半导体制造业中，减小晶体管的尺寸在传统上一直都是高优先级的。沟槽金属氧化物半导体场效应晶体管（MOSFET）通常被用来以相对横向MOSFET器件而减小的管芯尺寸，来提供所期望的晶体管功能。在传统上，沟槽MOSFET的所需尺寸由所期望的导通电阻决定。最近，沟槽MOSFET的所需尺寸由所期望的能量（或电流）性能和/或所期望的热稳定性决定。
附图说明
对本主题更全面的理解可以通过在结合附图来考虑时参考具体实施方式和权利要求书来获得，在附图中，相同的附图标记在全部附图中指示相似的元件。
图1-12示出了半导体器件结构的截面图和俯视图以及用于制造根据本发明的一种或多种实施例的半导体器件结构的示例性方法；以及
图13示出了根据本发明的另一种实施例的半导体器件结构的截面图。
具体实施方式
以下的详细描述实际上只是说明性的，并非旨在限定本主题的实施例或者此类实施例的应用和使用。如同本文所使用的，词语“示例性的”意指“充当示例、实例或例证”。本文作为示例来描述的任何实现方式并不必要理解为是相对其他实现方式优选的或有优势的。此外，并非旨在使本发明受前面的技术领域、发明背景、发明内容或者下面的具体实施方式所提出的明示或暗示的理论所约束。
图1-12示出了用于制造根据示例性实施例的半导体器件结构100的方法。如同以下将更详细地描述的，半导体器件结构100是沟槽金属氧化物半导体场效应晶体管（MOSFET）和垂直扩散金属氧化物半导体（VDMOS）的混合体（hybrid）。换言之，半导体器件结构100包括共用共同的漏极区和主体区的沟槽MOSFET结构和VDMOS结构。虽然“MOS”确切来说指的是具有金属栅电极和氧化物栅极绝缘体的器件，但是本主题可以用于包含相对栅极绝缘体（无论是氧化物还是其他绝缘体）而定位的导电栅电极（无论是金属还是其他导电材料）的任何半导体器件，该栅极绝缘体进而相对于半导体衬底来定位以实现场效应晶体管，并且本主题并非旨在被限定于金属栅电极和氧化物栅极绝缘体。此外，应当意识到，虽然本文的主题可以在N型（或N沟道）器件的背景下描述，但是本主题并非旨在被限定于N型器件，而是可以按等效的方式针对P型（或P沟道）器件来实现。在MOS器件的制造中的各种步骤都是众所周知的，因此，为了简短起见，许多常规的步骤将仅在本文中简要地提及或者将会完全省略，不提供众所周知的过程细节。
参照图1，所示出的制造处理从提供半导体材料102的适合衬底并且在半导体材料102中形成空心区104（作为选择，在此可称为沟槽）开始。在一种示例性的实施例中，半导体材料102被实现为在半导体行业中通常使用的硅材料（例如，相对较纯的硅，或者与诸如锗、碳等的其他元素混合的硅），但是应当意识到，在另选的实施例中可以使用其他半导体材料。因此，为了方便起见（但不作限定），半导体材料102在本文中另选地被称为硅材料。在一种示例性的实施例中，硅材料102以确定导电性的杂质类型（conductivity-determiningimpurity type）的离子掺杂，从而为器件结构100提供电极区或端子区（例如，漏极区）。例如，对于N沟道器件，硅材料102可以掺杂N型粒子，例如，磷离子（或者磷的离子化物质），并具有大约1.0×1016/cm3的掺杂浓度。根据一种实施例，掺杂的硅材料102通过这样形成：在半导体衬底（例如，体硅衬底、绝缘体衬底上的硅等）上外延生长硅材料102，并且通过将磷离子添加到用来外延生长硅材料102的反应物中，来对硅材料102进行原位掺杂。
在一种示例性的实施例中，沟槽104通过这样形成：形成覆盖于硅材料102上的掩蔽材料层，图案化该掩蔽材料以使硅材料102的待去除部分暴露，并且将剩余的掩蔽材料用作蚀刻掩模来选择性地去除硅材料102的暴露部分。在所示出的实施例中，电介质材料层106（例如，氧化物材料）被形成为覆盖于硅材料102上，并且掩蔽材料层108被形成为覆盖于电介质材料106上。掩蔽材料层108可以通过这样形成：覆盖于电介质材料层106之上地，保形地沉积硬掩模材料（例如，氮化物材料（如，氮化硅、氧氮化硅等）），以便在后续被用作蚀刻掩模时适应对底层硅材料102进行的选择性蚀刻。为了方便起见（但不作限定），掩蔽材料108以下可以称为衬垫氮化物（pad nitride）。在一种示例性的实施例中，衬垫氮化物108被图案化，以暴露硅材料102的因沟槽104而待去除的部分并同时掩蔽剩余的硅材料102，并且使用各向异性的蚀刻剂来去除电介质材料106和硅材料102的暴露（或未保护的）部分以形成沟槽104。例如，硅材料102的暴露部分可以通过使用各向异性的蚀刻剂化学物质（etchant chemistry）（例如，基于碳氟化合物的等离子体化学物质）的基于等离子体的反应离子蚀刻（RIE），来进行各向异性的蚀刻，该各向异性的蚀刻剂化学物质以相对于衬垫氮化物108较好的选择性来蚀刻硅材料102。根据一种或多种实施例，沟槽104被蚀刻到相对硅材料102的表面为大约1-2微米（或10-6米）的深度。在硅材料102内的沟槽104界定了后续形成于其内的沟槽栅极结构的尺寸和/或形状，这将于下文在图3的背景下进行更详细地描述。
根据一种或多种实施例，在形成沟槽104之后，制造处理继续进行：在沟槽104内形成牺牲氧化层，并且去除牺牲氧化层以减小沟槽104的底表面和侧壁表面以及沟槽104的角部周围的粗糙度，从而防止在沟槽104的角部产生不均匀的电场。例如，牺牲氧化层可以通过将图1的器件结构100在高温下暴露于氧化气氛来热生长于沟槽104的底表面107和侧壁表面105上，该氧化气氛促进氧化物材料在硅材料102的暴露表面105、107上的选择性生长。在一种示例性的实施例中，牺牲氧化层被形成达大约30-100nm的厚度。实际上，在氧化处理中，氧化物材料同样可以生长于暴露的电介质材料106和/或衬垫氮化物108上，但是，硅材料102的氧化速率充分地大于电介质材料106和/或衬垫氮化物108的氧化速率，以使得在电介质材料106和/或衬垫氮化物108上形成的氧化物材料的数量可忽略不计。然后，使用各向同性的蚀刻剂化学物质，牺牲氧化层被从沟槽104的底表面和侧壁表面105、107上完全去除，该各向同性的蚀刻剂化学物质以相对于衬垫氮化物108较好的选择性来蚀刻氧化物材料，使得电介质材料106和衬垫氮化物108在牺牲氧化层被去除之后基本上保持完整（尽管电介质材料106和/或衬垫氮化物108可能部分受到蚀刻）。如图1所示，牺牲氧化层的形成及后续蚀刻使沟槽104的角部和边缘（包括底表面107与侧壁表面105相交处以及侧壁表面105与硅材料102的上表面相交处）变圆，从而提高用于后续形成于沟槽104内的沟槽栅极结构的栅极电介质材料的均匀性并且减小在沟槽104的角部处的峰值电场。
现在参照图2，在一种示例性的实施例中，制造处理继续进行：在沟槽104内形成电介质材料层110。电介质材料110起着用于形成于沟槽104内的沟槽栅极结构的栅极绝缘体的作用，这将在下文更详细地描述。在一种示例性的实施例中，电介质材料层110通过这样来形成：通过将器件结构100在大约800-1000℃的温度下暴露于氧化气氛以促进氧化物材料在沟槽104内的硅材料102的暴露表面105、107上的选择性生长，来在沟槽104的暴露的底表面和侧壁表面105、107上热生长氧化物材料（例如，二氧化硅）。为了方便起见（但不作限定），电介质材料110在本文中可选地被称为氧化物材料。在一种示例性的实施例中，使氧化物材料110生长达大约70nm的厚度。实际上，在氧化处理中，氧化物材料同样可以生长于暴露的电介质材料106和/或衬垫氮化物108上，但是，硅材料102的氧化速率充分地大于电介质材料106和/或衬垫氮化物108的氧化速率，使得形成于电介质材料106和/或衬垫氮化物108上的氧化物材料的数量与生长于沟槽104内的氧化物材料110相比是可忽略的。应当注意，在某些可选的实施例中，可以将电介质材料110实现为高k值电介质材料，和/或可以使用沉积处理代替以上所述的热氧化处理，来将电介质材料110形成于沟槽104内。
现在参照图3，在一种示例性的实施例中，制造处理继续进行：在沟槽104内形成导电材料层112以形成用于器件结构100的沟槽栅极结构114。在这点上，导电材料112起着沟槽栅极结构114的导电栅电极材料的作用。在一种示例性的实施例中，导电材料112被实现为多晶硅材料，该多晶硅材料通过在大约700-1000℃的温度下的化学气相沉积（CVD）处理，覆盖于图2的器件结构100之上地，保形地沉积到大于或等于沟槽104相对于硅材料102表面的深度的厚度。为了方便起见（但不作限定），在沟槽104内的导电材料112可以另选地被称为第一多晶硅材料。在一种示例性的实施例中，通过将具有与掺杂的硅材料102相同的导电类型的杂质掺杂元素添加到用来形成第一多晶硅材料112的反应物，来对第一多晶硅材料112进行原位掺杂。对于本文所描述的示例性的N沟槽器件，N型杂质掺杂元素（例如，具有大约6.5×1020/cm3的掺杂浓度的砷离子）被添加到用来形成第一多晶硅材料112的反应物。
在保形地沉积了覆盖于图2的器件结构100上的第一多晶硅材料112之后，制造处理继续进行：去除没有形成于沟槽104内的任何过量的多晶硅材料112。在这点上，根据一种实施例，通过执行使用各向异性的蚀刻剂的RIE，使用回蚀刻平坦化来去除过量的多晶硅材料112，以去除多晶硅材料112直到衬垫氮化物108的上表面暴露。在某些实施例中，各向异性的蚀刻可以继续进行：去除部分或全部衬垫氮化物108以使沟槽104内的多晶硅材料112的高度降低到与硅材料102的表面更紧密对齐的高度。在执行了对过量的多晶硅材料112的回蚀刻之后，任何剩余的衬垫氮化物108可以通过执行热磷酸蚀刻处理或别的已知蚀刻处理来去除，以获得图3的器件结构100。在沟槽104内的剩余的多晶硅材料112起着用于本文所描述的示例性的N型混合沟槽VDMOS器件结构100的N+沟槽栅极结构114的作用。应当注意，在可选的实施例中，代替以上所描述的回蚀刻处理，化学－机械平坦化（CMP）可以被用来以化学浆液对多晶硅材料112进行一段预定时间的抛光，使得CMP在衬底氮化物108和/或硅材料102的上表面暴露时停止。
现在参照图4-6，在一种示例性的实施例中，在多晶硅材料112形成于沟槽104内之后，制造处理继续进行：形成图3的器件结构100上的第二导电材料层116，并且选择性地去除第二导电材料116的某些部分以界定覆盖于硅材料102上的横向栅极结构118。在这点上，第二导电材料116起着横向栅极结构118的导电栅电极材料的作用，并且在去除了第二导电材料116的某些部分之后而保留的电介质材料106的底层部分起着用于横向栅极结构118的栅极绝缘体的作用。在一种示例性的实施例中，导电材料116被实现为未掺杂的多晶硅材料，该多晶硅材料通过在大约700-1000℃的温度下执行CVD，覆盖于图3的器件结构100之上地，保形地沉积到大约500-800nm的厚度，从而产生图4的器件结构100。以此方式，在某些实施例中，第二导电材料116填充在对第一多晶硅材料112的回蚀刻之后可能存在于硅材料102的表面之下的沟槽104内的任何未被占用的空间。为了方便起见（但不作限定），导电材料116可以另选地被称为第二多晶硅材料，以区别于用于沟槽栅极结构114的第一多晶硅材料112。
现在参照图5，在保形地沉积了第二多晶硅材料116之后，制造处理继续进行：选择性地去除第二多晶硅材料116覆盖于沟槽104和硅材料102上的部分，以界定覆盖于硅材料102上的横向栅极结构118。例如，掩蔽材料层（例如，光刻胶材料、氮化物材料等）可以被形成为覆盖于第二多晶硅材料116上，并且掩蔽材料的某些部分可以被选择性地去除（例如，使用光刻或适合的蚀刻剂化学物质）以界定蚀刻掩模，该蚀刻掩模使第二多晶硅材料116的某些部分暴露出来，第二多晶硅材料116的这些部分覆盖于沟槽栅极结构114之上以及硅材料102的与沟槽104和/或沟槽栅极结构114相邻的区域（即，硅材料102的在沟槽栅极结构114与后续形成的横向栅极结构118之间的区域）之上。如同下文将更详细地描述的，硅材料102的在沟槽栅极结构114与横向栅极结构118之间的区域后续被掺杂以提供用于器件结构100的主体区。第二多晶硅材料116的暴露部分通过执行使用各向异性蚀刻剂的RIE，使用蚀刻掩模来选择性地去除，从而在使第二多晶硅材料116的掩蔽部分保留完整的同时去除第二多晶硅材料116的暴露部分，以形成横向栅极结构118。在一种示例性的实施例中，第二多晶硅材料116被蚀刻直到硅材料102的未掩蔽部分的表面暴露出来。在这点上，用来蚀刻第二多晶硅材料116的蚀刻剂化学物质或蚀刻条件可以蚀刻电介质材料106的任何暴露部分。
图6描绘了图5的器件结构100在蚀刻了第二多晶硅材料116之后的俯视图。如图5-6所示，横向栅极结构118的宽度基本上平行于沟槽栅极结构114的宽度，并且栅极结构114、118由后续被掺杂以提供用于器件结构100的主体区的硅材料102的区域来间隔开。如图6所示，在一种示例性的实施例中，用来形成横向栅极结构118的蚀刻掩模被图案化以掩蔽第二多晶硅材料116的部分120，该部分120被沉积为覆盖于沟槽栅极结构114的延伸超出硅材料102的宽度之外的部分上。因而，第二多晶硅材料116的掩蔽部分120在蚀刻之后保留完整，以形成横向栅极结构118，并且掩蔽部分120在两个栅极结构114、118之间正交于（或垂直于）栅极结构114、118的宽度地扩展，以提供在沟槽栅极结构114与横向栅极结构118之间的电连接。在一种示例性的实施例中，部分120起着用于器件结构100的栅极端子（或者栅极馈电端）的作用，其能够以常规的方式被接入，或者另外地被连接到外部器件或者覆盖于其上的金属互连层。如图6所示，第二多晶硅材料116的部分120是与横向栅极结构118以及沟槽栅极结构114的扩展部分的第一多晶硅材料112两者相邻近或另外地相接触。以此方式，沟槽栅极结构114和横向栅极结构118被电连接并且具有基本上相同的电位，并且结合起来起着用于混合沟槽VDMOS器件结构100的共同栅电极的作用，这将在下文更详细地描述。
现在参照图7，在一种示例性的实施例中，在形成了横向栅极结构118之后，制造处理继续进行：形成覆盖于沟槽栅极结构114、横向栅极结构118和硅材料102上的电介质材料层122（例如，氧化物材料）。在一种示例性的实施例中，通过使图6的器件结构100在大约800-1000℃的温度下暴露于氧化气氛以促进氧化物材料在暴露的硅上的选择性生长，从而使氧化物材料层122热生长于硅材料102和多晶硅材料112、116的暴露表面上并达大约10-30nm的厚度。氧化物材料122在整个器件结构100上具有基本上均匀的厚度，以便允许后续的离子注入处理步骤得到更均匀的掺杂分布。应当注意，在可选的实施例中，氧化物材料122可以通过执行沉积处理代替以上所述的热氧化处理，来被沉积为覆盖于沟槽栅极结构114、横向栅极结构118及硅材料102之上。
现在参照图8，在一种示例性的实施例中，制造处理继续进行：通过注入与硅材料102及第一多晶硅材料112的导电类型相反的确定导电性的杂质类型的离子（由箭头126所示），来在沟槽栅极结构114与横向栅极结构118之间的硅材料102的区域内形成主体区124。例如，对于示例性的N沟道器件，主体区124通过注入掺杂浓度为大约1×1013-2×1013/cm3的、能级为大约40-100keV的P型离子（例如，硼离子（或者硼的离子化物质））来形成，以提供具有比沟槽104的深度略微小的深度的主体区124。在注入离子126之后，制造处理继续进行：执行高温退火处理以驱动被注入的离子并且激活主体区124。在一种示例性的实施例中，器件结构100可以使用炉退火加热到大约600-1000℃的温度，持续大约80-160分钟，来激活主体区124。在一种示例性的实施例中，被注入的离子垂直扩散以提供与沟槽栅极结构114相邻的主体区124的部分的、比沟槽104相对于硅材料102的表面的深度大约小0.1-0.2微米的深度。另外，被注入的离子横向扩散，使得主体区124在横向栅极结构118之下横向扩展，如图8所示。主体区124起着N型器件结构100的主体区的P型主体部分的作用，而在P型主体区124的形成期间不被掺杂的硅材料102的剩余部分125（例如，离子126没有扩散到的硅材料102的部分）起着用于N型器件结构100的N+漏极区的作用。在某些实施例中，栅极结构114、118可以在给主体区124注入离子126之前被掩蔽。但是，由于相对于第一多晶硅材料112及后续的离子注入步骤的掺杂浓度较低的离子126的掺杂浓度，在不影响器件结构100的性能的情况下，离子126可以在栅极结构114、118不被掩蔽的情况下被注入。另外，在其他的实施例中，侧壁分隔物可以按常规的方式形成于横向栅极结构118附近，以控制主体区124在横向栅极结构118之下的横向扩展。
现在参照图9，在一种示例性的实施例中，在形成主体区124之后，制造处理继续进行：通过注入与主体区124的导电类型相反的确定导电性的杂质类型的离子（如箭头132所示），来在主体区124内形成电极区或端子区（例如，源极区）。在一种示例性的实施例中，通过以注入掩模134（例如，光刻胶等）掩蔽图8的器件结构100，来在主体区124内形成源极区128、130，该注入掩模134掩蔽主体区124的中心（或内部）部分并使得与栅极结构114、118相邻的主体区124的部分暴露。然后通过使用注入掩模134来注入与主体区124的导电类型相反的确定导电性的杂质类型的离子132，来形成源极区128、130。如图所示，源极区128、130的注入深度小于主体区124相对于硅材料102的表面的深度，使得主体区124的与沟槽104相邻的部分被布置于源极区128之下且覆盖于漏极区125的与沟槽104相邻的部分之上。根据一种实施例，对于N沟道器件，N+源极区128、130通过这样形成：通过注入掺杂浓度为大约1.5×1015/cm3的且能级为大约40-100keV的磷离子（或者磷的离子化物质）以及注入掺杂浓度为大约6×1015/cm3的且能级为大约60-120keV的砷离子（或者砷的离子化物质）来执行共同注入步骤。在一种示例性的实施例中，栅极结构114、118没有被掩蔽并且通过在源极区128、130的形成期间将离子132注入暴露的多晶硅材料112、116内来被掺杂。在注入离子132之后，制造处理继续进行：去除掩模134并且执行高温退火处理以驱动被注入的离子并激活源极区128、130。在一种示例性的实施例中，使用炉退火将器件结构100加热到大约1000℃的温度，持续30分钟，以激活源极区128、130。
现在参照图10，在形成了源极区128、130之后，制造处理继续进行：通过注入与主体区124相同的确定导电性的杂质类型的离子（如箭头142所示）来在主体区124内形成增强区136、138、140。在这点上，区域124、136、138、140共同提供器件结构100的主体区。在一种示例性的实施例中，主体增强区136、138、140通过这样形成：以注入掩模144来掩蔽器件结构100，该注入掩模144掩蔽栅极结构114、118和源极区128、130并且使得被布置于源极区128、130之间的硅材料102和/或主体区124的中心（或内部）部分暴露。主体增强区136、138、140然后通过执行链式注入（chain implant）以提供所期望的掺杂分布来形成。在这点上，在一种示例性的实施例中，执行深层离子注入以形成深层主体增强区136，随后是执行中层离子注入以形成中层主体增强区138，随后是执行浅层离子注入以形成浅层主体增强区140。在注入离子142之后，制造处理继续进行：去除掩模144并且执行高温退火处理以驱动被注入的离子并激活主体增强区136、138、140。在一种示例性的实施例中，执行快速热退火以将器件结构100加热到大约500-1000℃的温度。
对于本文所描述的示例性的N沟道器件，主体增强区136、138、140通过注入P型离子来形成，以使得主体增强区136、138、140起着用于N沟道器件的P+主体区的作用。在一种示例性的实施例中，深层主体增强区136通过注入掺杂浓度为大约1×1013/cm3且能级为大约160-260keV的P型离子（例如，硼离子）来形成。在形成了深层主体增强区136之后，中层主体增强区138通过注入掺杂浓度为大约2×1015/cm3且能级为大约80keV的P型离子来形成。在形成了中层主体增强区138之后，浅层主体增强区140通过注入掺杂浓度为大约1.2×1015/cm3且能级为大约20-50keV的P型离子来形成。由于这些离子注入步骤的不同能级，在被注入的离子于退火期间扩散之后，相对于硅材料102的表面，深层主体增强区136的深度小于P-主体区124的深度，中层主体增强区138的深度小于深层主体增强区136的深度，而浅层主体增强区140的深度小于中层主体增强区138的深度，如图10所示。由于链式注入步骤，浅层主体增强区140具有最高的掺杂浓度，中层主体增强区138具有比浅层主体增强区140低的掺杂浓度，深层主体增强区136具有比中层主体增强区136低的掺杂浓度，而P-主体区124具有比深层主体增强区136低的掺杂浓度。除了提高器件结构100的主体的掺杂浓度之外，主体增强区136、138、140可避免形成寄生双极型晶体管并且可提高器件结构100的能量处理能力。
现在参照图11，在形成了主体增强区136、138、140之后，制造处理继续进行：形成覆盖于栅极结构114、118，源极区128、130及主体区124、136、138、140之上的电介质材料层146。在一种示例性的实施例中，电介质材料层146通过这样形成：在大约700-1000℃的温度下，覆盖于栅极结构114、118，源极区128、130及主体区124、136、138、140之上地，保形地沉积的氧化物材料（例如，二氧化硅）到大约500nm的厚度，以获得图11所示的器件结构100。电介质材料146起着层内电介质层的作用，该层内电介质层使栅极结构114、118与后续形成的导电层电隔离，这将针对图12来描述。
现在参照图12，在一种示例性的实施例中，在形成了电介质材料层146之后，制造处理继续进行：选择性地去除电介质材料146的某些部分，该部分覆盖于源极区128、130的至少一部分以及主体区124、136、138、140的被布置于源极区128、130之间的部分之上。在这点上，掩蔽材料可以被应用于掩蔽电介质材料146的覆盖于栅极结构114、118之上的那些部分，并且被图案化以使电介质材料146的某些部分暴露出来，该部分覆盖于源极区128、130的至少一部分以及主体区124、136、138、140在源极区128、130之间的部分之上。电介质材料146的暴露部分然后通过执行使用对掩蔽材料具有选择性的各向异性蚀刻剂化学物质的RIE来去除。以此方式，电介质材料146的覆盖于栅极结构114、118之上的那些部分保持完整，而电介质材料146的某些部分被去除，该部分覆盖于源极区128、130的至少一部分以及主体区124、136、138、140在源极区128、130之间的部分之上，如图12所示。
在一种示例性的实施例中，在选择性地去除了电介质材料146的某些部分之后，制造处理继续进行：形成覆盖于源极区128、130以及主体区124、136、138、140的暴露部分之上的一个或多个导电材料层148、150，从而产生了图12的器件结构100。在一种示例性的实施例中，第一导电材料层148这样来形成：在大约400-1000℃的温度下，覆盖于剩余的电介质材料146、以及源极区128、130以及主体区124、136、138、140的暴露部分之上地，保形地沉积导电金属材料（例如，氮化钛）到大约10-100nm的厚度。导电材料148接触源极区128、130及主体区124、136、138、140，以提供在器件结构100的源极区128、130与主体区124、136、138、140之间的电连接。以此方式，源极区128、130以及主体区124、136、138、140具有相同的电位。
在一种示例性的实施例中，在形成了第一导电材料层148之后，第二导电材料层150通过这样来形成：在大约400-1000℃的温度下，覆盖于导电金属材料148之上地，保形地沉积另一种导电金属材料（例如，铜材料）到大约0.4微米的厚度。以此方式，导电金属材料150经由底层导电金属材料148电连接至源极区128、130以及主体区124、136、138、140，同时通过电介质材料146与栅极结构114、118绝缘或者另外地隔离。在一种示例性的实施例中，导电金属材料150起着用于器件结构100的源极端子的作用，该源极端子能够以常规的方式被接入或另外地被连接至外部器件或底层金属互连层。在这点上，导电金属材料150为器件结构100提供金属接触部，而导电材料148为在导电金属材料150与源极区128、130及主体区124、136、138、140之间的改进接触部提供薄的缓冲层。
仍然参照图12，所完成的混合沟槽VDMOS器件结构100包括沟槽晶体管结构（或沟槽MOSFET）和VDMOS晶体管结构。沟槽晶体管结构包括：沟槽栅极结构114（例如，氧化物材料110和第一多晶硅材料112）；与沟槽栅极结构114和/或沟槽104相邻的源极区128；漏极区125的与沟槽栅极结构114和/或沟槽104相邻的部分；以及主体区124、136、138、140的部分，该部分与沟槽栅极结构114和/或沟槽104相邻且垂直地被布置于源极区128与源极区125的相邻于沟槽栅极结构114和/或沟槽104的部分之间。VDMOS晶体管结构包括：横向栅极结构118（例如，电介质材料106和第二多晶硅材料116）；漏极区125的与横向栅极结构118相邻且位于其下方的部分；主体区124、136、138、140的与横向栅极结构118相邻且位于其下方的部分；以及与横向栅极结构118相邻的源极区130（例如，与主体区124、136、138、140的相邻于横向栅极结构118且位于其下方的部分相邻的源极区130）。在这点上，漏极区125和主体区124、136、138、140由沟槽栅极结构及VDMOS晶体管结构所共用。
由于在沟槽栅极结构114与横向栅极结构118之间的电连接，当在混合沟槽VDMOS器件结构100的阈值电压以上的电压被施加于栅极结构114、118（例如，施加于部分120）时，则形成了沿着沟槽栅极结构114（例如，沿着沟槽侧壁表面105）垂直延伸于主体区124、136、138、140的在N+漏极区125与N+源极区128之间的部分之内的第一导电沟道，并且形成了沿着横向栅极结构118水平（或横向）延伸于主体区124、136、138、140的在N+漏极区125与N+源极区130之间的部分之内的第二导电沟道。以此方式，流过混合沟槽VDMOS器件结构100的总电流被分布于两个导电通道当中，由此允许由器件结构100所消耗的能量被垂直地及水平地耗散。因而，通过使电流分布于按不同方向排列的两个导电通道当中来使能量分布于多个方向上，混合沟槽VDMOS器件结构100得到了更均匀的热分布，并且允许混合沟槽VDMOS器件结构100的管芯尺寸（或面积）相对于常规的沟槽MOSFET减小，以得到相同的电流和/或能量处理能力。换言之，要达到所期望的电流处理和/或能量处理要求，混合沟槽VDMOS器件结构100需要比常规的沟槽MOSFET更小的面积。用于沟槽栅极结构114的电介质材料110和/或导电材料112的性质（例如，厚度、介电常数等）可以被选择，以便优化混合沟槽VDMOS器件结构100的沟槽晶体管部分的性能而不取决于用于横向栅极结构118的电介质材料106和/或导电材料116的性质（例如，厚度、介电常数等），而这些性质进而可以被独立地选择以优化性能，和/或电介质材料106的介电常数可以被选择以优化混合沟槽VDMOS器件结构100的VDMOS晶体管部分的性能。
现在参照图13，根据一种或多种实施例，以上在图1-12背景下所描述的制造处理可以被执行用于制造具有一对沟槽栅极结构214以及被布置于沟槽栅极结构214之间的单个横向栅极结构218的半导体器件结构200。在这点上，包含导电材料212和电介质材料210的沟槽栅极结构214可以形成于沟槽204内，这些沟槽204形成于具有第一导电类型的半导体材料202的区域相对的侧面上。在形成了沟槽栅极结构214之后，包含导电材料216和电介质材料206的横向栅极结构218被形成为覆盖于半导体材料202之上，其中横向栅极结构218被布置为覆盖于沟槽栅极结构214之间的半导体材料202之上，保留在横向栅极结构218与沟槽栅极结构214之间的半导体材料202的暴露部分。如上所述，在形成了横向栅极结构218之后，电介质材料层222被形成为覆盖于栅极结构214、218及半导体材料202之上，并且通过将具有第二导电类型的离子注入到半导体材料202的在横向栅极结构218与沟槽栅极结构214之间的部分内，深层主体区224被形成为与每个沟槽栅极结构214相邻。在这点上，横向栅极结构218掩蔽半导体材料202在沟槽栅极结构214之间的内部（或中心）部分。如上所述，被注入的离子横向扩散，使得主体区224在横向栅极结构218下方横向扩展。在形成了主体区224之后，形成覆盖于主体区224的内部（或中心）部分之上且使主体区224的与沟槽栅极结构214及横向栅极结构218相邻的部分暴露的掩模，并且使用该掩模及横向栅极结构218作为注入掩模来将第一导电类型的离子注入主体区224的暴露部分内，以在与沟槽栅极结构214相邻的主体区224内形成沟槽晶体管源极区228，以及在与横向栅极结构218相邻的主体区224内形成VDMOS晶体管的源极区230。在形成了源极区228、230之后，对源极区228、230及栅极结构214、218进行掩蔽，并且将具有与主体区224相同的导电类型的离子注入到主体区224在源极区228、230之间的暴露的内部（或中心）部分，以形成主体增强区236、238、240。如图所示，源极区228通过主体区224、236、238、240的内部（或中心）部分与源极区230分离。在形成主体增强区236、238、240之后，形成覆盖于栅极结构214、218之上的电介质材料246，该电介质材料246使在栅极结构214、218之间的主体区224、236、238、240的内部（或中心）部分以及源极区228、230的部分暴露；并且导电材料248、250被形成为覆盖于源极区228、230的暴露部分以及主体区224、236、238、240的暴露部分之上。导电材料248、250与源极区228、230及主体区224、236、238、240电连接，同时通过电介质材料246与栅极结构214、218绝缘或另外地隔离，并且最上层的导电材料250起着用于器件结构200的源极端子的作用，该源极端子能够以常规的方式被接入或另外地被连接至外部器件或者覆盖于其上的金属互连层，如上所述。
由于在沟槽栅极结构214的导电材料212与横向栅极结构218的导电材料216之间的电连接，当在半导体器件结构200的阈值电压以上的电压被施加于栅极结构214、218时，则形成垂直地沿着沟槽栅极结构214且在主体区224、236、238、240的各部分之间延伸的一对导电沟道，这些部分在漏极区225与源极区228之间与沟槽栅极结构214相邻。另外，还形成了在横向栅极结构118下方水平（或横向）延伸于主体区224、236、238、240的各部分内的一对导电沟道，这些部分在漏极区225的位于横向栅极结构218之下的部分与源极区230之间。以此方式，流过器件结构200的电流分布于较大的面积内，由此允许由器件结构200消耗的能量耗散于较大的面积上。因而，通过使电流垂直地及水平地分布，使热量垂直地及水平地耗散，并且器件200实现更均匀的热分布，这进而允许器件结构200的管芯尺寸（或面积）相对于常规的沟槽MOSFET而减小，以得到相同的电流和/或能量处理能力。
总之，根据本发明的示例实施例来配置的装置和方法涉及：
本发明提供一种用于半导体器件结构的装置。在一种示例性的实施例中，半导体器件结构包括：沟槽栅极结构、横向栅极结构、具有第一导电类型的半导体材料的主体区、具有第二导电类型的半导体材料的第一源极区、具有第二导电类型的半导体材料的第二源极区、以及具有第二导电类型的半导体材料的漏极区。第一源极区与沟槽栅极结构相邻地形成于主体区内，第二源极区被形成于主体区内，而源极区与主体区相邻。被布置于第一源极区和漏极区之间的主体区的第一部分与沟槽栅极结构相邻，并且横向栅极结构覆盖于被布置于第二源极区与漏极区之间的主体区的第二部分之上。在一种实施例中，漏极区的第一部分与沟槽栅极结构相邻，并且主体区的第一部分覆盖于漏极区的第一部分之上。在另一种实施例中，第一源极区覆盖于主体区的第一部分之上，并且主体区的第一部分被布置于漏极区的第一部分与第一源极区之间。在另一种实施例中，漏极区的第二部分与横向栅极结构相邻，其中横向栅极结构覆盖于漏极区的第二部分之上，并且主体区的第二部分被布置于漏极区的第二部分与第二源极区之间。在一种实施例中，沟槽栅极结构和横向栅极结构被电连接以提供用于半导体器件结构的栅极端子，其中施加于栅极端子上的电位产生了在漏极区的第一部分与第一源极区之间的主体区的第一部分内的垂直导电通道，以及在漏极区的第二部分与第二源极区之间的主体区的第二部分内的水平导电通道。在另一种实施例中，主体区的第三部分被布置于第一部分与第二部分之间。在又一种实施例中，第二源极区与横向栅极结构相邻。
在另一种实施例中，提供了一种用于制造半导体器件结构的方法。该方法包括以下步骤：在具有第一导电类型的半导体材料的第一区域内形成空心区，在空心区内形成第一栅极结构，形成覆盖于第一区域上的第二栅极结构，在半导体材料的第一区域内形成具有第二导电类型的半导体材料的第二区域，在与第一栅极结构相邻的第二区域内形成具有第一导电类型的半导体材料的第三区域，并且在第二区域内形成具有第一导电类型的半导体材料的第四区域。第二区域的第一部分与第一栅极结构相邻并且第二区域的第二部分位于第二栅极结构之下，第三区域覆盖于第二区域的第一部分之上，以及第四区域与第二区域的第二部分相邻。根据一种实施例，第一区域包括具有第一导电类型的漏极/源极区，其中形成第二区域包括在漏极/源极区内形成具有第二导电类型的主体区，形成第三区域包括在与第一栅极结构相邻的主体区内形成具有第一导电类型的第一源极/漏极区，以及形成第四区域包括在主体区内形成具有第一导电类型的第二源极/漏极区。在另一种实施例中，形成第二栅极结构包括形成覆盖于第一区域上的导电材料层以及去除导电材料层的一部分以使第一区域的第一部分暴露出来，第一部分与第一栅极结构相邻。在一种可选的实施例中，形成第二区域包括执行链式注入以在第二区域内形成多个增强区。在又一种实施例中，形成第三区域包括在第二区域的第一部分内注入确定第一导电性的杂质类型的离子，以及形成第四区域包括在第二区域的第二部分内注入确定第一导电性的杂质类型的离子。在另一种实施例中，该方法还包括形成覆盖于第二区域的中心部分上的注入掩模的步骤，其中形成第三区域包括使用注入掩模在第一部分内注入确定第一导电性的杂质类型的离子，以及形成第四区域包括在将确定第一导电性的杂质类型的离子注入第一部分内的同时使用注入掩模在第二部分内注入确定第一导电性的杂质类型的离子。根据另一种实施例，形成第一栅极结构包括：在空心区内形成电介质材料层以及在电介质材料层形成之后于空心区内形成导电材料层，该电介质材料层被布置于导电材料层与第一区域之间。在又一种实施例中，该方法还包括以下步骤：形成与第一栅极结构及第二栅极结构接触的导电材料区以提供在第一栅极结构与第二栅极结构之间的电连接。根据另一种实施例，该方法还包括以下步骤：形成覆盖于第二区域、第三区域及第四区域上且与它们接触的导电材料层，以提供在第二区域、第三区域及第四区域之间的电连接。
根据另一种实施例，提供了一种用于半导体器件结构的装置。该半导体器件结构包括第一晶体管结构和第二晶体管结构。第一晶体管结构包括：沟槽栅极结构；具有第一导电类型的半导体材料的漏极区；具有第二导电类型的半导体材料的主体区，该主体区覆盖于与沟槽栅极结构相邻的漏极区之上；以及具有第一导电类型的半导体材料的第一源极区，该第一源极区形成于与沟槽栅极结构相邻的主体区内。第二晶体管结构包括：覆盖于漏极区的第一部分及主体区的第一部分之上的横向栅极结构，该漏极区的第一部分与横向栅极结构相邻；以及具有第一导电类型的半导体材料的第二源极区，该第二源极区形成于主体区之内，其中主体区的第一部分被布置于第二源极区与漏极区的第一部分之间。在一种实施例中，半导体器件结构还包括与沟槽栅极结构及横向栅极结构接触的导电材料区。在另一种实施例中，该半导体材料结构还包括与第一源极区、第二源极区及主体区接触的导电材料。
虽然在前面的详细描述中已经给出了至少一种示例性的实施例，但是应当意识到存在大量的变形。还应当意识到，本文所描述的一种或多种示例性的实施例并非旨在以任何方式来限定所要求的本主题的范围、应用或配置。相反，前面的详细描述将给本领域技术人员提供用于实现所描述的一种或多种实施例的简便的路线图。应当理解，在不脱离权利要求书所界定的范围的情况下能够对元件的功能及布局进行各种改变，该范围包括在本专利申请提交之时已知的等价物及可预见的等价物。

Claims (20)

1.一种半导体器件结构，包括：
沟槽栅极结构；
横向栅极结构；
具有第一导电类型的半导体材料的主体区；
具有第二导电类型的半导体材料的第一源极区，所述第一源极区与所述沟槽栅极结构相邻地形成于所述主体区内；
具有所述第二导电类型的半导体材料的第二源极区，所述第二源极区形成于所述主体区内；
多个具有第一导电类型的半导体材料的增强区，所述增强区形成于所述主体区内，所述增强区至少包括：具有第一掺杂浓度的浅层增强区，所述浅层增强区形成于第一源极区和第二源极区之间；具有第二掺杂浓度的中层增强区，所述中层增强区形成于浅层增强区的下面，第二掺杂浓度比第一掺杂浓度低；和具有第三掺杂浓度的深层增强区，所述深层增强区形成于中层增强区的下面，第三掺杂浓度比第二掺杂浓度低；具有所述第二导电类型的半导体材料的漏极区，所述漏极区与所述主体区相邻，其中：
被布置于所述第一源极区与所述漏极区之间的所述主体区的第一部分与所述沟槽栅极结构相邻；以及
所述横向栅极结构覆盖于被布置于所述第二源极区与所述漏极区之间的所述主体区的第二部分之上，
所述第一源极区和第二源极区是由沉积在两者之间的第一增强区隔开的，沉积在第一源极区并与第一源极区接触的导电材料层、第二源极区和第一增强区互相电连接。
2.根据权利要求1所述的半导体器件结构，其中所述漏极区的第一部分与所述沟槽栅极结构相邻，所述主体区的第一部分覆盖于所述漏极区的第一部分之上。
3.根据权利要求2所述的半导体器件结构，其中所述第一源极区覆盖于所述主体区的第一部分之上，所述主体区的第一部分被布置于所述漏极区的第一部分与所述第一源极区之间。
4.根据权利要求2所述的半导体器件结构，其中所述漏极区的第二部分与所述横向栅极结构相邻，所述横向栅极结构覆盖于所述漏极区的第二部分之上，所述主体区的第二部分被布置于所述漏极区的第二部分与所述第二源极区之间。
5.根据权利要求4所述的半导体器件结构，其中：
所述沟槽栅极结构和所述横向栅极结构被电连接以提供用于所述半导体器件结构的栅极端子；并且
被施加于所述栅极端子的电位产生了在所述漏极区的第一部分与所述第一源极区之间的所述主体区的第一部分内的垂直导电通道，以及在所述漏极区的第二部分与所述第二源极区之间的所述主体区的第二部分内的水平导电通道。
6.根据权利要求1所述的半导体器件结构，其中所述主体区的第三部分被布置于所述第一部分与所述第二部分之间。
7.根据权利要求1所述的半导体器件结构，其中所述第二源极区与所述横向栅极结构相邻。
8.根据权利要求1所述的半导体器件结构，其中所述沟槽栅极结构与所述横向栅极结构电连接。
9.一种用于制造半导体器件结构的方法，所述方法包括：
在具有第一导电类型的半导体材料的第一区域内形成空心区；
在所述空心区内形成第一栅极结构；
形成覆盖于所述第一区域之上的第二栅极结构；
在半导体材料的所述第一区域内形成具有第二导电类型的半导体材料的第二区域，其中所述第二区域的第一部分与所述第一栅极结构相邻，以及所述第二区域的第二部分位于所述第二栅极结构之下；
在与所述第一栅极结构相邻的所述第二区域内形成具有所述第一导电类型的半导体材料的第三区域，所述第三区域覆盖于所述第二区域的第一部分之上；
在所述第二区域内形成具有所述第一导电类型的半导体材料的第四区域，所述第四区域与所述第二区域的第二部分相邻；和
形成多个具有第一导电类型的半导体材料的增强区，所述增强区形成于所述第二区域内，所述增强区至少包括：具有第一掺杂浓度的浅层增强区，所述浅层增强区形成于第一源极区和第二源极区之间；具有第二掺杂浓度的中层增强区，所述中层增强区形成于浅层增强区的下面，第二掺杂浓度比第一掺杂浓度低；和具有第三掺杂浓度的深层增强区，所述深层增强区形成于中层增强区的下面，第三掺杂浓度比第二掺杂浓度低，
所述第一源极区和第二源极区是由沉积在两者之间的第一增强区隔开的，沉积在第一源极区并与第一源极区接触的导电物质层、第二源极区和第一增强区互相电连接。
10.根据权利要求9所述的方法，其中：
所述第一区域包括具有所述第一导电类型的漏极/源极区；
形成所述第二区域包括在所述漏极/源极区内形成具有所述第二导电类型的主体区；
形成所述第三区域包括在与所述第一栅极结构相邻的所述主体区内形成具有所述第一导电类型的第一源极/漏极区；并且
形成所述第四区域包括在所述主体区内形成具有所述第一导电类型的第二源极/漏极区。
11.根据权利要求9所述的方法，其中形成所述第二栅极结构包括：
形成覆盖于所述第一区域之上的导电材料层；并且
去除所述导电材料层的一部分以使所述第一区域的第一部分暴露出来，所述第一部分与所述第一栅极结构相邻。
12.根据权利要求9所述的方法，其中形成所述第二区域包括执行链式注入以在所述第二区域内形成多个增强区。
13.根据权利要求9所述的方法，其中：
形成所述第三区域包括在所述第二区域的第一部分内注入确定第一导电性的杂质类型的离子；并且
形成所述第四区域包括在所述第二区域的第二部分内注入所述确定第一导电性的杂质类型的离子。
14.根据权利要求13所述的方法，还包括形成覆盖于所述第二区域的中心部分之上的注入掩模，其中：
形成所述第三区域包括使用所述注入掩模在所述第一部分内注入确定第一导电性的杂质类型的离子；并且
形成所述第四区域包括在将所述确定第一导电性的杂质类型的离子注入所述第一部分内的同时使用所述注入掩模在所述第二部分内注入所述确定第一导电性的杂质类型的离子。
15.根据权利要求9所述的方法，其中形成所述第一栅极结构包括：
在所述空心区内形成电介质材料层；并且
在所述电介质材料层形成之后，在所述空心区内形成导电材料层，所述电介质材料层被布置于所述导电材料层与所述第一区域之间。
16.根据权利要求9所述的方法，还包括形成与所述第一栅极结构及所述第二栅极结构接触的导电材料区，以提供在所述第一栅极结构与所述第二栅极结构之间的电连接。
17.根据权利要求9所述的方法，还包括形成覆盖于所述第二区域、所述第三区域及所述第四区域之上且与它们接触的导电材料层，以提供在所述第二区域、所述第三区域及所述第四区域之间的电连接。
18.一种半导体器件结构，包括：
第一晶体管结构，包括：
沟槽栅极结构；
具有第一导电类型的半导体材料的漏极区；
具有第二导电类型的半导体材料的主体区，所述主体区覆盖于与所述沟槽栅极结构相邻的所述漏极区之上；以及
具有所述第一导电类型的半导体材料的第一源极区，所述第一源极区形成于与所述沟槽栅极结构相邻的所述主体区内；以及
第二晶体管结构，包括：
覆盖于所述漏极区的第一部分及所述主体区的第一部分之上的横向栅极结构，所述漏极区的第一部分与所述横向栅极结构相邻；以及
具有所述第一导电类型的半导体材料的第二源极区，所述第二源极区形成于所述主体区之内，其中所述主体区的第一部分被布置于所述第二源极区与所述漏极区的第一部分之间；和
多个具有第一导电类型的半导体材料的增强区，所述增强区形成于所述主体区内，所述增强区包括：具有第一掺杂浓度的浅层增强区，所述浅层增强区形成于第一源极区和第二源极区之间；具有第二掺杂浓度的中层增强区，所述中层增强区形成于浅层增强区的下面，第二掺杂浓度比第一掺杂浓度低；和具有第三掺杂浓度的深层增强区，所述深层增强区形成于中层增强区的下面，第三掺杂浓度比第二掺杂浓度低，
所述第一源极区和第二源极区是由沉积在两者之间的第一增强区隔开的，沉积在第一源极区并与第一源极区接触的导电物质层、第二源极区和第一增强区互相电连接。
19.根据权利要求18所述的半导体器件结构，还包括与所述沟槽栅极结构及所述横向栅极结构接触的导电材料区。
20.根据权利要求18所述的半导体器件结构，还包括与所述第一源极区、所述第二源极区及所述主体区接触的导电材料。
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