JPH06244429A - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents
絶縁ゲート型半導体装置及びその製造方法Info
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- JPH06244429A JPH06244429A JP5180296A JP18029693A JPH06244429A JP H06244429 A JPH06244429 A JP H06244429A JP 5180296 A JP5180296 A JP 5180296A JP 18029693 A JP18029693 A JP 18029693A JP H06244429 A JPH06244429 A JP H06244429A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 ゲート閾電圧を一定のまま、ラッチアップ耐
量を改善する。 【構成】 ｎ+ 型ソース領域３を形成するｎ型不純物を
導入する開口部の開口端Ｔ２は、ｐ型半導体領域２を形
成するｐ型不純物を導入する開口部の開口端Ｔ２より
も、チャネル形成領域ＣＨ側に所定の距離をもって後退
した位置に設定される。このため、ｎ+ 型ソース領域３
は、ｎ- ベース領域１ｂの上主面に沿って、ｐ型半導体
領域２におけるｐ型不純物濃度の等濃度面２ａ〜２ｄを
突き切って、ｐ型半導体領域２の辺縁部分ＥＤへ張り出
して形成されている。したがって、ｐ型半導体領域２に
おけるｐ型不純物の濃度は、チャネル形成領域ＣＨにお
いては相対的に低く、ｎ+ 型ソース領域３の直下におい
ては相対的に高い。 【効果】 ゲート閾電圧を一定のまま、ラッチアップ耐
量を改善し得る。
量を改善する。 【構成】 ｎ+ 型ソース領域３を形成するｎ型不純物を
導入する開口部の開口端Ｔ２は、ｐ型半導体領域２を形
成するｐ型不純物を導入する開口部の開口端Ｔ２より
も、チャネル形成領域ＣＨ側に所定の距離をもって後退
した位置に設定される。このため、ｎ+ 型ソース領域３
は、ｎ- ベース領域１ｂの上主面に沿って、ｐ型半導体
領域２におけるｐ型不純物濃度の等濃度面２ａ〜２ｄを
突き切って、ｐ型半導体領域２の辺縁部分ＥＤへ張り出
して形成されている。したがって、ｐ型半導体領域２に
おけるｐ型不純物の濃度は、チャネル形成領域ＣＨにお
いては相対的に低く、ｎ+ 型ソース領域３の直下におい
ては相対的に高い。 【効果】 ゲート閾電圧を一定のまま、ラッチアップ耐
量を改善し得る。
Description
【０００１】
【産業上の利用分野】この発明は、例えば絶縁ゲート型
バイポーラトランジスタ（Insulated Gate Bipolar Tra
nsistor ；以下、ＩＧＢＴと略記する）などの絶縁ゲー
ト型半導体装置及びその製造方法に関し、特にラッチア
ップ耐量の改善に関するものである。
バイポーラトランジスタ（Insulated Gate Bipolar Tra
nsistor ；以下、ＩＧＢＴと略記する）などの絶縁ゲー
ト型半導体装置及びその製造方法に関し、特にラッチア
ップ耐量の改善に関するものである。
【０００２】
【従来の技術】＜従来装置の構成＞図３５は、従来のｎ
チャネル型ＩＧＢＴの構造を示す断面図である。一般に
ＩＧＢＴは、多数のＩＧＢＴ基本ユニットが並列に接続
された構造を有している。図３５は基本ユニット２単位
分を図示している。
チャネル型ＩＧＢＴの構造を示す断面図である。一般に
ＩＧＢＴは、多数のＩＧＢＴ基本ユニットが並列に接続
された構造を有している。図３５は基本ユニット２単位
分を図示している。
【０００３】図３５において、半導体基体１はｐ+ コレ
クタ領域１ａとｎ- ベース領域１ｂとを有している。ｎ
- ベース領域１ｂはｐ+ コレクタ領域１ａの上に形成さ
れ、ｐ+ コレクタ領域１ａの下主面は半導体基体１の下
主面を形成し、ｎ- ベース領域１ｂの上主面は半導体基
体１の上主面を形成している。ｎ- ベース領域１ｂの上
主面の一部領域には、ｐ型不純物を選択的に拡散するこ
とにより、ｐ型半導体領域２が形成されている。更に、
ｐ型半導体領域２の上主面の一部領域には、ｎ型不純物
を選択的に導入することによりｎ+ 型ソース領域３が形
成されている。ｎ+ 型ソース領域３は、所定の中央エリ
アＣＡを隔てて形成されている。また、ｎ+ 型ソース領
域３は、ｎ- ベース領域１ｂとの間に、チャネル形成領
域ＣＨを隔てて形成されている。
クタ領域１ａとｎ- ベース領域１ｂとを有している。ｎ
- ベース領域１ｂはｐ+ コレクタ領域１ａの上に形成さ
れ、ｐ+ コレクタ領域１ａの下主面は半導体基体１の下
主面を形成し、ｎ- ベース領域１ｂの上主面は半導体基
体１の上主面を形成している。ｎ- ベース領域１ｂの上
主面の一部領域には、ｐ型不純物を選択的に拡散するこ
とにより、ｐ型半導体領域２が形成されている。更に、
ｐ型半導体領域２の上主面の一部領域には、ｎ型不純物
を選択的に導入することによりｎ+ 型ソース領域３が形
成されている。ｎ+ 型ソース領域３は、所定の中央エリ
アＣＡを隔てて形成されている。また、ｎ+ 型ソース領
域３は、ｎ- ベース領域１ｂとの間に、チャネル形成領
域ＣＨを隔てて形成されている。
【０００４】半導体基体１の上主面の上には、チャネル
形成領域ＣＨを覆う絶縁層５が選択的に形成されてい
る。絶縁層５の上には、チャネル形成領域ＣＨに向き合
ったゲート電極６が形成されている。ゲート電極６は、
多結晶シリコン（以下、ポリシリコンと記述する）によ
り形成されている。例えばアルミニウムを成分とするエ
ミッタ電極７が、ｎ+ 型ソース領域３の上主面の一部と
中央エリアＣＡにおけるｐ型半導体領域２とに電気的に
接続されている。エミッタ電極７とゲート電極６との間
には、層間絶縁膜８が形成されている。層間絶縁膜８
は、エミッタ電極７とゲート電極６との間を電気的に絶
縁する。ｐ+ コレクタ領域１ａの下主面、すなわち半導
体基体１の下主面には、コレクタ電極９が形成されてい
る。コレクタ電極９はｐ+ コレクタ領域１ａの下主面に
電気的に接続されている。
形成領域ＣＨを覆う絶縁層５が選択的に形成されてい
る。絶縁層５の上には、チャネル形成領域ＣＨに向き合
ったゲート電極６が形成されている。ゲート電極６は、
多結晶シリコン（以下、ポリシリコンと記述する）によ
り形成されている。例えばアルミニウムを成分とするエ
ミッタ電極７が、ｎ+ 型ソース領域３の上主面の一部と
中央エリアＣＡにおけるｐ型半導体領域２とに電気的に
接続されている。エミッタ電極７とゲート電極６との間
には、層間絶縁膜８が形成されている。層間絶縁膜８
は、エミッタ電極７とゲート電極６との間を電気的に絶
縁する。ｐ+ コレクタ領域１ａの下主面、すなわち半導
体基体１の下主面には、コレクタ電極９が形成されてい
る。コレクタ電極９はｐ+ コレクタ領域１ａの下主面に
電気的に接続されている。
【０００５】＜従来装置の製造方法＞図３６〜図４０
は、図３５に示した従来のＩＧＢＴの製造方法を示す工
程図である。これらの図は、チャネル形成領域ＣＨを形
成する工程に重点を置いて図示する。図３６に示すよう
に、まず半導体基体１を準備し、半導体基体１の上主面
の上にシリコン熱酸化膜５ａを形成し、更にその上にポ
リシリコン膜６ａを形成する。また、ポリシリコン膜６
ａの上には、所定のパターンを有するレジスト膜１０を
形成する。レジスト膜１０は開口部ＷＤ１を有してい
る。なお、ポリシリコン膜６ａの表面は薄い熱酸化膜で
覆われているが、以下の図では省略する。
は、図３５に示した従来のＩＧＢＴの製造方法を示す工
程図である。これらの図は、チャネル形成領域ＣＨを形
成する工程に重点を置いて図示する。図３６に示すよう
に、まず半導体基体１を準備し、半導体基体１の上主面
の上にシリコン熱酸化膜５ａを形成し、更にその上にポ
リシリコン膜６ａを形成する。また、ポリシリコン膜６
ａの上には、所定のパターンを有するレジスト膜１０を
形成する。レジスト膜１０は開口部ＷＤ１を有してい
る。なお、ポリシリコン膜６ａの表面は薄い熱酸化膜で
覆われているが、以下の図では省略する。
【０００６】レジスト膜１０をマスクとしてエッチング
を施し、ポリシリコン膜６ａの開口部ＷＤ１に相当する
部分を選択的に除去する。これにより、ポリシリコン膜
６ａからゲート電極６が形成される。その後、ゲート電
極６をマスクとして、例えばホウ素イオンを半導体基体
１の上主面に注入する。これにより、ｎ- ベース領域１
ｂの開口部ＷＤ１に相当する部分に選択的に、ｐ型不純
物であるホウ素イオンが導入される（図３７）。
を施し、ポリシリコン膜６ａの開口部ＷＤ１に相当する
部分を選択的に除去する。これにより、ポリシリコン膜
６ａからゲート電極６が形成される。その後、ゲート電
極６をマスクとして、例えばホウ素イオンを半導体基体
１の上主面に注入する。これにより、ｎ- ベース領域１
ｂの開口部ＷＤ１に相当する部分に選択的に、ｐ型不純
物であるホウ素イオンが導入される（図３７）。
【０００７】つぎに、レジスト膜１０を除去し、アニー
ル処理を施すことにより、イオン注入によって導入され
たｐ型不純物を略等方的に拡散させる。すなわち、ｐ型
不純物が、ｎ- ベース領域１ｂの深部に向かう方向およ
びｎ- ベース領域１ｂの上主面に沿った方向のいずれに
も拡散し、ｐ型半導体領域２がｎ- ベース領域１ｂの中
に形成される（図３８）。したがって、ｐ型半導体領域
２は、ゲート電極６の開口端Ｔ１から、ゲート電極６の
下方領域へ相当の距離をもって侵入している。
ル処理を施すことにより、イオン注入によって導入され
たｐ型不純物を略等方的に拡散させる。すなわち、ｐ型
不純物が、ｎ- ベース領域１ｂの深部に向かう方向およ
びｎ- ベース領域１ｂの上主面に沿った方向のいずれに
も拡散し、ｐ型半導体領域２がｎ- ベース領域１ｂの中
に形成される（図３８）。したがって、ｐ型半導体領域
２は、ゲート電極６の開口端Ｔ１から、ゲート電極６の
下方領域へ相当の距離をもって侵入している。
【０００８】つぎに、ｐ型半導体領域２の中央部分にレ
ジスト膜１０ａを形成する。つぎに、レジスト膜１０ａ
とゲート電極６とをマスクとして、シリコン熱酸化膜５
ａの開口部ＷＤ１における所定領域を選択的に除去す
る。その結果、シリコン熱酸化膜５ａから前述の絶縁層
５が形成される。その後、レジスト膜１０ａおよびゲー
ト電極６をマスクとして、例えばヒ素などのｎ型不純物
イオンをｎ- ベース領域１ｂの上主面に注入する（図３
９）。
ジスト膜１０ａを形成する。つぎに、レジスト膜１０ａ
とゲート電極６とをマスクとして、シリコン熱酸化膜５
ａの開口部ＷＤ１における所定領域を選択的に除去す
る。その結果、シリコン熱酸化膜５ａから前述の絶縁層
５が形成される。その後、レジスト膜１０ａおよびゲー
ト電極６をマスクとして、例えばヒ素などのｎ型不純物
イオンをｎ- ベース領域１ｂの上主面に注入する（図３
９）。
【０００９】つぎに、レジスト膜１０ａを除去し、アニ
ール処理を施すことにより、ｎ型不純物を拡散させる。
これにより、ｎ+ 型ソース領域３が形成される。ｎ+ 型
ソース領域３は、イオン注入時にレジスト膜１０ａによ
ってマスクされた結果、所定の中央エリアＣＡを隔てて
形成され、ゲート電極６によってマスクされた結果、ｎ
- ベース領域１ｂとの間にチャネル形成領域ＣＨを隔て
て形成される（図４０）。
ール処理を施すことにより、ｎ型不純物を拡散させる。
これにより、ｎ+ 型ソース領域３が形成される。ｎ+ 型
ソース領域３は、イオン注入時にレジスト膜１０ａによ
ってマスクされた結果、所定の中央エリアＣＡを隔てて
形成され、ゲート電極６によってマスクされた結果、ｎ
- ベース領域１ｂとの間にチャネル形成領域ＣＨを隔て
て形成される（図４０）。
【００１０】以上の工程において、ｎ+ 型ソース領域３
を形成する不純物とｐ型半導体領域２を形成する不純物
は、ともに同一の開口端Ｔ１を使って導入されている。
これは、自己整合型の２重拡散型ＩＧＢＴの製造方法と
して、一般的に用いられている方法である。
を形成する不純物とｐ型半導体領域２を形成する不純物
は、ともに同一の開口端Ｔ１を使って導入されている。
これは、自己整合型の２重拡散型ＩＧＢＴの製造方法と
して、一般的に用いられている方法である。
【００１１】＜従来装置の動作＞つぎに、図３５に示し
た従来のＩＧＢＴの動作について説明する。コレクタ電
極９とエミッタ電極７の間にコレクタ電圧ＶCEを印加し
た状態で、ゲート電極６とエミッタ電極７の間に、ＩＧ
ＢＴに固有のゲート閾電圧Ｖthを超えるゲート電圧ＶGE
を印加する。すると、ｎ+ 型ソース領域３とｎ- ベース
領域１ｂの間のｐ型半導体領域２の上主面部分、すなわ
ちチャネル形成領域ＣＨがｐ型半導体からｎ型半導体に
反転し、ｎ型チャネルが形成される。その結果、ｎ- ベ
ース領域１ｂ、ｐ型半導体領域２、およびｎ+ 型ソース
領域３によって等価的に構成されているＭＯＳ型電界効
果トランジスタ（以下、ＭＯＳと略記する）のドレイン
に相当するｎ- ベース領域１ｂとソースに相当するｎ+
型ソース領域３の間が導通状態となる。このため、ｎ+
型ソース領域３から電子電流がｎ型チャネルを通ってｎ
- ベース領域１ｂへ流れ込む。この電子電流はｐ+ コレ
クタ領域１ａ、ｎ- ベース領域１ｂ、およびｐ型半導体
領域２で等価的に構成されるトランジスタのベース電流
となる。このとき、ｐ+ コレクタ領域１ａからｎ- ベー
ス領域１ｂへホールの注入が引き起こされ、注入された
ホールの一部はｎ+ 型ソース領域３からｎ- ベース領域
１ｂに注入されたキャリア電子と再結合し、残りはｐ型
半導体領域２を通過してホール電流としてエミッタ電極
７へ流れ込む。その結果ＩＧＢＴは導通状態（オン）、
すなわちコレクタ電極９とエミッタ電極７の間が導通す
る状態となる。
た従来のＩＧＢＴの動作について説明する。コレクタ電
極９とエミッタ電極７の間にコレクタ電圧ＶCEを印加し
た状態で、ゲート電極６とエミッタ電極７の間に、ＩＧ
ＢＴに固有のゲート閾電圧Ｖthを超えるゲート電圧ＶGE
を印加する。すると、ｎ+ 型ソース領域３とｎ- ベース
領域１ｂの間のｐ型半導体領域２の上主面部分、すなわ
ちチャネル形成領域ＣＨがｐ型半導体からｎ型半導体に
反転し、ｎ型チャネルが形成される。その結果、ｎ- ベ
ース領域１ｂ、ｐ型半導体領域２、およびｎ+ 型ソース
領域３によって等価的に構成されているＭＯＳ型電界効
果トランジスタ（以下、ＭＯＳと略記する）のドレイン
に相当するｎ- ベース領域１ｂとソースに相当するｎ+
型ソース領域３の間が導通状態となる。このため、ｎ+
型ソース領域３から電子電流がｎ型チャネルを通ってｎ
- ベース領域１ｂへ流れ込む。この電子電流はｐ+ コレ
クタ領域１ａ、ｎ- ベース領域１ｂ、およびｐ型半導体
領域２で等価的に構成されるトランジスタのベース電流
となる。このとき、ｐ+ コレクタ領域１ａからｎ- ベー
ス領域１ｂへホールの注入が引き起こされ、注入された
ホールの一部はｎ+ 型ソース領域３からｎ- ベース領域
１ｂに注入されたキャリア電子と再結合し、残りはｐ型
半導体領域２を通過してホール電流としてエミッタ電極
７へ流れ込む。その結果ＩＧＢＴは導通状態（オン）、
すなわちコレクタ電極９とエミッタ電極７の間が導通す
る状態となる。
【００１２】ゲート電圧ＶGEをゲート閾電圧Ｖth以下に
設定することにより、ＭＯＳが遮断状態となり上記電子
電流は流れなくなり、その結果ＩＧＢＴは遮断状態（オ
フ）となる。ＩＧＢＴは、他の絶縁ゲート型半導体装
置、例えばＭＯＳＦＥＴと同様に、絶縁ゲート（ＭＯＳ
ゲート）を有する電圧制御型トランジスタであるため
に、バイポーラトランジスタに比べて駆動回路を簡単な
構成にすることができるという長所を有する。
設定することにより、ＭＯＳが遮断状態となり上記電子
電流は流れなくなり、その結果ＩＧＢＴは遮断状態（オ
フ）となる。ＩＧＢＴは、他の絶縁ゲート型半導体装
置、例えばＭＯＳＦＥＴと同様に、絶縁ゲート（ＭＯＳ
ゲート）を有する電圧制御型トランジスタであるため
に、バイポーラトランジスタに比べて駆動回路を簡単な
構成にすることができるという長所を有する。
【００１３】ＩＧＢＴには、ｎ+ 型ソース領域３、ｐ型
半導体領域２、ｎ- ベース領域１ｂ、及びｐ+ コレクタ
領域１ａの４層から形成されるサイリスタが寄生的に存
在している。ＩＧＢＴの動作中に、この寄生サイリスタ
がターンオンすることによりＩＧＢＴの本来の機能が失
われることがある。すなわち、ＩＧＢＴがオン状態にあ
るとき、ｐ型半導体領域２へ流入するホール電流の一部
は、ｎ+ 型ソース領域３の直下の部分を通過してエミッ
タ電極７へ流れる。この電流部分によって引き起こされ
るｐ型半導体領域２内の電圧降下が、ｎ+ 型ソース領域
３とｐ型半導体領域２の間のｎ+ ｐ接合におけるビルト
インポテンシャルを上回ると、ｎ+ 型ソース領域３から
ｐ型半導体領域２へ向かう順電流（電子の注入による）
が流れ始める。この電流は寄生サイリスタのゲートトリ
ガ電流として作用するために、寄生サイリスタがターン
オンする。寄生サイリスタがターンオンすると、ＩＧＢ
Ｔは導通状態となる。これ現象はラッチアップと称され
る。このときＩＧＢＴは、もはやゲート電圧ＶGEのみで
は導通状態を制御することはできず、コレクタ電圧ＶCE
が反転しない限りオフ状態に戻すことはできない。すな
わち、ラッチアップが生じると、ＩＧＢＴは本来の機能
を喪失する。ラッチアップを抑制するには、ｎ+ 型ソー
ス領域３の直下のｐ型半導体領域２の部分における、半
導体基体１の上主面に沿った方向の電気抵抗であるシー
ト抵抗を低くすることが有効な方法である。
半導体領域２、ｎ- ベース領域１ｂ、及びｐ+ コレクタ
領域１ａの４層から形成されるサイリスタが寄生的に存
在している。ＩＧＢＴの動作中に、この寄生サイリスタ
がターンオンすることによりＩＧＢＴの本来の機能が失
われることがある。すなわち、ＩＧＢＴがオン状態にあ
るとき、ｐ型半導体領域２へ流入するホール電流の一部
は、ｎ+ 型ソース領域３の直下の部分を通過してエミッ
タ電極７へ流れる。この電流部分によって引き起こされ
るｐ型半導体領域２内の電圧降下が、ｎ+ 型ソース領域
３とｐ型半導体領域２の間のｎ+ ｐ接合におけるビルト
インポテンシャルを上回ると、ｎ+ 型ソース領域３から
ｐ型半導体領域２へ向かう順電流（電子の注入による）
が流れ始める。この電流は寄生サイリスタのゲートトリ
ガ電流として作用するために、寄生サイリスタがターン
オンする。寄生サイリスタがターンオンすると、ＩＧＢ
Ｔは導通状態となる。これ現象はラッチアップと称され
る。このときＩＧＢＴは、もはやゲート電圧ＶGEのみで
は導通状態を制御することはできず、コレクタ電圧ＶCE
が反転しない限りオフ状態に戻すことはできない。すな
わち、ラッチアップが生じると、ＩＧＢＴは本来の機能
を喪失する。ラッチアップを抑制するには、ｎ+ 型ソー
ス領域３の直下のｐ型半導体領域２の部分における、半
導体基体１の上主面に沿った方向の電気抵抗であるシー
ト抵抗を低くすることが有効な方法である。
【００１４】
【発明が解決しようとする課題】＜従来装置の問題点＞
しかしながら、従来の装置では、シート抵抗を低くする
ためにはゲート閾電圧Ｖthが高くなってしまうという欠
点があった。すなわち、シート抵抗を低くするために
は、ｎ+ 型ソース領域３直下のｐ型半導体領域２の部分
におけるｐ型不純物濃度を高める必要がある。このとき
同時に、ｐ型半導体領域２のチャネル形成領域ＣＨのｐ
型不純物濃度も高くなるために、ゲート閾電圧Ｖthが高
くなってしまうからである。
しかしながら、従来の装置では、シート抵抗を低くする
ためにはゲート閾電圧Ｖthが高くなってしまうという欠
点があった。すなわち、シート抵抗を低くするために
は、ｎ+ 型ソース領域３直下のｐ型半導体領域２の部分
におけるｐ型不純物濃度を高める必要がある。このとき
同時に、ｐ型半導体領域２のチャネル形成領域ＣＨのｐ
型不純物濃度も高くなるために、ゲート閾電圧Ｖthが高
くなってしまうからである。
【００１５】逆に、ｐ型半導体領域２、ｎ+ 型ソース領
域３、および絶縁層５の厚みが一定の場合に、同一のゲ
ート閾電圧Ｖthを得るためには、チャネル形成領域ＣＨ
におけるｐ型不純物の濃度分布は、一定に設定せざるを
得ない。このことは、ｎ+ 型ソース領域３の直下におけ
るｐ型不純物濃度分布も一定となることを意味する。こ
のため、ゲート閾電圧Ｖthを一定のまま、ラッチアップ
耐量を改善することは困難であった。
域３、および絶縁層５の厚みが一定の場合に、同一のゲ
ート閾電圧Ｖthを得るためには、チャネル形成領域ＣＨ
におけるｐ型不純物の濃度分布は、一定に設定せざるを
得ない。このことは、ｎ+ 型ソース領域３の直下におけ
るｐ型不純物濃度分布も一定となることを意味する。こ
のため、ゲート閾電圧Ｖthを一定のまま、ラッチアップ
耐量を改善することは困難であった。
【００１６】図４１は、従来の装置における２つの領域
の形状を模式的に示した正面断面図である。図４１に示
すように、ｐ型半導体領域２とｎ+ 型ソース領域３の半
導体基体１の上主面に沿った長さをそれぞれＸp および
Ｘn とし、上主面からの深さをそれぞれＹp およびＹn
とすると、チャネル形成領域ＣＨの長さはＣＨ＝Ｘp−
Ｘn であり、ｐ型半導体領域２の深さ方向の幅Ｄは、Ｄ
＝Ｙp −Ｙn である。ところが、比率Ｘp ／Ｙp は、不
純物の拡散現象における横方向拡散比率（通常約０．８
の値を有する）に従って略一定である。したがって、ｐ
型半導体領域２におけるｐ型不純物濃度を変えても、チ
ャネル形成領域ＣＨにおけるｐ型不純物濃度分布と幅Ｄ
の範囲におけるｐ型不純物濃度分布とは、略一定の比率
を保つ。すなわち、ゲート閾電圧Ｖthとラッチアップ耐
量とに対する２つの要求が互いに相矛盾し合うのは、従
来の装置においてｐ型半導体領域２の形成端Ｔ１とｎ+
型ソース領域３の形成端Ｔ２とが共通であることに起因
している。
の形状を模式的に示した正面断面図である。図４１に示
すように、ｐ型半導体領域２とｎ+ 型ソース領域３の半
導体基体１の上主面に沿った長さをそれぞれＸp および
Ｘn とし、上主面からの深さをそれぞれＹp およびＹn
とすると、チャネル形成領域ＣＨの長さはＣＨ＝Ｘp−
Ｘn であり、ｐ型半導体領域２の深さ方向の幅Ｄは、Ｄ
＝Ｙp −Ｙn である。ところが、比率Ｘp ／Ｙp は、不
純物の拡散現象における横方向拡散比率（通常約０．８
の値を有する）に従って略一定である。したがって、ｐ
型半導体領域２におけるｐ型不純物濃度を変えても、チ
ャネル形成領域ＣＨにおけるｐ型不純物濃度分布と幅Ｄ
の範囲におけるｐ型不純物濃度分布とは、略一定の比率
を保つ。すなわち、ゲート閾電圧Ｖthとラッチアップ耐
量とに対する２つの要求が互いに相矛盾し合うのは、従
来の装置においてｐ型半導体領域２の形成端Ｔ１とｎ+
型ソース領域３の形成端Ｔ２とが共通であることに起因
している。
【００１７】この欠点を解決するために、例えば特開昭
６０−１９６９７４号公報に開示される技術では、ｐ型
半導体領域２を２回に分けて形成している。すなわち、
ｐ型半導体領域２を、ｐ型不純物濃度が比較的低い領域
と、比較的高い領域（ｐ+ 領域）との２回に分けて形成
する。チャネル形成領域ＣＨは前者の低濃度領域で形成
され、後者の高濃度領域はｎ+ 型ソース領域３の直下に
形成されている。これにより、ゲート閾電圧Ｖthを高く
することなく、シート抵抗を低く抑えることができる。
６０−１９６９７４号公報に開示される技術では、ｐ型
半導体領域２を２回に分けて形成している。すなわち、
ｐ型半導体領域２を、ｐ型不純物濃度が比較的低い領域
と、比較的高い領域（ｐ+ 領域）との２回に分けて形成
する。チャネル形成領域ＣＨは前者の低濃度領域で形成
され、後者の高濃度領域はｎ+ 型ソース領域３の直下に
形成されている。これにより、ゲート閾電圧Ｖthを高く
することなく、シート抵抗を低く抑えることができる。
【００１８】しかしながらこの技術では、マスク工程、
および拡散工程が新たに１回分、余計に必要となるとい
う問題点があった。また、２回目のマスク工程でのマス
クずれの公差のために、ｐ+ 領域を設計の意図するとこ
ろよりも、小さな部分にしか導入できないという問題点
があった。このため、ｎ+ 型ソース領域３直下の中で、
チャネル形成領域ＣＨに近接する部分におけるｐ型半導
体領域２のシート抵抗を低くすることができないという
問題点があった。
および拡散工程が新たに１回分、余計に必要となるとい
う問題点があった。また、２回目のマスク工程でのマス
クずれの公差のために、ｐ+ 領域を設計の意図するとこ
ろよりも、小さな部分にしか導入できないという問題点
があった。このため、ｎ+ 型ソース領域３直下の中で、
チャネル形成領域ＣＨに近接する部分におけるｐ型半導
体領域２のシート抵抗を低くすることができないという
問題点があった。
【００１９】マスクずれの問題点を解消するものとし
て、例えば特開平２−１１７１４４号公報には、以下の
ような技術が開示されている。すなわちこの技術では、
ポリシリコンのゲート電極６を形成する工程で、開口端
Ｔ１に平行した線状のポリシリコンを同時に形成して残
す。第１のｐ型半導体領域は、ポリシリコンをマスクと
して用いて形成され、第２のｐ型半導体領域であるｐ+
領域は、線状ポリシリコンをマスク端として用いて形成
される。
て、例えば特開平２−１１７１４４号公報には、以下の
ような技術が開示されている。すなわちこの技術では、
ポリシリコンのゲート電極６を形成する工程で、開口端
Ｔ１に平行した線状のポリシリコンを同時に形成して残
す。第１のｐ型半導体領域は、ポリシリコンをマスクと
して用いて形成され、第２のｐ型半導体領域であるｐ+
領域は、線状ポリシリコンをマスク端として用いて形成
される。
【００２０】しかしながらこの技術では、線状ポリシリ
コンの幅、およびゲート電極６と線状ポリシリコンとの
間の間隔は、実用的には１μｍ以下であるため、線状ポ
リシリコンを形成する加工設備が、非常な高価なものと
なるという問題点があった。更に、ｎ+ 型ソース領域３
を形成する工程において、この線状ポリシリコンを除去
するには、上述の間隔以下の高精度のマスク合わせ工程
を必要とするという問題点があった。更に、前述の公知
技術と同様にｐ+ 領域を形成するために、拡散工程を余
分に必要とするという問題点もあった。また、チャネル
長の短い、すなわちチャネル形成領域ＣＨの短い構造で
は、第１のｐ型半導体領域の拡散深さを短くする必要が
あるために、線状ポリシリコンの直下のｎ- ベース領域
１ｂにおいて、ｐ型不純物が導入されない領域が現れる
という問題点もあった。
コンの幅、およびゲート電極６と線状ポリシリコンとの
間の間隔は、実用的には１μｍ以下であるため、線状ポ
リシリコンを形成する加工設備が、非常な高価なものと
なるという問題点があった。更に、ｎ+ 型ソース領域３
を形成する工程において、この線状ポリシリコンを除去
するには、上述の間隔以下の高精度のマスク合わせ工程
を必要とするという問題点があった。更に、前述の公知
技術と同様にｐ+ 領域を形成するために、拡散工程を余
分に必要とするという問題点もあった。また、チャネル
長の短い、すなわちチャネル形成領域ＣＨの短い構造で
は、第１のｐ型半導体領域の拡散深さを短くする必要が
あるために、線状ポリシリコンの直下のｎ- ベース領域
１ｂにおいて、ｐ型不純物が導入されない領域が現れる
という問題点もあった。
【００２１】＜この発明の目的＞この発明は上記のよう
な問題点を解消するためになされたもので、高精度のマ
スク合わせを必要とせず、また新たなマスク合わせおよ
び拡散工程を必要とせず、ｎ+ 型ソース領域の直下の全
面にわたってシート抵抗を低く抑えることができ、しか
もゲート閾電圧Ｖthを一定のまま、ラッチアップ耐量を
改善し得る絶縁ゲート型半導体装置およびその製造方法
を提供することを目的とする。
な問題点を解消するためになされたもので、高精度のマ
スク合わせを必要とせず、また新たなマスク合わせおよ
び拡散工程を必要とせず、ｎ+ 型ソース領域の直下の全
面にわたってシート抵抗を低く抑えることができ、しか
もゲート閾電圧Ｖthを一定のまま、ラッチアップ耐量を
改善し得る絶縁ゲート型半導体装置およびその製造方法
を提供することを目的とする。
【００２２】
【課題を解決するための手段】この発明に係る請求項１
に記載の絶縁ゲート型半導体装置は、下記の（ａ）〜
（ｅ）を備える。（ａ）下記の（ａ−１）〜（ａ−３）
を備える半導体基体：（ａ−１）前記半導体基体の上主
面に露出する、第１導電形式の第１の半導体領域；（ａ
−２）前記第１の半導体領域の上面部分に選択的に形成
され、前記半導体基体の前記上主面に選択的に露出する
とともに、前記半導体基体の上主面上の所定の第１の開
口部から第２導電形式の不純物を導入し、拡散すること
によって形成された第２導電形式の第２の半導体領域；
（ａ−３）第１導電形式の第３の半導体領域；ただし、
当該第３の半導体領域は、前記第２の半導体領域の上面
部分に所定の中央エリアを隔てて選択的に形成されると
ともに、前記第２の半導体領域の露出面の辺縁部分から
所定のチャネル形成領域を隔てて、当該第２の半導体領
域の内側に形成されており、また前記第３の半導体領域
は、前記半導体基体の上主面上に露出するとともに、前
記半導体基体の上主面上の所定の第２の開口部から第１
導電形式の不純物を導入することによって形成され、前
記チャネル形成領域と当該第３の半導体領域との接合面
の位置を規定する前記第２の開口部の開口端は、前記第
２の半導体領域の前記辺縁部分の位置を規定する第１の
開口部の開口端よりも前記チャネル形成領域側に位置し
ている；（ｂ）前記半導体基体の前記上主面の上に選択
的に形成され、前記チャネル形成領域を覆う絶縁層；
（ｃ）前記絶縁層を介して前記チャネル形成領域に対向
する制御電極層；（ｄ）前記半導体基体の前記上主面の
上に選択的に形成され、前記第２の半導体領域と前記第
３の半導体領域の双方に電気的に接続され、前記制御電
極層とは電気的に絶縁された第１の主電極層；（ｅ）前
記半導体基体の下主面の上に形成されて前記半導体基体
と電気的に接続された第２の主電極層。
に記載の絶縁ゲート型半導体装置は、下記の（ａ）〜
（ｅ）を備える。（ａ）下記の（ａ−１）〜（ａ−３）
を備える半導体基体：（ａ−１）前記半導体基体の上主
面に露出する、第１導電形式の第１の半導体領域；（ａ
−２）前記第１の半導体領域の上面部分に選択的に形成
され、前記半導体基体の前記上主面に選択的に露出する
とともに、前記半導体基体の上主面上の所定の第１の開
口部から第２導電形式の不純物を導入し、拡散すること
によって形成された第２導電形式の第２の半導体領域；
（ａ−３）第１導電形式の第３の半導体領域；ただし、
当該第３の半導体領域は、前記第２の半導体領域の上面
部分に所定の中央エリアを隔てて選択的に形成されると
ともに、前記第２の半導体領域の露出面の辺縁部分から
所定のチャネル形成領域を隔てて、当該第２の半導体領
域の内側に形成されており、また前記第３の半導体領域
は、前記半導体基体の上主面上に露出するとともに、前
記半導体基体の上主面上の所定の第２の開口部から第１
導電形式の不純物を導入することによって形成され、前
記チャネル形成領域と当該第３の半導体領域との接合面
の位置を規定する前記第２の開口部の開口端は、前記第
２の半導体領域の前記辺縁部分の位置を規定する第１の
開口部の開口端よりも前記チャネル形成領域側に位置し
ている；（ｂ）前記半導体基体の前記上主面の上に選択
的に形成され、前記チャネル形成領域を覆う絶縁層；
（ｃ）前記絶縁層を介して前記チャネル形成領域に対向
する制御電極層；（ｄ）前記半導体基体の前記上主面の
上に選択的に形成され、前記第２の半導体領域と前記第
３の半導体領域の双方に電気的に接続され、前記制御電
極層とは電気的に絶縁された第１の主電極層；（ｅ）前
記半導体基体の下主面の上に形成されて前記半導体基体
と電気的に接続された第２の主電極層。
【００２３】この発明に係る請求項２に記載の絶縁ゲー
ト型半導体装置は、請求項１に記載の絶縁ゲート型半導
体装置であって、前記第２の開口部の開口端から前記第
２の半導体領域の前記辺縁部分の位置までの距離と、前
記第２の半導体領域の前記第１の前記半導体基体の上主
面からの深さとの比が、０．３から０．６である。
ト型半導体装置は、請求項１に記載の絶縁ゲート型半導
体装置であって、前記第２の開口部の開口端から前記第
２の半導体領域の前記辺縁部分の位置までの距離と、前
記第２の半導体領域の前記第１の前記半導体基体の上主
面からの深さとの比が、０．３から０．６である。
【００２４】この発明に係る請求項３に記載の絶縁ゲー
ト型半導体装置の製造方法は、下記の工程（ａ）〜
（ｎ）を備える。（ａ）第１導電形式の第１の半導体領
域を備えた半導体基体であって、かつ前記第１の半導体
領域が前記半導体基体の上主面に露出する前記半導体基
体を得る工程；（ｂ）前記半導体基体の上主面の上に酸
化膜を形成する工程；（ｃ）前記酸化膜の上に導電体層
を形成する工程；（ｄ）第１の開口部を有する第１のレ
ジスト層を前記導電体層の上に形成する工程；（ｅ）前
記第１のレジスト層をマスクとして前記導電体層を選択
的に除去し、それによって、所定の開口端を有する制御
電極層を形成する工程であって、前記第１の開口部の開
口端より前記第１のレジスト層の内部領域へ向かって所
定の幅だけ後退した開口端を有する前記導電体層を、制
御電極層として形成する工程；（ｆ）前記第１の開口部
を介して、前記半導体基体の上主面に第２導電形式の不
純物を選択的に導入することによって、第２導電形式の
第２の半導体領域を形成する工程；（ｇ）前記第１のレ
ジスト層を除去する工程；（ｈ）前記工程（ｆ）で導入
された前記第２導電形式の不純物を、前記第１の半導体
領域の中に拡散させ、それによって第２導電形式の前記
第２の半導体領域を、前記半導体基体の上主面に沿った
方向と前記半導体基体の深部に向かう方向との双方に広
げる工程であって、前記上主面に沿った方向には、前記
制御電極層の前記開口端から当該制御電極層の内部領域
に向かって所定の広がりを有する領域にまで、前記第２
の半導体領域を広げる工程；（ｉ）前記酸化膜の上にあ
って、前記第１の開口部の中央部分に相当する領域に、
第２のレジスト層を選択的に形成する工程；（ｊ）前記
第２のレジスト層と前記制御電極層とをマスクとして、
前記酸化膜を選択的に除去する工程；（ｋ）前記第２の
レジスト層と前記制御電極層とをマスクとして、前記半
導体基体の上主面に第１導電形式の不純物を選択的に導
入し、それによって前記第２の半導体領域の中に第１導
電形式の第３の半導体領域を形成する工程；（ｌ）前記
第２のレジスト層を除去する工程；（ｍ）前記半導体基
体の前記上主面の上に、前記第２の半導体領域と前記第
３の半導体領域の双方に電気的に接続し、前記制御電極
層とは電気的に絶縁された第１の主電極層を選択的に形
成する工程；（ｎ）前記半導体基体の下主面と電気的に
接続する第２の主電極層を、前記半導体基体の下主面の
上に形成する工程。
ト型半導体装置の製造方法は、下記の工程（ａ）〜
（ｎ）を備える。（ａ）第１導電形式の第１の半導体領
域を備えた半導体基体であって、かつ前記第１の半導体
領域が前記半導体基体の上主面に露出する前記半導体基
体を得る工程；（ｂ）前記半導体基体の上主面の上に酸
化膜を形成する工程；（ｃ）前記酸化膜の上に導電体層
を形成する工程；（ｄ）第１の開口部を有する第１のレ
ジスト層を前記導電体層の上に形成する工程；（ｅ）前
記第１のレジスト層をマスクとして前記導電体層を選択
的に除去し、それによって、所定の開口端を有する制御
電極層を形成する工程であって、前記第１の開口部の開
口端より前記第１のレジスト層の内部領域へ向かって所
定の幅だけ後退した開口端を有する前記導電体層を、制
御電極層として形成する工程；（ｆ）前記第１の開口部
を介して、前記半導体基体の上主面に第２導電形式の不
純物を選択的に導入することによって、第２導電形式の
第２の半導体領域を形成する工程；（ｇ）前記第１のレ
ジスト層を除去する工程；（ｈ）前記工程（ｆ）で導入
された前記第２導電形式の不純物を、前記第１の半導体
領域の中に拡散させ、それによって第２導電形式の前記
第２の半導体領域を、前記半導体基体の上主面に沿った
方向と前記半導体基体の深部に向かう方向との双方に広
げる工程であって、前記上主面に沿った方向には、前記
制御電極層の前記開口端から当該制御電極層の内部領域
に向かって所定の広がりを有する領域にまで、前記第２
の半導体領域を広げる工程；（ｉ）前記酸化膜の上にあ
って、前記第１の開口部の中央部分に相当する領域に、
第２のレジスト層を選択的に形成する工程；（ｊ）前記
第２のレジスト層と前記制御電極層とをマスクとして、
前記酸化膜を選択的に除去する工程；（ｋ）前記第２の
レジスト層と前記制御電極層とをマスクとして、前記半
導体基体の上主面に第１導電形式の不純物を選択的に導
入し、それによって前記第２の半導体領域の中に第１導
電形式の第３の半導体領域を形成する工程；（ｌ）前記
第２のレジスト層を除去する工程；（ｍ）前記半導体基
体の前記上主面の上に、前記第２の半導体領域と前記第
３の半導体領域の双方に電気的に接続し、前記制御電極
層とは電気的に絶縁された第１の主電極層を選択的に形
成する工程；（ｎ）前記半導体基体の下主面と電気的に
接続する第２の主電極層を、前記半導体基体の下主面の
上に形成する工程。
【００２５】この発明に係る請求項４に記載の絶縁ゲー
ト型半導体装置の製造方法は、以下の工程（ａ）〜
（ｎ）を備える。（ａ）第１導電形式の第１の半導体領
域を備え、かつ前記第１の半導体領域が前記半導体基体
の上主面に露出する前記半導体基体を得る工程；（ｂ）
前記半導体基体の上主面の上に酸化膜を形成する工程；
（ｃ）前記酸化膜の上に導電体層を形成する工程；
（ｄ）第１の開口部を有する第１のレジスト層を前記導
電体層の上に形成する工程；（ｅ）前記第１のレジスト
層をマスクとして、前記導電体層を選択的に除去するこ
とによって、所定の開口端を有する制御電極層を形成す
る工程；（ｆ）前記第１の開口部を介して、前記半導体
基体の上主面に第２導電形式の不純物を選択的に導入す
ることによって、第２導電形式の第２の半導体領域を形
成する工程；（ｇ）前記第１のレジスト層を除去する工
程；（ｈ）前記工程（ｆ）で導入された前記第２導電形
式の不純物を、前記第１の半導体領域の中に拡散させ、
それによって第２導電形式の前記第２の半導体領域を、
前記半導体基体の上主面に沿った方向と前記半導体基体
の深部に向かう方向との双方に広げる工程であって、前
記上主面に沿った方向には、前記制御電極層の前記開口
端から当該制御電極層の内部領域に向かって所定の広が
り有する領域にまで、前記第２の半導体領域を広げる工
程；（ｉ）前記酸化膜の上にあって、前記第１の開口部
の中央部分に相当する領域に、第２のレジスト層を選択
的に形成する工程；（ｊ）前記第２のレジスト層と前記
制御電極層とをマスクとして、前記酸化膜を選択的に除
去する工程であって、前記制御電極層の前記開口端より
当該制御電極層の内部領域へ向かって所定の幅だけ後退
した開口端を有する前記酸化膜を形成する工程；（ｋ）
前記第２のレジスト層を除去する工程；（ｌ）前記工程
（ｊ）で得られた前記酸化膜をマスクとして、前記半導
体基体の上主面に第１導電形式の不純物を選択的に導入
し、前記第２の半導体領域の中に第１導電形式の第３の
半導体領域を形成する工程；（ｍ）前記半導体基体の前
記上主面の上に、前記第２の半導体領域と前記第３の半
導体領域の双方に電気的に接続し、前記制御電極層とは
電気的に絶縁された第１の主電極層を選択的に形成する
工程；（ｎ）前記半導体基体の下主面と電気的に接続す
る第２の主電極層を、前記半導体基体の下主面の上に形
成する工程。
ト型半導体装置の製造方法は、以下の工程（ａ）〜
（ｎ）を備える。（ａ）第１導電形式の第１の半導体領
域を備え、かつ前記第１の半導体領域が前記半導体基体
の上主面に露出する前記半導体基体を得る工程；（ｂ）
前記半導体基体の上主面の上に酸化膜を形成する工程；
（ｃ）前記酸化膜の上に導電体層を形成する工程；
（ｄ）第１の開口部を有する第１のレジスト層を前記導
電体層の上に形成する工程；（ｅ）前記第１のレジスト
層をマスクとして、前記導電体層を選択的に除去するこ
とによって、所定の開口端を有する制御電極層を形成す
る工程；（ｆ）前記第１の開口部を介して、前記半導体
基体の上主面に第２導電形式の不純物を選択的に導入す
ることによって、第２導電形式の第２の半導体領域を形
成する工程；（ｇ）前記第１のレジスト層を除去する工
程；（ｈ）前記工程（ｆ）で導入された前記第２導電形
式の不純物を、前記第１の半導体領域の中に拡散させ、
それによって第２導電形式の前記第２の半導体領域を、
前記半導体基体の上主面に沿った方向と前記半導体基体
の深部に向かう方向との双方に広げる工程であって、前
記上主面に沿った方向には、前記制御電極層の前記開口
端から当該制御電極層の内部領域に向かって所定の広が
り有する領域にまで、前記第２の半導体領域を広げる工
程；（ｉ）前記酸化膜の上にあって、前記第１の開口部
の中央部分に相当する領域に、第２のレジスト層を選択
的に形成する工程；（ｊ）前記第２のレジスト層と前記
制御電極層とをマスクとして、前記酸化膜を選択的に除
去する工程であって、前記制御電極層の前記開口端より
当該制御電極層の内部領域へ向かって所定の幅だけ後退
した開口端を有する前記酸化膜を形成する工程；（ｋ）
前記第２のレジスト層を除去する工程；（ｌ）前記工程
（ｊ）で得られた前記酸化膜をマスクとして、前記半導
体基体の上主面に第１導電形式の不純物を選択的に導入
し、前記第２の半導体領域の中に第１導電形式の第３の
半導体領域を形成する工程；（ｍ）前記半導体基体の前
記上主面の上に、前記第２の半導体領域と前記第３の半
導体領域の双方に電気的に接続し、前記制御電極層とは
電気的に絶縁された第１の主電極層を選択的に形成する
工程；（ｎ）前記半導体基体の下主面と電気的に接続す
る第２の主電極層を、前記半導体基体の下主面の上に形
成する工程。
【００２６】この発明に係る請求項５に記載の絶縁ゲー
ト型半導体装置の製造方法は、下記の工程（ａ）〜
（ｎ）を備える。（ａ）第１導電形式の第１の半導体領
域を備えた半導体基体であって、かつ前記第１の半導体
領域が前記半導体基体の上主面に露出する前記半導体基
体を得る工程；（ｂ）前記半導体基体の上主面の上に酸
化膜を形成する工程；（ｃ）前記酸化膜の上に導電体層
を形成する工程；（ｄ）開口部を有する第１のレジスト
層を前記導電体層の上に形成する工程；（ｅ）前記第１
のレジスト層をマスクとして、前記導電体層を選択的に
除去することによって、所定の開口端を有する制御電極
層を形成する工程；（ｆ）前記第１のレジスト層を除去
する工程；（ｇ）前記制御電極層の開口端に所定の厚み
を有する側壁を設ける工程；（ｈ）前記制御電極層およ
び前記側壁をマスクとして、前記半導体基体の上主面に
第２導電形式の不純物を選択的に導入することによっ
て、第２導電形式の第２の半導体領域を形成する工程；
（ｉ）前記側壁を除去する工程；（ｊ）前記工程（ｈ）
で導入された前記第２導電形式の不純物を、前記第１の
半導体領域の中に拡散させ、それによって第２導電形式
の前記第２の半導体領域を、前記半導体基体の上主面に
沿った方向と前記半導体基体の深部に向かう方向との双
方に広げる工程であって、前記上主面に沿った方向に
は、前記制御電極層の前記開口端から当該制御電極層の
内部領域に向かって所定の広がりを有する領域にまで、
前記第２の半導体領域を広げる工程；（ｋ）前記酸化膜
の上にあって、前記開口部の中央部分に相当する領域
に、第２のレジスト層を選択的に形成する工程；（ｌ）
前記第２のレジスト層と前記制御電極層とをマスクとし
て、前記酸化膜を選択的に除去する工程；（ｍ）前記第
２のレジスト層と前記制御電極層とをマスクとして、前
記半導体基体の上主面に第１導電形式の不純物を選択的
に導入することによって、前記第２の半導体領域の中に
第１導電形式の第３の半導体領域を形成する工程；
（ｎ）前記第２のレジスト層を除去する工程；（ｏ）前
記半導体基体の前記上主面の上に、前記第２の半導体領
域と前記第３の半導体領域の双方に電気的に接続し、前
記制御電極層とは電気的に絶縁された第１の主電極層を
選択的に形成する工程；（ｐ）前記半導体基体の下主面
と電気的に接続する第２の主電極層を、前記半導体基体
の下主面の上に形成する工程。
ト型半導体装置の製造方法は、下記の工程（ａ）〜
（ｎ）を備える。（ａ）第１導電形式の第１の半導体領
域を備えた半導体基体であって、かつ前記第１の半導体
領域が前記半導体基体の上主面に露出する前記半導体基
体を得る工程；（ｂ）前記半導体基体の上主面の上に酸
化膜を形成する工程；（ｃ）前記酸化膜の上に導電体層
を形成する工程；（ｄ）開口部を有する第１のレジスト
層を前記導電体層の上に形成する工程；（ｅ）前記第１
のレジスト層をマスクとして、前記導電体層を選択的に
除去することによって、所定の開口端を有する制御電極
層を形成する工程；（ｆ）前記第１のレジスト層を除去
する工程；（ｇ）前記制御電極層の開口端に所定の厚み
を有する側壁を設ける工程；（ｈ）前記制御電極層およ
び前記側壁をマスクとして、前記半導体基体の上主面に
第２導電形式の不純物を選択的に導入することによっ
て、第２導電形式の第２の半導体領域を形成する工程；
（ｉ）前記側壁を除去する工程；（ｊ）前記工程（ｈ）
で導入された前記第２導電形式の不純物を、前記第１の
半導体領域の中に拡散させ、それによって第２導電形式
の前記第２の半導体領域を、前記半導体基体の上主面に
沿った方向と前記半導体基体の深部に向かう方向との双
方に広げる工程であって、前記上主面に沿った方向に
は、前記制御電極層の前記開口端から当該制御電極層の
内部領域に向かって所定の広がりを有する領域にまで、
前記第２の半導体領域を広げる工程；（ｋ）前記酸化膜
の上にあって、前記開口部の中央部分に相当する領域
に、第２のレジスト層を選択的に形成する工程；（ｌ）
前記第２のレジスト層と前記制御電極層とをマスクとし
て、前記酸化膜を選択的に除去する工程；（ｍ）前記第
２のレジスト層と前記制御電極層とをマスクとして、前
記半導体基体の上主面に第１導電形式の不純物を選択的
に導入することによって、前記第２の半導体領域の中に
第１導電形式の第３の半導体領域を形成する工程；
（ｎ）前記第２のレジスト層を除去する工程；（ｏ）前
記半導体基体の前記上主面の上に、前記第２の半導体領
域と前記第３の半導体領域の双方に電気的に接続し、前
記制御電極層とは電気的に絶縁された第１の主電極層を
選択的に形成する工程；（ｐ）前記半導体基体の下主面
と電気的に接続する第２の主電極層を、前記半導体基体
の下主面の上に形成する工程。
【００２７】この発明に係る請求項６に記載の絶縁ゲー
ト型半導体装置の製造方法は、請求項５に記載の製造方
法であって、前記工程（ｇ）が、（ｇ−１）前記制御電
極層および前記酸化膜の上に被覆層を形成する工程と、
（ｇ−２）前記制御電極層の前記開口端から所定の厚み
を有する部分を残して、前記被覆層をエッチングにより
除去することにより、前記側壁を形成する工程と、を備
える。
ト型半導体装置の製造方法は、請求項５に記載の製造方
法であって、前記工程（ｇ）が、（ｇ−１）前記制御電
極層および前記酸化膜の上に被覆層を形成する工程と、
（ｇ−２）前記制御電極層の前記開口端から所定の厚み
を有する部分を残して、前記被覆層をエッチングにより
除去することにより、前記側壁を形成する工程と、を備
える。
【００２８】この発明に係る請求項７に記載の絶縁ゲー
ト型半導体装置の製造方法は、請求項６に記載の製造方
法であって、前記被覆層が、第３のレジスト層である。
ト型半導体装置の製造方法は、請求項６に記載の製造方
法であって、前記被覆層が、第３のレジスト層である。
【００２９】この発明に係る請求項８に記載の絶縁ゲー
ト型半導体装置の製造方法は、請求項６に記載の製造方
法であって、前記酸化膜を第１の酸化膜とし、前記被覆
層が、化学気相成長により形成される第２の酸化膜であ
る。
ト型半導体装置の製造方法は、請求項６に記載の製造方
法であって、前記酸化膜を第１の酸化膜とし、前記被覆
層が、化学気相成長により形成される第２の酸化膜であ
る。
【００３０】この発明に係る請求項９に記載の絶縁ゲー
ト型半導体装置の製造方法は、請求項６に記載の製造方
法であって、前記被覆層が、スピン・オン・グラス層で
ある。
ト型半導体装置の製造方法は、請求項６に記載の製造方
法であって、前記被覆層が、スピン・オン・グラス層で
ある。
【００３１】この発明に係る請求項１０に記載の絶縁ゲ
ート型半導体装置の製造方法は、請求項５に記載の製造
方法であって、前記工程（ｃ）が、（ｃ−１）前記酸化
膜の上に層状の導電体を形成する工程と、（ｃ−２）前
記導電体の上に遮蔽膜を形成することにより、表面に遮
蔽膜を有する導電体層を前記酸化膜の上に形成する工程
と、を備える。
ート型半導体装置の製造方法は、請求項５に記載の製造
方法であって、前記工程（ｃ）が、（ｃ−１）前記酸化
膜の上に層状の導電体を形成する工程と、（ｃ−２）前
記導電体の上に遮蔽膜を形成することにより、表面に遮
蔽膜を有する導電体層を前記酸化膜の上に形成する工程
と、を備える。
【００３２】この発明に係る請求項１１に記載の絶縁ゲ
ート型半導体装置の製造方法は、請求項５に記載の製造
方法であって、前記工程（ｆ）が、前記工程（ｈ）より
後に実行される。
ート型半導体装置の製造方法は、請求項５に記載の製造
方法であって、前記工程（ｆ）が、前記工程（ｈ）より
後に実行される。
【００３３】この発明に係る請求項１２に記載の絶縁ゲ
ート型半導体装置の製造方法は、下記の工程（ａ）〜
（ｐ）を備える。（ａ）第１導電形式の第１の半導体領
域を備えた半導体基体であって、かつ前記第１の半導体
領域が前記半導体基体の上主面に露出する前記半導体基
体を得る工程；（ｂ）前記半導体基体の上主面の上に酸
化膜を形成する工程；（ｃ）前記酸化膜の上に導電体層
を形成する工程；（ｄ）第１の開口部を有する第１のレ
ジスト層を前記導電体層の上に形成する工程；（ｅ）前
記第１のレジスト層をマスクとして、前記導電体層を選
択的に除去することによって、所定の開口端を有する導
電体層を形成する工程；（ｆ）前記開口端を有する前記
導電体層をマスクとして、前記半導体基体の上主面に第
２導電形式の不純物を選択的に導入することによって、
第２導電形式の第２の半導体領域を形成する工程；
（ｇ）前記第１のレジスト層を除去する工程；（ｈ）前
記工程（ｆ）で導入された前記第２導電形式の不純物
を、前記第１の半導体領域の中に拡散させ、それによっ
て第２導電形式の前記第２の半導体領域を、前記半導体
基体の上主面に沿った方向と前記半導体基体の深部に向
かう方向との双方に広げる工程であって、前記上主面に
沿った方向には、前記開口端から前記導電体層の内部領
域に向かって所定の広がり有する領域にまで、前記第２
の半導体領域を広げる工程；（ｉ）前記開口端を有する
前記導電体層を、その表面から所定の深さまで酸化させ
ることにより、酸化層を形成する工程；（ｊ）前記酸化
層を除去することにより、開口端が前記開口端よりも後
退した第２の開口部を有する制御電極層を形成する工
程；（ｋ）前記制御電極層をマスクとして、前記酸化膜
を選択的に除去する工程；（ｌ）前記半導体基体の前記
上主面上にあって、前記第１の開口部の中央部分に相当
する領域に、第２のレジスト層を選択的に形成する工
程；（ｍ）前記第２のレジスト層と前記制御電極層とを
マスクとして、前記半導体基体の上主面に第１導電形式
の不純物を選択的に導入し、前記第２の半導体領域の中
に第１導電形式の第３の半導体領域を形成する工程；
（ｎ）前記第２のレジスト層を除去する工程；（ｏ）前
記半導体基体の前記上主面の上に、前記第２の半導体領
域と前記第３の半導体領域の双方に電気的に接続し、前
記制御電極層とは電気的に絶縁された第１の主電極層を
選択的に形成する工程；（ｐ）前記半導体基体の下主面
と電気的に接続する第２の主電極層を、前記半導体基体
の下主面の上に形成する工程。
ート型半導体装置の製造方法は、下記の工程（ａ）〜
（ｐ）を備える。（ａ）第１導電形式の第１の半導体領
域を備えた半導体基体であって、かつ前記第１の半導体
領域が前記半導体基体の上主面に露出する前記半導体基
体を得る工程；（ｂ）前記半導体基体の上主面の上に酸
化膜を形成する工程；（ｃ）前記酸化膜の上に導電体層
を形成する工程；（ｄ）第１の開口部を有する第１のレ
ジスト層を前記導電体層の上に形成する工程；（ｅ）前
記第１のレジスト層をマスクとして、前記導電体層を選
択的に除去することによって、所定の開口端を有する導
電体層を形成する工程；（ｆ）前記開口端を有する前記
導電体層をマスクとして、前記半導体基体の上主面に第
２導電形式の不純物を選択的に導入することによって、
第２導電形式の第２の半導体領域を形成する工程；
（ｇ）前記第１のレジスト層を除去する工程；（ｈ）前
記工程（ｆ）で導入された前記第２導電形式の不純物
を、前記第１の半導体領域の中に拡散させ、それによっ
て第２導電形式の前記第２の半導体領域を、前記半導体
基体の上主面に沿った方向と前記半導体基体の深部に向
かう方向との双方に広げる工程であって、前記上主面に
沿った方向には、前記開口端から前記導電体層の内部領
域に向かって所定の広がり有する領域にまで、前記第２
の半導体領域を広げる工程；（ｉ）前記開口端を有する
前記導電体層を、その表面から所定の深さまで酸化させ
ることにより、酸化層を形成する工程；（ｊ）前記酸化
層を除去することにより、開口端が前記開口端よりも後
退した第２の開口部を有する制御電極層を形成する工
程；（ｋ）前記制御電極層をマスクとして、前記酸化膜
を選択的に除去する工程；（ｌ）前記半導体基体の前記
上主面上にあって、前記第１の開口部の中央部分に相当
する領域に、第２のレジスト層を選択的に形成する工
程；（ｍ）前記第２のレジスト層と前記制御電極層とを
マスクとして、前記半導体基体の上主面に第１導電形式
の不純物を選択的に導入し、前記第２の半導体領域の中
に第１導電形式の第３の半導体領域を形成する工程；
（ｎ）前記第２のレジスト層を除去する工程；（ｏ）前
記半導体基体の前記上主面の上に、前記第２の半導体領
域と前記第３の半導体領域の双方に電気的に接続し、前
記制御電極層とは電気的に絶縁された第１の主電極層を
選択的に形成する工程；（ｐ）前記半導体基体の下主面
と電気的に接続する第２の主電極層を、前記半導体基体
の下主面の上に形成する工程。
【００３４】この発明に係る請求項１３に記載の絶縁ゲ
ート型半導体装置の製造方法は、下記の工程（ａ）〜
（ｑ）を備える。（ａ）第１導電形式の第１の半導体領
域を備えた半導体基体であって、かつ前記第１の半導体
領域が前記半導体基体の上主面に露出する前記半導体基
体を得る工程；（ｂ）前記半導体基体の上主面の上に酸
化膜を形成する工程；（ｃ）前記酸化膜の上に導電体層
を形成する工程；（ｄ）前記導電体層の上に、当該導電
体の化合物膜を形成する工程；（ｅ）第１の開口部を有
する第１のレジスト層を前記化合物膜の上に形成する工
程；（ｆ）前記第１のレジスト層をマスクとして、前記
化合物膜を選択的に除去することによって、前記第１の
開口部の開口端より前記第１のレジスト層の内部領域へ
向かって所定の幅だけ後退した開口端を有する前記化合
物膜を形成する工程；（ｇ）前記開口端を有する前記化
合物膜をマスクとして、前記導電体層を選択的に除去す
ることにより、開口端が前記第１の開口部の開口端より
も後退した第２の開口部を有する制御電極層を形成する
工程；（ｈ）前記第１のレジスト層をマスクとして、前
記半導体基体の上主面に第２導電形式の不純物を選択的
に導入することによって、第２導電形式の第２の半導体
領域を形成する工程；（ｉ）前記第１のレジスト層を除
去する工程；（ｊ）前記工程（ｈ）で導入された前記第
２導電形式の不純物を、前記第１の半導体領域の中に拡
散させ、それによって第２導電形式の前記第２の半導体
領域を、前記半導体基体の上主面に沿った方向と前記半
導体基体の深部に向かう方向との双方に広げる工程であ
って、前記上主面に沿った方向には、前記制御電極層の
前記開口端から当該制御電極層の内部領域に向かって所
定の広がり有する領域にまで、前記第２の半導体領域を
広げる工程；（ｋ）前記酸化膜の上にあって、前記第１
の開口部の中央部分に相当する領域に、第２のレジスト
層を選択的に形成する工程；（ｌ）前記第２のレジスト
層と前記制御電極層とをマスクとして、前記酸化膜を選
択的に除去する工程；（ｎ）前記工程（ｌ）で得られた
前記酸化膜をマスクとして、前記半導体基体の上主面に
第１導電形式の不純物を選択的に導入することによっ
て、前記第２の半導体領域の中に第１導電形式の第３の
半導体領域を形成する工程；（ｏ）前記第２のレジスト
層を除去する工程；（ｐ）前記半導体基体の前記上主面
の上に第１の主電極層を選択的に形成する工程であっ
て、前記第２の半導体領域と前記第３の半導体領域の双
方に電気的に接続し、前記制御電極層とは電気的に絶縁
された第１の主電極層を形成する工程；（ｑ）前記半導
体基体の下主面と電気的に接続する第２の主電極層を、
前記半導体基体の下主面の上に形成する工程。
ート型半導体装置の製造方法は、下記の工程（ａ）〜
（ｑ）を備える。（ａ）第１導電形式の第１の半導体領
域を備えた半導体基体であって、かつ前記第１の半導体
領域が前記半導体基体の上主面に露出する前記半導体基
体を得る工程；（ｂ）前記半導体基体の上主面の上に酸
化膜を形成する工程；（ｃ）前記酸化膜の上に導電体層
を形成する工程；（ｄ）前記導電体層の上に、当該導電
体の化合物膜を形成する工程；（ｅ）第１の開口部を有
する第１のレジスト層を前記化合物膜の上に形成する工
程；（ｆ）前記第１のレジスト層をマスクとして、前記
化合物膜を選択的に除去することによって、前記第１の
開口部の開口端より前記第１のレジスト層の内部領域へ
向かって所定の幅だけ後退した開口端を有する前記化合
物膜を形成する工程；（ｇ）前記開口端を有する前記化
合物膜をマスクとして、前記導電体層を選択的に除去す
ることにより、開口端が前記第１の開口部の開口端より
も後退した第２の開口部を有する制御電極層を形成する
工程；（ｈ）前記第１のレジスト層をマスクとして、前
記半導体基体の上主面に第２導電形式の不純物を選択的
に導入することによって、第２導電形式の第２の半導体
領域を形成する工程；（ｉ）前記第１のレジスト層を除
去する工程；（ｊ）前記工程（ｈ）で導入された前記第
２導電形式の不純物を、前記第１の半導体領域の中に拡
散させ、それによって第２導電形式の前記第２の半導体
領域を、前記半導体基体の上主面に沿った方向と前記半
導体基体の深部に向かう方向との双方に広げる工程であ
って、前記上主面に沿った方向には、前記制御電極層の
前記開口端から当該制御電極層の内部領域に向かって所
定の広がり有する領域にまで、前記第２の半導体領域を
広げる工程；（ｋ）前記酸化膜の上にあって、前記第１
の開口部の中央部分に相当する領域に、第２のレジスト
層を選択的に形成する工程；（ｌ）前記第２のレジスト
層と前記制御電極層とをマスクとして、前記酸化膜を選
択的に除去する工程；（ｎ）前記工程（ｌ）で得られた
前記酸化膜をマスクとして、前記半導体基体の上主面に
第１導電形式の不純物を選択的に導入することによっ
て、前記第２の半導体領域の中に第１導電形式の第３の
半導体領域を形成する工程；（ｏ）前記第２のレジスト
層を除去する工程；（ｐ）前記半導体基体の前記上主面
の上に第１の主電極層を選択的に形成する工程であっ
て、前記第２の半導体領域と前記第３の半導体領域の双
方に電気的に接続し、前記制御電極層とは電気的に絶縁
された第１の主電極層を形成する工程；（ｑ）前記半導
体基体の下主面と電気的に接続する第２の主電極層を、
前記半導体基体の下主面の上に形成する工程。
【００３５】
＜請求項１記載の発明の作用＞この発明における絶縁ゲ
ート型半導体装置では、第１の半導体領域の中に形成さ
れ、半導体基体の上主面に選択的に露出する第２の半導
体領域は、所定の第１の開口部から第２導電形式の不純
物を導入し、拡散することによって形成される。一方、
第２の半導体領域の中に形成され、半導体基体の上主面
に選択的に露出する第１導電形式の第３の半導体領域
は、所定の第２の開口部から第１導電形式の不純物を導
入することによって形成される。そして、チャネル形成
領域と第３の半導体領域との接合面の位置を規定する第
２の開口部の開口端は、第２の半導体領域の辺縁部分の
位置を規定する第１の開口部の開口端よりも、チャネル
形成領域側に位置する。
ート型半導体装置では、第１の半導体領域の中に形成さ
れ、半導体基体の上主面に選択的に露出する第２の半導
体領域は、所定の第１の開口部から第２導電形式の不純
物を導入し、拡散することによって形成される。一方、
第２の半導体領域の中に形成され、半導体基体の上主面
に選択的に露出する第１導電形式の第３の半導体領域
は、所定の第２の開口部から第１導電形式の不純物を導
入することによって形成される。そして、チャネル形成
領域と第３の半導体領域との接合面の位置を規定する第
２の開口部の開口端は、第２の半導体領域の辺縁部分の
位置を規定する第１の開口部の開口端よりも、チャネル
形成領域側に位置する。
【００３６】このため、第３の半導体領域は、半導体基
体の上主面に沿って、第２の半導体領域における第２導
電形式の不純物濃度の等濃度面を突き切って、第２の半
導体領域の辺縁部分へ張り出して形成されている。した
がって、第２の半導体領域の中で、チャネル形成領域に
は不純物濃度の低い等濃度面が位置し、一方第３の半導
体領域の直下の部分では、不純物濃度の高い等濃度面が
位置する。すなわち、第２導電形式の不純物の濃度は、
チャネル形成領域においては相対的に低く、第３の半導
体領域の直下においては相対的に高い。このため、この
発明の半導体装置では、ゲート閾電圧Ｖthを高くするこ
となく、ラッチアップ耐量が改善される。 しかも、第
２の半導体領域は、１回のマスク工程および拡散工程に
よって形成されるので、高精度のマスク合わせを必要と
せず、また新たなマスク合わせおよび拡散工程を必要と
しない。また、第３の半導体領域の直下のほぼ全面にわ
たって、ｐ型半導体領域２における第２導電形式の不純
物濃度は相対的に高いので、第３の半導体領域の直下の
ほぼ全面にわたって、シート抵抗を低く抑えることがで
きる。すなわちラッチアップ耐量が、より効果的に改善
される。
体の上主面に沿って、第２の半導体領域における第２導
電形式の不純物濃度の等濃度面を突き切って、第２の半
導体領域の辺縁部分へ張り出して形成されている。した
がって、第２の半導体領域の中で、チャネル形成領域に
は不純物濃度の低い等濃度面が位置し、一方第３の半導
体領域の直下の部分では、不純物濃度の高い等濃度面が
位置する。すなわち、第２導電形式の不純物の濃度は、
チャネル形成領域においては相対的に低く、第３の半導
体領域の直下においては相対的に高い。このため、この
発明の半導体装置では、ゲート閾電圧Ｖthを高くするこ
となく、ラッチアップ耐量が改善される。 しかも、第
２の半導体領域は、１回のマスク工程および拡散工程に
よって形成されるので、高精度のマスク合わせを必要と
せず、また新たなマスク合わせおよび拡散工程を必要と
しない。また、第３の半導体領域の直下のほぼ全面にわ
たって、ｐ型半導体領域２における第２導電形式の不純
物濃度は相対的に高いので、第３の半導体領域の直下の
ほぼ全面にわたって、シート抵抗を低く抑えることがで
きる。すなわちラッチアップ耐量が、より効果的に改善
される。
【００３７】＜請求項２記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置は、第２の開口部の開口
端から第２の半導体領域の辺縁部分の位置までの距離
と、第２の半導体領域の前記第１の前記半導体基体の上
主面からの深さとの比率が最適化されている。このた
め、十分な耐電圧特性とともに、実用上十分なラッチア
ップ耐量を実現し得る。
おける絶縁ゲート型半導体装置は、第２の開口部の開口
端から第２の半導体領域の辺縁部分の位置までの距離
と、第２の半導体領域の前記第１の前記半導体基体の上
主面からの深さとの比率が最適化されている。このた
め、十分な耐電圧特性とともに、実用上十分なラッチア
ップ耐量を実現し得る。
【００３８】＜請求項３記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置の製造方法では、第１の
レジスト層をマスクとして導電体層を選択的に除去する
ことにより制御電極層を形成する。その際に、制御電極
層の開口端が第１のレジスト層の開口部の開口端より
も、所定の幅をもって後退するように制御電極層を形成
する。そして、第１のレジスト層をマスクとして第２導
電形式の不純物を注入し、拡散することにより第２の半
導体領域を形成する。一方、第３の半導体領域は、制御
電極層をマスクの１つとして使用して、第１導電形式の
不純物を導入することにより形成する。
おける絶縁ゲート型半導体装置の製造方法では、第１の
レジスト層をマスクとして導電体層を選択的に除去する
ことにより制御電極層を形成する。その際に、制御電極
層の開口端が第１のレジスト層の開口部の開口端より
も、所定の幅をもって後退するように制御電極層を形成
する。そして、第１のレジスト層をマスクとして第２導
電形式の不純物を注入し、拡散することにより第２の半
導体領域を形成する。一方、第３の半導体領域は、制御
電極層をマスクの１つとして使用して、第１導電形式の
不純物を導入することにより形成する。
【００３９】すなわち、第２の半導体領域を形成する不
純物と、第３の半導体領域を形成する不純物は、それぞ
れ異なる開口端を有する開口部から導入される。このた
め、第２の半導体領域中における第２導電形式の不純物
の濃度は、チャネル形成領域においては相対的に低く、
第３の半導体領域の直下においては相対的に高い。しか
もこれらの開口部は、導電体層の除去処理を制御するこ
とにより、１方の開口部から他方の開口部を２次的に形
成するものであって、新たなマスク処理を必要としな
い。このため、この製造方法では高精度のマスク合わせ
を必要としない。
純物と、第３の半導体領域を形成する不純物は、それぞ
れ異なる開口端を有する開口部から導入される。このた
め、第２の半導体領域中における第２導電形式の不純物
の濃度は、チャネル形成領域においては相対的に低く、
第３の半導体領域の直下においては相対的に高い。しか
もこれらの開口部は、導電体層の除去処理を制御するこ
とにより、１方の開口部から他方の開口部を２次的に形
成するものであって、新たなマスク処理を必要としな
い。このため、この製造方法では高精度のマスク合わせ
を必要としない。
【００４０】＜請求項４記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置の製造方法では、第１の
レジスト層をマスクとして導電体層を選択的に除去する
ことにより制御電極層を形成する。そして、第１のレジ
スト層をマスクとして第２導電形式の不純物を注入しか
つ拡散することにより第２の半導体領域を形成する。更
に、制御電極層をマスクの１つとして酸化膜を選択的に
除去する。その際に、酸化膜の開口端が制御電極層の開
口端よりも、所定の幅をもって後退するように酸化膜を
形成する。そして、後退した開口端を有する酸化膜をマ
スクとして第１導電形式の不純物を導入し、第３の半導
体領域を形成する。
おける絶縁ゲート型半導体装置の製造方法では、第１の
レジスト層をマスクとして導電体層を選択的に除去する
ことにより制御電極層を形成する。そして、第１のレジ
スト層をマスクとして第２導電形式の不純物を注入しか
つ拡散することにより第２の半導体領域を形成する。更
に、制御電極層をマスクの１つとして酸化膜を選択的に
除去する。その際に、酸化膜の開口端が制御電極層の開
口端よりも、所定の幅をもって後退するように酸化膜を
形成する。そして、後退した開口端を有する酸化膜をマ
スクとして第１導電形式の不純物を導入し、第３の半導
体領域を形成する。
【００４１】すなわち、第２の半導体領域を形成する不
純物と、第３の半導体領域を形成する不純物は、それぞ
れ異なる開口端を有する開口部から導入される。このた
め、第２の半導体領域中における第２導電形式の不純物
の濃度は、チャネル形成領域においては相対的に低く、
第３の半導体領域の直下においては相対的に高い。しか
もこれらの開口部は、酸化膜の除去処理を制御すること
により、１方の開口部から他方の開口部を２次的に形成
するものであって、新たなマスク処理を必要としない。
このため、この製造方法では高精度のマスク合わせを必
要としない。
純物と、第３の半導体領域を形成する不純物は、それぞ
れ異なる開口端を有する開口部から導入される。このた
め、第２の半導体領域中における第２導電形式の不純物
の濃度は、チャネル形成領域においては相対的に低く、
第３の半導体領域の直下においては相対的に高い。しか
もこれらの開口部は、酸化膜の除去処理を制御すること
により、１方の開口部から他方の開口部を２次的に形成
するものであって、新たなマスク処理を必要としない。
このため、この製造方法では高精度のマスク合わせを必
要としない。
【００４２】＜請求項５記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置の製造方法では、制御電
極の開口端に所定の厚みを有する側壁を設ける。そし
て、制御電極層および側壁をマスクとして第２導電形式
の不純物を注入しかつ拡散することにより、第２の半導
体領域を形成する。更に側壁を除去し、制御電極層をマ
スクの１つとして第１導電形式の不純物を導入し、第３
の半導体領域を形成する。
おける絶縁ゲート型半導体装置の製造方法では、制御電
極の開口端に所定の厚みを有する側壁を設ける。そし
て、制御電極層および側壁をマスクとして第２導電形式
の不純物を注入しかつ拡散することにより、第２の半導
体領域を形成する。更に側壁を除去し、制御電極層をマ
スクの１つとして第１導電形式の不純物を導入し、第３
の半導体領域を形成する。
【００４３】すなわち、第２の半導体領域を形成する不
純物と、第３の半導体領域を形成する不純物は、それぞ
れ異なる開口端を有する開口部から導入される。このた
め、第２の半導体領域中における第２導電形式の不純物
の濃度は、チャネル形成領域においては相対的に低く、
第３の半導体領域の直下においては相対的に高い。しか
もこれらの開口部は、側壁の付加処理を制御することに
より、１方の開口部から他方の開口部を２次的に形成す
るものであって、新たなマスク処理を必要としない。こ
のため、この製造方法では高精度のマスク合わせを必要
としない。
純物と、第３の半導体領域を形成する不純物は、それぞ
れ異なる開口端を有する開口部から導入される。このた
め、第２の半導体領域中における第２導電形式の不純物
の濃度は、チャネル形成領域においては相対的に低く、
第３の半導体領域の直下においては相対的に高い。しか
もこれらの開口部は、側壁の付加処理を制御することに
より、１方の開口部から他方の開口部を２次的に形成す
るものであって、新たなマスク処理を必要としない。こ
のため、この製造方法では高精度のマスク合わせを必要
としない。
【００４４】＜請求項６記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置の製造方法では、側壁を
形成するのに制御電極層および酸化膜の上に被覆層を一
旦形成し、その後に側壁部分が残るように被覆層を除去
する。このため、この発明の製造方法では、側壁を容易
に形成することができる。
おける絶縁ゲート型半導体装置の製造方法では、側壁を
形成するのに制御電極層および酸化膜の上に被覆層を一
旦形成し、その後に側壁部分が残るように被覆層を除去
する。このため、この発明の製造方法では、側壁を容易
に形成することができる。
【００４５】＜請求項７記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置の製造方法では、被覆層
がレジスト層であるので、特に容易に側壁を形成するこ
とができる。
おける絶縁ゲート型半導体装置の製造方法では、被覆層
がレジスト層であるので、特に容易に側壁を形成するこ
とができる。
【００４６】＜請求項８記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置の製造方法では、被覆層
が化学気相成長により形成される酸化膜であるので、特
に精度良く側壁を形成することができるとともに、不純
物を導入する際のマスクとして特に有効に機能する。
おける絶縁ゲート型半導体装置の製造方法では、被覆層
が化学気相成長により形成される酸化膜であるので、特
に精度良く側壁を形成することができるとともに、不純
物を導入する際のマスクとして特に有効に機能する。
【００４７】＜請求項９記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置の製造方法では、被覆層
がスピン・オン・グラス層であるので、被覆すべき面に
制御電極層などによる凹凸があっても効果的に被覆が可
能である。
おける絶縁ゲート型半導体装置の製造方法では、被覆層
がスピン・オン・グラス層であるので、被覆すべき面に
制御電極層などによる凹凸があっても効果的に被覆が可
能である。
【００４８】＜請求項１０記載の発明の作用＞この発明
における絶縁ゲート型半導体装置の製造方法では、導電
体層の上面に遮蔽膜が形成されるので、制御電極層をマ
スクとして第２導電形式の不純物を選択的に導入する過
程で、この不純物の制御電極層への侵入が、例えば酸化
膜等の遮蔽膜によって阻止される。このため、制御電極
層への不必要な不純物の導入を防止することができる。
における絶縁ゲート型半導体装置の製造方法では、導電
体層の上面に遮蔽膜が形成されるので、制御電極層をマ
スクとして第２導電形式の不純物を選択的に導入する過
程で、この不純物の制御電極層への侵入が、例えば酸化
膜等の遮蔽膜によって阻止される。このため、制御電極
層への不必要な不純物の導入を防止することができる。
【００４９】＜請求項１１記載の発明の作用＞この発明
における絶縁ゲート型半導体装置の製造方法では、制御
電極層の上に第１のレジスト層が形成されたままで、第
２導電形式の不純物が導入されるので、この不純物の制
御電極層への侵入が、第１のレジスト膜によって阻止さ
れる。このため、制御電極層への不必要な不純物の導入
を防止することができる。
における絶縁ゲート型半導体装置の製造方法では、制御
電極層の上に第１のレジスト層が形成されたままで、第
２導電形式の不純物が導入されるので、この不純物の制
御電極層への侵入が、第１のレジスト膜によって阻止さ
れる。このため、制御電極層への不必要な不純物の導入
を防止することができる。
【００５０】＜請求項１２記載の発明の作用＞この発明
における絶縁ゲート型半導体装置の製造方法では、第１
のレジスト層をマスクとして第２導電形式の不純物を導
入し、導電体層を酸化させることによって開口端が後退
した制御電極層を形成し、この制御電極層をマスクとし
て第１導電形式の不純物を導入する。
における絶縁ゲート型半導体装置の製造方法では、第１
のレジスト層をマスクとして第２導電形式の不純物を導
入し、導電体層を酸化させることによって開口端が後退
した制御電極層を形成し、この制御電極層をマスクとし
て第１導電形式の不純物を導入する。
【００５１】すなわち、第２の半導体領域を形成する不
純物と、第３の半導体領域を形成する不純物は、それぞ
れ異なる開口端を有する開口部から導入される。このた
め、第２の半導体領域中における第２導電形式の不純物
の濃度は、チャネル形成領域においては相対的に低く、
第３の半導体領域の直下においては相対的に高い。しか
もこれらの開口部は、導電体の酸化処理を制御すること
により、１方の開口部から他方の開口部を２次的に形成
するものであって、新たなマスク処理を必要としない。
このため、この製造方法では高精度のマスク合わせを必
要としない。しかも、数十ｎｍ程度の精度をもって２つ
の開口部の相対位置を調整することが可能である。
純物と、第３の半導体領域を形成する不純物は、それぞ
れ異なる開口端を有する開口部から導入される。このた
め、第２の半導体領域中における第２導電形式の不純物
の濃度は、チャネル形成領域においては相対的に低く、
第３の半導体領域の直下においては相対的に高い。しか
もこれらの開口部は、導電体の酸化処理を制御すること
により、１方の開口部から他方の開口部を２次的に形成
するものであって、新たなマスク処理を必要としない。
このため、この製造方法では高精度のマスク合わせを必
要としない。しかも、数十ｎｍ程度の精度をもって２つ
の開口部の相対位置を調整することが可能である。
【００５２】＜請求項１３記載の発明の作用＞この発明
における絶縁ゲート型半導体装置の製造方法では、導電
体層の上に形成された化合物膜を、開口端が第１のレジ
スト層の開口端よりも後退するように、第１のレジスト
層をマスクとして選択的に除去する。第２導電形式の不
純物は第１のレジスト層をマスクとして導入され、他方
の第１導電形式の不純物は化合物膜から形成された制御
電極層をマスクとして導入される。
における絶縁ゲート型半導体装置の製造方法では、導電
体層の上に形成された化合物膜を、開口端が第１のレジ
スト層の開口端よりも後退するように、第１のレジスト
層をマスクとして選択的に除去する。第２導電形式の不
純物は第１のレジスト層をマスクとして導入され、他方
の第１導電形式の不純物は化合物膜から形成された制御
電極層をマスクとして導入される。
【００５３】すなわち、第２の半導体領域を形成する不
純物と、第３の半導体領域を形成する不純物は、それぞ
れ異なる開口端を有する開口部から導入される。このた
め、第２の半導体領域中における第２導電形式の不純物
の濃度は、チャネル形成領域においては相対的に低く、
第３の半導体領域の直下においては相対的に高い。しか
もこれらの開口部は、化合物膜の除去処理を制御するこ
とにより、１方の開口部から他方の開口部を２次的に形
成するものであって、新たなマスク処理を必要としな
い。このため、この製造方法では高精度のマスク合わせ
を必要としない。
純物と、第３の半導体領域を形成する不純物は、それぞ
れ異なる開口端を有する開口部から導入される。このた
め、第２の半導体領域中における第２導電形式の不純物
の濃度は、チャネル形成領域においては相対的に低く、
第３の半導体領域の直下においては相対的に高い。しか
もこれらの開口部は、化合物膜の除去処理を制御するこ
とにより、１方の開口部から他方の開口部を２次的に形
成するものであって、新たなマスク処理を必要としな
い。このため、この製造方法では高精度のマスク合わせ
を必要としない。
【００５４】
【実施例】＜１．実施例１＞ ＜1-1.装置の概略構成＞図２は、この発明の実施例にお
けるｎチャネル型ＩＧＢＴの構造を示す断面図である。
このＩＧＢＴは、多数のＩＧＢＴ基本ユニットが並列に
接続された構造を有している。図２は基本ユニット２単
位分を図示している。
けるｎチャネル型ＩＧＢＴの構造を示す断面図である。
このＩＧＢＴは、多数のＩＧＢＴ基本ユニットが並列に
接続された構造を有している。図２は基本ユニット２単
位分を図示している。
【００５５】図２において、半導体基体１はｐ+ コレク
タ領域１ａとｎ- ベース領域（第１の半導体領域）１ｂ
とを有している。ｎ- ベース領域１ｂはｐ+ コレクタ領
域１ａの上に形成され、ｐ+ コレクタ領域１ａの下主面
は半導体基体１の下主面を形成し、ｎ- ベース領域１ｂ
の上主面は半導体基体１の上主面を形成している。ｎ-
ベース領域１ｂの上主面の一部領域には、ｐ型不純物を
選択的に拡散することにより、ｐ型半導体領域（第２の
半導体領域）２が形成されている。更に、ｐ型半導体領
域２の上主面の一部領域には、ｎ型不純物を選択的に導
入することによりｎ+ 型ソース領域（第３の半導体領
域）３が形成されている。ｎ+ 型ソース領域３は、所定
の中央エリアＣＡを隔てて形成されている。また、ｎ+
型ソース領域３は、ｎ- ベース領域１ｂとの間に、チャ
ネル形成領域ＣＨを隔てて形成されている。
タ領域１ａとｎ- ベース領域（第１の半導体領域）１ｂ
とを有している。ｎ- ベース領域１ｂはｐ+ コレクタ領
域１ａの上に形成され、ｐ+ コレクタ領域１ａの下主面
は半導体基体１の下主面を形成し、ｎ- ベース領域１ｂ
の上主面は半導体基体１の上主面を形成している。ｎ-
ベース領域１ｂの上主面の一部領域には、ｐ型不純物を
選択的に拡散することにより、ｐ型半導体領域（第２の
半導体領域）２が形成されている。更に、ｐ型半導体領
域２の上主面の一部領域には、ｎ型不純物を選択的に導
入することによりｎ+ 型ソース領域（第３の半導体領
域）３が形成されている。ｎ+ 型ソース領域３は、所定
の中央エリアＣＡを隔てて形成されている。また、ｎ+
型ソース領域３は、ｎ- ベース領域１ｂとの間に、チャ
ネル形成領域ＣＨを隔てて形成されている。
【００５６】半導体基体１の上主面の上には、チャネル
形成領域ＣＨを覆う絶縁層５が選択的に形成されてい
る。絶縁層５の上には、チャネル形成領域ＣＨに向き合
ったゲート電極（制御電極層）６が形成されている。ゲ
ート電極６は、ポリシリコンにより形成されている。例
えばアルミニウムを成分とするエミッタ電極（第１の主
電極層）７が、ｎ+ 型ソース領域３の上主面の一部と中
央エリアＣＡにおけるｐ型半導体領域２とに電気的に接
続されている。エミッタ電極７とゲート電極６との間に
は、層間絶縁膜８が形成されている。層間絶縁膜８は、
エミッタ電極７とゲート電極６との間を電気的に絶縁す
る。ｐ+ コレクタ領域１ａの下主面、すなわち半導体基
体１の下主面には、コレクタ電極（第２の主電極層）９
が形成されている。コレクタ電極９はｐ+ コレクタ領域
１ａの下主面に電気的に接続されている。
形成領域ＣＨを覆う絶縁層５が選択的に形成されてい
る。絶縁層５の上には、チャネル形成領域ＣＨに向き合
ったゲート電極（制御電極層）６が形成されている。ゲ
ート電極６は、ポリシリコンにより形成されている。例
えばアルミニウムを成分とするエミッタ電極（第１の主
電極層）７が、ｎ+ 型ソース領域３の上主面の一部と中
央エリアＣＡにおけるｐ型半導体領域２とに電気的に接
続されている。エミッタ電極７とゲート電極６との間に
は、層間絶縁膜８が形成されている。層間絶縁膜８は、
エミッタ電極７とゲート電極６との間を電気的に絶縁す
る。ｐ+ コレクタ領域１ａの下主面、すなわち半導体基
体１の下主面には、コレクタ電極（第２の主電極層）９
が形成されている。コレクタ電極９はｐ+ コレクタ領域
１ａの下主面に電気的に接続されている。
【００５７】＜1-2.装置の特徴的な構成＞図１は、図２
に示したＩＧＢＴにおける、ｐ型半導体領域２およびｎ
+ 型ソース領域３との関係を図示する部分拡大断面図で
ある。半導体基体１の上主面上に設けられ開口端Ｔ１を
有する開口部からｐ型不純物を導入し、拡散することに
より形成される。従って、半導体基体１の上主面上にお
けるｎ+ 型ソース領域３とｎ- ベース領域１ｂとの境界
面である辺縁部分ＥＤの位置は、開口端Ｔ１の位置によ
って決定づけられている。ｐ型半導体領域２におけるｐ
型不純物は、拡散距離に応じた所定の濃度分布を有して
いる。このｎ型不純物の濃度は、等濃度面２ａ〜２ｄで
示すように分布する。この濃度は等濃度面２ａ〜２ｄの
順に低い。すなわち、チャネル形成領域ＣＨでは、開口
端Ｔ１から遠ざかるほど濃度が減少している。
に示したＩＧＢＴにおける、ｐ型半導体領域２およびｎ
+ 型ソース領域３との関係を図示する部分拡大断面図で
ある。半導体基体１の上主面上に設けられ開口端Ｔ１を
有する開口部からｐ型不純物を導入し、拡散することに
より形成される。従って、半導体基体１の上主面上にお
けるｎ+ 型ソース領域３とｎ- ベース領域１ｂとの境界
面である辺縁部分ＥＤの位置は、開口端Ｔ１の位置によ
って決定づけられている。ｐ型半導体領域２におけるｐ
型不純物は、拡散距離に応じた所定の濃度分布を有して
いる。このｎ型不純物の濃度は、等濃度面２ａ〜２ｄで
示すように分布する。この濃度は等濃度面２ａ〜２ｄの
順に低い。すなわち、チャネル形成領域ＣＨでは、開口
端Ｔ１から遠ざかるほど濃度が減少している。
【００５８】一方、ｎ+ 型ソース領域３は、半導体基体
１の上主面上に設けられ開口端Ｔ２を有する開口部から
ｎ型不純物を導入し、拡散することにより形成される。
開口端Ｔ２は、開口端Ｔ１よりもチャネル形成領域ＣＨ
側、すなわち辺縁部分ＥＤに近い位置に設定される。こ
のため、ｎ+ 型ソース領域３の輪郭と等濃度面２ａ〜２
ｄとの対比から明かなように、ｎ+ 型ソース領域３にお
けるｐ型不純物の濃度は、チャネル形成領域ＣＨにおい
て相対的に低く、ｎ+ 型ソース領域３の直下の略全面に
わたる領域において相対的に高い。
１の上主面上に設けられ開口端Ｔ２を有する開口部から
ｎ型不純物を導入し、拡散することにより形成される。
開口端Ｔ２は、開口端Ｔ１よりもチャネル形成領域ＣＨ
側、すなわち辺縁部分ＥＤに近い位置に設定される。こ
のため、ｎ+ 型ソース領域３の輪郭と等濃度面２ａ〜２
ｄとの対比から明かなように、ｎ+ 型ソース領域３にお
けるｐ型不純物の濃度は、チャネル形成領域ＣＨにおい
て相対的に低く、ｎ+ 型ソース領域３の直下の略全面に
わたる領域において相対的に高い。
【００５９】＜1-3.装置の製造方法＞図３〜図７は、図
２および図１に示したＩＧＢＴの製造方法を示す工程図
である。これらの図は、チャネル形成領域ＣＨを形成す
る工程に重点を置いて図示する。図３に示すように、ま
ず半導体基体１を準備し、半導体基体１の上主面の上に
シリコン熱酸化膜（酸化膜）５ａを形成し、更にその上
にポリシリコン膜（導電体層）６ａを形成する。また、
ポリシリコン膜６ａの上には、所定のパターンを有する
レジスト膜（第１のレジスト層）１０を写真製版法によ
り形成する。レジスト膜１０は開口部（第１の開口部）
ＷＤ１を有している。なお、ポリシリコン膜６ａの表面
は薄い熱酸化膜で覆われているが、以下の図では省略す
る。
２および図１に示したＩＧＢＴの製造方法を示す工程図
である。これらの図は、チャネル形成領域ＣＨを形成す
る工程に重点を置いて図示する。図３に示すように、ま
ず半導体基体１を準備し、半導体基体１の上主面の上に
シリコン熱酸化膜（酸化膜）５ａを形成し、更にその上
にポリシリコン膜（導電体層）６ａを形成する。また、
ポリシリコン膜６ａの上には、所定のパターンを有する
レジスト膜（第１のレジスト層）１０を写真製版法によ
り形成する。レジスト膜１０は開口部（第１の開口部）
ＷＤ１を有している。なお、ポリシリコン膜６ａの表面
は薄い熱酸化膜で覆われているが、以下の図では省略す
る。
【００６０】つぎに図４に示すように、レジスト膜１０
をマスクとしてエッチングを施す。エッチングは等方性
エッチャーを用いて行う。エッチングの進度を適正に制
御することにより、ポリシリコン膜６ａの開口部ＷＤ１
に相当する部分を選択的に除去するだけでなく、開口端
Ｔ１から一定距離をもって後退した位置までポリシリコ
ン膜６ａを除去する。ポリシリコン膜６ａに、このサイ
ドエッチングを施すことにより、開口端Ｔ２を有する電
極６が形成される。開口端Ｔ２は開口端Ｔ１よりも、ゲ
ート電極６側に所定の距離をもって後退して位置する。
その後、レジスト膜１０をマスクとして、例えばホウ素
イオンなどのｐ型不純物を半導体基体１の上主面に注入
する。イオンの注入は周知のイオン注入法を用いて行わ
れる。これにより、開口部ＷＤ１に相当するｎ- ベース
領域１ｂの部分に選択的に、ｐ型不純物が導入される。
をマスクとしてエッチングを施す。エッチングは等方性
エッチャーを用いて行う。エッチングの進度を適正に制
御することにより、ポリシリコン膜６ａの開口部ＷＤ１
に相当する部分を選択的に除去するだけでなく、開口端
Ｔ１から一定距離をもって後退した位置までポリシリコ
ン膜６ａを除去する。ポリシリコン膜６ａに、このサイ
ドエッチングを施すことにより、開口端Ｔ２を有する電
極６が形成される。開口端Ｔ２は開口端Ｔ１よりも、ゲ
ート電極６側に所定の距離をもって後退して位置する。
その後、レジスト膜１０をマスクとして、例えばホウ素
イオンなどのｐ型不純物を半導体基体１の上主面に注入
する。イオンの注入は周知のイオン注入法を用いて行わ
れる。これにより、開口部ＷＤ１に相当するｎ- ベース
領域１ｂの部分に選択的に、ｐ型不純物が導入される。
【００６１】つぎに図５に示すように、レジスト膜１０
を除去し、アニール処理を施すことにより、イオン注入
によって導入されたｐ型不純物を略等方的に拡散させ
る。すなわち、ｐ型不純物が、ｎ- ベース領域１ｂの深
部に向かう方向およびｎ- ベース領域１ｂの上主面に沿
った方向のいずれにも拡散し、ｐ型半導体領域２がｎ-
ベース領域１ｂの中に形成される。したがって、ｐ型半
導体領域２は、レジスト膜１０の開口端（第１の開口部
の開口端）Ｔ１から、ゲート電極６の下方領域へ相当の
距離をもって侵入している。
を除去し、アニール処理を施すことにより、イオン注入
によって導入されたｐ型不純物を略等方的に拡散させ
る。すなわち、ｐ型不純物が、ｎ- ベース領域１ｂの深
部に向かう方向およびｎ- ベース領域１ｂの上主面に沿
った方向のいずれにも拡散し、ｐ型半導体領域２がｎ-
ベース領域１ｂの中に形成される。したがって、ｐ型半
導体領域２は、レジスト膜１０の開口端（第１の開口部
の開口端）Ｔ１から、ゲート電極６の下方領域へ相当の
距離をもって侵入している。
【００６２】つぎに、ｐ型半導体領域２の中央部分にレ
ジスト膜（第２のレジスト層）１０ａを形成する。その
後、このレジスト膜１０ａとゲート電極６とをマスクと
して、シリコン熱酸化膜５ａの開口部（第２の開口部）
ＷＤ２に相当する部分を選択的に除去する。その結果、
シリコン熱酸化膜５ａから前述の絶縁層５が形成され
る。このとき、レジスト膜１０ａの下にもシリコン熱酸
化膜５ａが絶縁層５ｂとして残留する。その後、レジス
ト膜１０ａおよびゲート電極６をマスクとして、例えば
ヒ素などのｎ型不純物イオンをｎ- ベース領域１ｂの上
主面に注入する（図６）。
ジスト膜（第２のレジスト層）１０ａを形成する。その
後、このレジスト膜１０ａとゲート電極６とをマスクと
して、シリコン熱酸化膜５ａの開口部（第２の開口部）
ＷＤ２に相当する部分を選択的に除去する。その結果、
シリコン熱酸化膜５ａから前述の絶縁層５が形成され
る。このとき、レジスト膜１０ａの下にもシリコン熱酸
化膜５ａが絶縁層５ｂとして残留する。その後、レジス
ト膜１０ａおよびゲート電極６をマスクとして、例えば
ヒ素などのｎ型不純物イオンをｎ- ベース領域１ｂの上
主面に注入する（図６）。
【００６３】つぎに、レジスト膜１０ａを除去し、アニ
ール処理を施すことにより、ｎ型不純物を拡散させる。
これにより、ｎ+ 型ソース領域３が形成される。ｎ+ 型
ソース領域３は、イオン注入時にレジスト膜１０ａによ
ってマスクされた結果、所定の中央エリアＣＡを隔てて
形成される。また、ｎ+ 型ソース領域３は、ゲート電極
６によってマスクされた結果、ｎ- ベース領域１ｂとの
間にチャネル形成領域ＣＨを隔てて形成される（図
７）。その後、絶縁層５ｂを除去し、エミッタ電極７、
層間絶縁膜８およびコレクタ電極９を形成することによ
り、絶縁ゲート型半導体装置が出来上がる（図２）。
ール処理を施すことにより、ｎ型不純物を拡散させる。
これにより、ｎ+ 型ソース領域３が形成される。ｎ+ 型
ソース領域３は、イオン注入時にレジスト膜１０ａによ
ってマスクされた結果、所定の中央エリアＣＡを隔てて
形成される。また、ｎ+ 型ソース領域３は、ゲート電極
６によってマスクされた結果、ｎ- ベース領域１ｂとの
間にチャネル形成領域ＣＨを隔てて形成される（図
７）。その後、絶縁層５ｂを除去し、エミッタ電極７、
層間絶縁膜８およびコレクタ電極９を形成することによ
り、絶縁ゲート型半導体装置が出来上がる（図２）。
【００６４】以上の工程において、ｎ+ 型ソース領域３
を形成する不純物とｐ型半導体領域２を形成する不純物
は、互いに位置ずれした開口端Ｔ１および開口端（第２
の開口部の開口端）Ｔ２を使って、それぞれ導入されて
いる。開口端Ｔ２は、開口端Ｔ１よりもチャネル形成領
域ＣＨ側、すなわち前述の辺縁部分ＥＤに近い位置に設
定されている。このため、ｎ+ 型ソース領域３は、ｐ型
半導体領域２における不純物濃度の等濃度面２ａ〜２ｄ
を突き切って、ｐ型半導体領域２の辺縁部分ＥＤへ張り
出して形成される。このため、この製造方法によって、
ｎ+ 型ソース領域３におけるｐ型不純物の濃度が、チャ
ネル形成領域ＣＨにおいては相対的に低く、ｎ+ 型ソー
ス領域３の直下においては相対的に高いＩＧＢＴが得ら
れる。
を形成する不純物とｐ型半導体領域２を形成する不純物
は、互いに位置ずれした開口端Ｔ１および開口端（第２
の開口部の開口端）Ｔ２を使って、それぞれ導入されて
いる。開口端Ｔ２は、開口端Ｔ１よりもチャネル形成領
域ＣＨ側、すなわち前述の辺縁部分ＥＤに近い位置に設
定されている。このため、ｎ+ 型ソース領域３は、ｐ型
半導体領域２における不純物濃度の等濃度面２ａ〜２ｄ
を突き切って、ｐ型半導体領域２の辺縁部分ＥＤへ張り
出して形成される。このため、この製造方法によって、
ｎ+ 型ソース領域３におけるｐ型不純物の濃度が、チャ
ネル形成領域ＣＨにおいては相対的に低く、ｎ+ 型ソー
ス領域３の直下においては相対的に高いＩＧＢＴが得ら
れる。
【００６５】開口端Ｔ２は上述のように、ポリシリコン
膜６ａをサイドエッチングすることによって形成され
る。すなわち開口端Ｔ２は、開口端Ｔ１を基準として２
次的に形成されるものであり、開口端Ｔ２を形成するた
めに新たなマスク処理を必要としない。このため、この
製造方法は余分な工程を必要としない上に、高精度のマ
スク合わせを必要としないという利点を有している。
膜６ａをサイドエッチングすることによって形成され
る。すなわち開口端Ｔ２は、開口端Ｔ１を基準として２
次的に形成されるものであり、開口端Ｔ２を形成するた
めに新たなマスク処理を必要としない。このため、この
製造方法は余分な工程を必要としない上に、高精度のマ
スク合わせを必要としないという利点を有している。
【００６６】＜1-4.装置の概略動作＞つぎに、図２に示
したこの実施例のＩＧＢＴの動作について説明する。コ
レクタ電極９とエミッタ電極７の間にコレクタ電圧ＶCE
を印加した状態で、ゲート電極６とエミッタ電極７の間
に、ＩＧＢＴに固有のゲート閾電圧Ｖthを超えるゲート
電圧ＶGEを印加する。すると、ｎ+ 型ソース領域３とｎ
- ベース領域１ｂの間のｐ型半導体領域２の上主面部
分、すなわちチャネル形成領域ＣＨがｐ型半導体からｎ
型半導体に反転し、ｎ型チャネルが形成される。その結
果、ｎ- ベース領域１ｂ、ｐ型半導体領域２、およびｎ
+ 型ソース領域３によって等価的に構成されているＭＯ
Ｓのドレインに相当するｎ- ベース領域１ｂとソースに
相当するｎ+ 型ソース領域３の間が導通状態となる。こ
のため、ｎ+ 型ソース領域３から電子電流がｎ型チャネ
ルを通ってｎ- ベース領域１ｂへ流れ込む。この電子電
流はｐ+ コレクタ領域１ａ、ｎ- ベース領域１ｂ、およ
びｐ型半導体領域２で等価的に構成されるトランジスタ
のベース電流となる。このとき、ｐ+ コレクタ領域１ａ
からｎ- ベース領域１ｂへホールの注入が引き起こさ
れ、注入されたホールの一部はｎ+ 型ソース領域３から
ｎ- ベース領域１ｂへ注入されたキャリア電子と再結合
し、残りはｐ型半導体領域２を通過してホール電流とし
てエミッタ電極７へ流れ込む。その結果ＩＧＢＴは導通
状態（オン）、すなわちコレクタ電極９とエミッタ電極
７の間が導通する状態となる。
したこの実施例のＩＧＢＴの動作について説明する。コ
レクタ電極９とエミッタ電極７の間にコレクタ電圧ＶCE
を印加した状態で、ゲート電極６とエミッタ電極７の間
に、ＩＧＢＴに固有のゲート閾電圧Ｖthを超えるゲート
電圧ＶGEを印加する。すると、ｎ+ 型ソース領域３とｎ
- ベース領域１ｂの間のｐ型半導体領域２の上主面部
分、すなわちチャネル形成領域ＣＨがｐ型半導体からｎ
型半導体に反転し、ｎ型チャネルが形成される。その結
果、ｎ- ベース領域１ｂ、ｐ型半導体領域２、およびｎ
+ 型ソース領域３によって等価的に構成されているＭＯ
Ｓのドレインに相当するｎ- ベース領域１ｂとソースに
相当するｎ+ 型ソース領域３の間が導通状態となる。こ
のため、ｎ+ 型ソース領域３から電子電流がｎ型チャネ
ルを通ってｎ- ベース領域１ｂへ流れ込む。この電子電
流はｐ+ コレクタ領域１ａ、ｎ- ベース領域１ｂ、およ
びｐ型半導体領域２で等価的に構成されるトランジスタ
のベース電流となる。このとき、ｐ+ コレクタ領域１ａ
からｎ- ベース領域１ｂへホールの注入が引き起こさ
れ、注入されたホールの一部はｎ+ 型ソース領域３から
ｎ- ベース領域１ｂへ注入されたキャリア電子と再結合
し、残りはｐ型半導体領域２を通過してホール電流とし
てエミッタ電極７へ流れ込む。その結果ＩＧＢＴは導通
状態（オン）、すなわちコレクタ電極９とエミッタ電極
７の間が導通する状態となる。
【００６７】ゲート電圧ＶGEをゲート閾電圧Ｖth以下に
設定することにより、ＭＯＳが遮断状態となり上記電子
電流は流れなくなり、その結果ＩＧＢＴは遮断状態（オ
フ）となる。ＩＧＢＴは、他の絶縁ゲート型半導体装
置、例えばＭＯＳＦＥＴと同様に、絶縁ゲート（ＭＯＳ
ゲート）を有する電圧制御型トランジスタであるため
に、バイポーラトランジスタに比べて駆動回路を簡単な
構成にすることができるという長所を有する。
設定することにより、ＭＯＳが遮断状態となり上記電子
電流は流れなくなり、その結果ＩＧＢＴは遮断状態（オ
フ）となる。ＩＧＢＴは、他の絶縁ゲート型半導体装
置、例えばＭＯＳＦＥＴと同様に、絶縁ゲート（ＭＯＳ
ゲート）を有する電圧制御型トランジスタであるため
に、バイポーラトランジスタに比べて駆動回路を簡単な
構成にすることができるという長所を有する。
【００６８】＜1-5.装置の特徴的な動作＞このＩＧＢＴ
では、前述のようにｎ+ 型ソース領域３におけるｐ型不
純物の濃度は、チャネル形成領域ＣＨにおいて相対的に
低く、ｎ+ 型ソース領域３の直下の略全面にわたる領域
において相対的に高い。このため、このＩＧＢＴでは、
ゲート閾電圧Ｖthを高くすることなく、シート抵抗を低
くすることができ、ラッチアップ耐量が改善される。し
かも、ｐ型半導体領域２は、１回のマスク工程および拡
散工程によって形成されるので、高精度のマスク合わせ
を必要とせず、また新たなマスク合わせおよび拡散工程
を必要としない。また、ｎ+ 型ソース領域３の直下のほ
ぼ全面にわたって、ｐ型半導体領域２におけるｐ型不純
物の濃度が高いので、ｎ+ 型ソース領域３の直下のほぼ
全面にわたって、シート抵抗を低く抑えることができ
る。すなわちラッチアップ耐量が、より効果的に改善さ
れるという利点がある。
では、前述のようにｎ+ 型ソース領域３におけるｐ型不
純物の濃度は、チャネル形成領域ＣＨにおいて相対的に
低く、ｎ+ 型ソース領域３の直下の略全面にわたる領域
において相対的に高い。このため、このＩＧＢＴでは、
ゲート閾電圧Ｖthを高くすることなく、シート抵抗を低
くすることができ、ラッチアップ耐量が改善される。し
かも、ｐ型半導体領域２は、１回のマスク工程および拡
散工程によって形成されるので、高精度のマスク合わせ
を必要とせず、また新たなマスク合わせおよび拡散工程
を必要としない。また、ｎ+ 型ソース領域３の直下のほ
ぼ全面にわたって、ｐ型半導体領域２におけるｐ型不純
物の濃度が高いので、ｎ+ 型ソース領域３の直下のほぼ
全面にわたって、シート抵抗を低く抑えることができ
る。すなわちラッチアップ耐量が、より効果的に改善さ
れるという利点がある。
【００６９】＜1-6.装置の実証試験＞このＩＧＢＴにつ
いて動作を実証する試験を行った。図８は、試験の対象
としたＩＧＢＴの各部の寸法を示す。このＩＧＢＴで
は、ｎ+ 型ソース領域３の半導体基体１の上主面からの
深さｄ１、およびｐ型半導体領域２の深さｄ２は、それ
ぞれ約０．５μｍ、および約５μｍである。絶縁層５の
厚さｄ３は、約０．１μｍである。
いて動作を実証する試験を行った。図８は、試験の対象
としたＩＧＢＴの各部の寸法を示す。このＩＧＢＴで
は、ｎ+ 型ソース領域３の半導体基体１の上主面からの
深さｄ１、およびｐ型半導体領域２の深さｄ２は、それ
ぞれ約０．５μｍ、および約５μｍである。絶縁層５の
厚さｄ３は、約０．１μｍである。
【００７０】図９は、このＩＧＢＴについて、開口端Ｔ
１と開口端Ｔ２の間の間隔である、開口端位置ずれ量｜
Ｔ１−Ｔ２｜と、ゲート閾電圧Ｖthとの間の関係に関す
る実測結果を示すグラフである。パラメータＱは、ｐ型
半導体領域２を形成する際に注入されるホウ素イオンの
ドーズ量を表している。３通りのドーズ量Ｑ、すなわち
４×１０14cm-2、８×１０14cm-2、および２×１０15cm
-2でイオン注入を行って製造された３種類のＩＧＢＴに
ついて実測が行われた。
１と開口端Ｔ２の間の間隔である、開口端位置ずれ量｜
Ｔ１−Ｔ２｜と、ゲート閾電圧Ｖthとの間の関係に関す
る実測結果を示すグラフである。パラメータＱは、ｐ型
半導体領域２を形成する際に注入されるホウ素イオンの
ドーズ量を表している。３通りのドーズ量Ｑ、すなわち
４×１０14cm-2、８×１０14cm-2、および２×１０15cm
-2でイオン注入を行って製造された３種類のＩＧＢＴに
ついて実測が行われた。
【００７１】図９が示すように、同一の開口端位置ずれ
量に対しては、ドーズ量Ｑが高いほどゲート閾電圧Ｖth
が高い。同時に、このグラフは、同一のドーズ量Ｑに対
しては、開口端位置ずれ量が高いほど、低いゲート閾電
圧Ｖthが得られることを示している。すなわちこの試験
の結果は、シート抵抗を低く抑えるためにｐ型半導体領
域２のｐ型不純物濃度を高く設定しても、開口端位置ず
れ量を適当に高く設定することにより、ゲート閾電圧Ｖ
thを低く抑え得ることを実証している。
量に対しては、ドーズ量Ｑが高いほどゲート閾電圧Ｖth
が高い。同時に、このグラフは、同一のドーズ量Ｑに対
しては、開口端位置ずれ量が高いほど、低いゲート閾電
圧Ｖthが得られることを示している。すなわちこの試験
の結果は、シート抵抗を低く抑えるためにｐ型半導体領
域２のｐ型不純物濃度を高く設定しても、開口端位置ず
れ量を適当に高く設定することにより、ゲート閾電圧Ｖ
thを低く抑え得ることを実証している。
【００７２】図１０は、この実施例におけるＩＧＢＴの
各部の寸法に関する記号を示す説明図である。開口端Ｔ
１から辺縁部分ＥＤまでの距離Ｘp とｐ型半導体領域２
の深さＹp との比率Ｘp ／Ｙp は、前述のように約０．
８で一定である。開口端Ｔ１と開口端Ｔ２の間のずれを
拡大するほど、開口端Ｔ２から辺縁部分ＥＤまでの距離
Ｘと、深さＹp との比率Ｘ／Ｙp が低くなる。
各部の寸法に関する記号を示す説明図である。開口端Ｔ
１から辺縁部分ＥＤまでの距離Ｘp とｐ型半導体領域２
の深さＹp との比率Ｘp ／Ｙp は、前述のように約０．
８で一定である。開口端Ｔ１と開口端Ｔ２の間のずれを
拡大するほど、開口端Ｔ２から辺縁部分ＥＤまでの距離
Ｘと、深さＹp との比率Ｘ／Ｙp が低くなる。
【００７３】図１１は、比率Ｘ／Ｙp に対するゲート閾
電圧Ｖthと耐電圧ＶCES とを測定した結果を示すグラフ
である。図１１において、実線で示す曲線は、定格電圧
６００Ｖ、定格電流１００ＡのＩＧＢＴに関する測定結
果を示す。３種類のドーズ量Ｑに対応した３本のゲート
閾電圧Ｖth対比率Ｘ／Ｙp 曲線から、比率Ｘ／Ｙp を低
く設定する（すなわち、開口端位置ずれ量を大きく設定
する）ならば、ドーズ量Ｑを高くしても、一定のゲート
閾電圧Ｖthが得られることがわかる。一方、耐電圧ＶCE
S 対比率Ｘ／Ｙp 曲線は、比率Ｘ／Ｙp が０．３以上の
領域では、耐電圧ＶCES は比率Ｘ／Ｙp に依存せずほぼ
一定であり、比率Ｘ／Ｙp が０．３よりも低くなると耐
電圧ＶCES は急激に下降することを示している。この耐
電圧ＶCES の低下は、チャネル形成領域ＣＨの幅がある
限度を超えて狭くなると、チャネル形成領域ＣＨを通し
て放電が生じることによって引き起こされる。また、定
格電圧が高いＩＧＢＴに対しても、耐電圧ＶCES 対比率
Ｘ／Ｙp 曲線（破線）が下降を開始する比率Ｘ／Ｙp の
値は０．３であり、この値が定格電圧に余り依存しない
ことを示している。このことから、様々な定格電圧のＩ
ＧＢＴについて、比率Ｘ／Ｙp は０．３以上に設定され
ることが望ましいといえる。
電圧Ｖthと耐電圧ＶCES とを測定した結果を示すグラフ
である。図１１において、実線で示す曲線は、定格電圧
６００Ｖ、定格電流１００ＡのＩＧＢＴに関する測定結
果を示す。３種類のドーズ量Ｑに対応した３本のゲート
閾電圧Ｖth対比率Ｘ／Ｙp 曲線から、比率Ｘ／Ｙp を低
く設定する（すなわち、開口端位置ずれ量を大きく設定
する）ならば、ドーズ量Ｑを高くしても、一定のゲート
閾電圧Ｖthが得られることがわかる。一方、耐電圧ＶCE
S 対比率Ｘ／Ｙp 曲線は、比率Ｘ／Ｙp が０．３以上の
領域では、耐電圧ＶCES は比率Ｘ／Ｙp に依存せずほぼ
一定であり、比率Ｘ／Ｙp が０．３よりも低くなると耐
電圧ＶCES は急激に下降することを示している。この耐
電圧ＶCES の低下は、チャネル形成領域ＣＨの幅がある
限度を超えて狭くなると、チャネル形成領域ＣＨを通し
て放電が生じることによって引き起こされる。また、定
格電圧が高いＩＧＢＴに対しても、耐電圧ＶCES 対比率
Ｘ／Ｙp 曲線（破線）が下降を開始する比率Ｘ／Ｙp の
値は０．３であり、この値が定格電圧に余り依存しない
ことを示している。このことから、様々な定格電圧のＩ
ＧＢＴについて、比率Ｘ／Ｙp は０．３以上に設定され
ることが望ましいといえる。
【００７４】図１２は、ラッチアップ耐量の比率Ｘ／Ｙ
p 依存性に関する測定結果を示すグラフである。ラッチ
アップ耐量は、ＩＧＢＴがラッチアップを起こして過電
流が流れたときに、保護回路が作動するまでの時間に加
えて所定の余裕を見込むことによって、実用的には２０
μｓｅｃ以上であることが望ましい。このことから、比
率Ｘ／Ｙp の望ましい範囲が０．６以下であることが要
求される。すなわち、前述の要請をも同時に満たす範囲
として、比率Ｘ／Ｙp は０．３〜０．６の範囲であるこ
とが望ましいと結論づけることができる。
p 依存性に関する測定結果を示すグラフである。ラッチ
アップ耐量は、ＩＧＢＴがラッチアップを起こして過電
流が流れたときに、保護回路が作動するまでの時間に加
えて所定の余裕を見込むことによって、実用的には２０
μｓｅｃ以上であることが望ましい。このことから、比
率Ｘ／Ｙp の望ましい範囲が０．６以下であることが要
求される。すなわち、前述の要請をも同時に満たす範囲
として、比率Ｘ／Ｙp は０．３〜０．６の範囲であるこ
とが望ましいと結論づけることができる。
【００７５】＜２．実施例２＞図２に示したＩＧＢＴを
製造する第２の方法例について説明する。この製造方法
では、まず前述の図３〜図５に示した工程と同様の工程
を実施する。ただし、図４に示した工程において、、必
ずしもポリシリコン膜６ａにサイドエッチングを施さな
くてもよい。すなわち、ゲート電極６の開口端は、レジ
スト膜１０の開口端Ｔ１に一致していてもよい。
製造する第２の方法例について説明する。この製造方法
では、まず前述の図３〜図５に示した工程と同様の工程
を実施する。ただし、図４に示した工程において、、必
ずしもポリシリコン膜６ａにサイドエッチングを施さな
くてもよい。すなわち、ゲート電極６の開口端は、レジ
スト膜１０の開口端Ｔ１に一致していてもよい。
【００７６】図５に示した工程につづいて、図１３に示
すように、シリコン熱酸化膜５ａの上にあって、ｐ型半
導体領域２の中央部分に相当する領域に、レジスト膜
（第２のレジスト層）１０ａを形成する。ゲート電極６
およびレジスト膜１０ａをマスクとして、シリコン熱酸
化膜５ａにエッチングを施す。これらのマスクに覆われ
ないシリコン熱酸化膜５ａの部分を選択的に除去するだ
けでなく、エッチングの進度を適正に制御することによ
り、特に開口端Ｔ１から一定距離をもって後退した位置
までシリコン熱酸化膜５ａを除去する。シリコン熱酸化
膜５ａに、このサイドエッチングを施すことにより、開
口端Ｔ２を有する絶縁層５が形成される。開口端Ｔ２は
開口端Ｔ１よりも、ゲート電極６の内部領域へ向かって
所定の距離をもって後退して位置する。レジスト膜１０
ａの直下には、同様に絶縁層５ｂが形成される。
すように、シリコン熱酸化膜５ａの上にあって、ｐ型半
導体領域２の中央部分に相当する領域に、レジスト膜
（第２のレジスト層）１０ａを形成する。ゲート電極６
およびレジスト膜１０ａをマスクとして、シリコン熱酸
化膜５ａにエッチングを施す。これらのマスクに覆われ
ないシリコン熱酸化膜５ａの部分を選択的に除去するだ
けでなく、エッチングの進度を適正に制御することによ
り、特に開口端Ｔ１から一定距離をもって後退した位置
までシリコン熱酸化膜５ａを除去する。シリコン熱酸化
膜５ａに、このサイドエッチングを施すことにより、開
口端Ｔ２を有する絶縁層５が形成される。開口端Ｔ２は
開口端Ｔ１よりも、ゲート電極６の内部領域へ向かって
所定の距離をもって後退して位置する。レジスト膜１０
ａの直下には、同様に絶縁層５ｂが形成される。
【００７７】つぎに、図１４に示すように、レジスト膜
１０ａを除去する。つづいて、絶縁層５および絶縁層５
ｂをマスクとして、例えばリンなどのｎ型不純物を、半
導体基体１の上主面より導入する。ｎ型不純物の導入
は、ガス拡散法を用いて行う。つぎに、アニール処理を
施すことにより、ｎ型不純物を拡散させる。これによ
り、ｎ+ 型ソース領域３が形成される。ｎ+ 型ソース領
域３は、不純物導入時に絶縁層５ｂによってマスクされ
た結果、所定の中央エリアＣＡを隔てて形成される。ま
た、ｎ+ 型ソース領域３は、絶縁層５によってマスクさ
れた結果、ｎ- ベース領域１ｂとの間にチャネル形成領
域ＣＨを隔てて形成される。その後、絶縁層５ｂを除去
し、エミッタ電極７、層間絶縁膜８、およびコレクタ電
極９を形成することにより絶縁ゲート型半導体装置が出
来上がる（図２）。
１０ａを除去する。つづいて、絶縁層５および絶縁層５
ｂをマスクとして、例えばリンなどのｎ型不純物を、半
導体基体１の上主面より導入する。ｎ型不純物の導入
は、ガス拡散法を用いて行う。つぎに、アニール処理を
施すことにより、ｎ型不純物を拡散させる。これによ
り、ｎ+ 型ソース領域３が形成される。ｎ+ 型ソース領
域３は、不純物導入時に絶縁層５ｂによってマスクされ
た結果、所定の中央エリアＣＡを隔てて形成される。ま
た、ｎ+ 型ソース領域３は、絶縁層５によってマスクさ
れた結果、ｎ- ベース領域１ｂとの間にチャネル形成領
域ＣＨを隔てて形成される。その後、絶縁層５ｂを除去
し、エミッタ電極７、層間絶縁膜８、およびコレクタ電
極９を形成することにより絶縁ゲート型半導体装置が出
来上がる（図２）。
【００７８】以上の工程において、ｎ+ 型ソース領域３
を形成する不純物とｐ型半導体領域２を形成する不純物
は、互いに位置ずれした開口端Ｔ１および開口端（第２
の開口部の開口端）Ｔ２を使って、それぞれ導入されて
いる。このため、実施例１における製造方法と同様に、
ｎ+ 型ソース領域３は、ｐ型半導体領域２における不純
物濃度の等濃度面２ａ〜２ｄを突き切って、ｐ型半導体
領域２の辺縁部分ＥＤへ張り出して形成される。このた
め、ｎ+ 型ソース領域３におけるｐ型不純物の濃度が、
チャネル形成領域ＣＨにおいては相対的に低く、ｎ+ 型
ソース領域３の直下においては相対的に高いＩＧＢＴが
得られる。
を形成する不純物とｐ型半導体領域２を形成する不純物
は、互いに位置ずれした開口端Ｔ１および開口端（第２
の開口部の開口端）Ｔ２を使って、それぞれ導入されて
いる。このため、実施例１における製造方法と同様に、
ｎ+ 型ソース領域３は、ｐ型半導体領域２における不純
物濃度の等濃度面２ａ〜２ｄを突き切って、ｐ型半導体
領域２の辺縁部分ＥＤへ張り出して形成される。このた
め、ｎ+ 型ソース領域３におけるｐ型不純物の濃度が、
チャネル形成領域ＣＨにおいては相対的に低く、ｎ+ 型
ソース領域３の直下においては相対的に高いＩＧＢＴが
得られる。
【００７９】開口端Ｔ２は上述のように、シリコン熱酸
化膜５ａをサイドエッチングすることによって形成され
る。サイドエッチングの量を再現性良く制御できるの
は、一般にエッチングの対象となる膜の厚さの数分の１
から数倍の範囲のエッチング量においてである。シリコ
ン熱酸化膜５ａはポリシリコン膜６ａに比べて薄く形成
される。このため、ポリシリコン膜６ａをサイドエッチ
ングする方法よりも、シリコン熱酸化膜５ａをサイドエ
ッチングする方法が、サイドエッチング量を精密にかつ
再現性良く制御することができる。すなわち、この実施
例の製造方法では、実施例１の製造方法よりも、開口端
の位置ずれ量を精度良くかつ再現性良く設定し得る利点
がある。
化膜５ａをサイドエッチングすることによって形成され
る。サイドエッチングの量を再現性良く制御できるの
は、一般にエッチングの対象となる膜の厚さの数分の１
から数倍の範囲のエッチング量においてである。シリコ
ン熱酸化膜５ａはポリシリコン膜６ａに比べて薄く形成
される。このため、ポリシリコン膜６ａをサイドエッチ
ングする方法よりも、シリコン熱酸化膜５ａをサイドエ
ッチングする方法が、サイドエッチング量を精密にかつ
再現性良く制御することができる。すなわち、この実施
例の製造方法では、実施例１の製造方法よりも、開口端
の位置ずれ量を精度良くかつ再現性良く設定し得る利点
がある。
【００８０】また、実施例１の製造方法と同様に、開口
端Ｔ２は、開口端Ｔ１を基準として２次的に形成される
ものであり、開口端Ｔ２を形成するために新たなマスク
処理を必要としない。このため、この製造方法は余分な
工程を必要としない上に、高精度のマスク合わせを必要
としないという利点を有する点は、実施例１の製造方法
と同様である。
端Ｔ２は、開口端Ｔ１を基準として２次的に形成される
ものであり、開口端Ｔ２を形成するために新たなマスク
処理を必要としない。このため、この製造方法は余分な
工程を必要としない上に、高精度のマスク合わせを必要
としないという利点を有する点は、実施例１の製造方法
と同様である。
【００８１】＜３．実施例３＞図２に示したＩＧＢＴを
製造する第３の方法例を、図１５〜図２１に沿って説明
する。はじめに図１５に示すように、半導体基体１を準
備し、半導体基体１の上主面の上にシリコン熱酸化膜５
ａを形成し、更にその上にポリシリコン膜６ａを形成す
る。また、ポリシリコン膜６ａの上には、所定のパター
ンを有するレジスト膜１０を写真製版法により形成す
る。レジスト膜１０は開口部ＷＤ２を有している。
製造する第３の方法例を、図１５〜図２１に沿って説明
する。はじめに図１５に示すように、半導体基体１を準
備し、半導体基体１の上主面の上にシリコン熱酸化膜５
ａを形成し、更にその上にポリシリコン膜６ａを形成す
る。また、ポリシリコン膜６ａの上には、所定のパター
ンを有するレジスト膜１０を写真製版法により形成す
る。レジスト膜１０は開口部ＷＤ２を有している。
【００８２】つぎに図１６に示すように、レジスト膜１
０をマスクとしてエッチングを施す。エッチングによ
り、ポリシリコン膜６ａの開口部ＷＤ２に相当する部分
を選択的に除去する。それにより、開口端Ｔ１を有する
電極６が形成される。エッチングは、ゲート電極６が、
レジスト膜１０の開口端Ｔ２を忠実に再現するように、
精密に制御される。その後、レジスト膜１０を除去す
る。
０をマスクとしてエッチングを施す。エッチングによ
り、ポリシリコン膜６ａの開口部ＷＤ２に相当する部分
を選択的に除去する。それにより、開口端Ｔ１を有する
電極６が形成される。エッチングは、ゲート電極６が、
レジスト膜１０の開口端Ｔ２を忠実に再現するように、
精密に制御される。その後、レジスト膜１０を除去す
る。
【００８３】つぎに、シリコン熱酸化膜５ａの露出する
部分およびゲート電極６の表面に、全面にわたってレジ
スト膜１１を塗布する（図１７）。
部分およびゲート電極６の表面に、全面にわたってレジ
スト膜１１を塗布する（図１７）。
【００８４】つづいて図１８に示すように、レジスト膜
１１の全面にわたってエッチングを施す。エッチング
は、異方性のエッチャーを用いて行う。このとき、ゲー
ト電極６の開口端Ｔ２に、レジスト膜１１の側壁１２が
残留する。レジスト膜１１と側壁１２とを合わせた構成
部分の開口端Ｔ１は、開口端Ｔ２に対して側壁１２の厚
みに相当する距離をもって、前方に張り出している。
１１の全面にわたってエッチングを施す。エッチング
は、異方性のエッチャーを用いて行う。このとき、ゲー
ト電極６の開口端Ｔ２に、レジスト膜１１の側壁１２が
残留する。レジスト膜１１と側壁１２とを合わせた構成
部分の開口端Ｔ１は、開口端Ｔ２に対して側壁１２の厚
みに相当する距離をもって、前方に張り出している。
【００８５】つぎに、レジスト膜１１と側壁１２とをマ
スクとして、例えばホウ素イオンなどのｐ型不純物を、
半導体基体１の上主面に注入する。イオンの注入は周知
のイオン注入法を用いて行われる。これにより、開口端
Ｔ１を有する開口部ＷＤ１に相当するｎ- ベース領域１
ｂの部分に選択的に、ｐ型不純物が導入される。その
後、アニール処理を施すことにより、イオン注入によっ
て導入されたｐ型不純物を略等方的に拡散させる。すな
わち、ｐ型不純物が、ｎ- ベース領域１ｂの深部に向か
う方向およびｎ- ベース領域１ｂの上主面に沿った方向
のいずれにも拡散し、ｐ型半導体領域２がｎ- ベース領
域１ｂの中に形成される。したがって、ｐ型半導体領域
２は、開口端Ｔ１から、ゲート電極６の下方領域へ相当
の距離をもって侵入している（図１９）。
スクとして、例えばホウ素イオンなどのｐ型不純物を、
半導体基体１の上主面に注入する。イオンの注入は周知
のイオン注入法を用いて行われる。これにより、開口端
Ｔ１を有する開口部ＷＤ１に相当するｎ- ベース領域１
ｂの部分に選択的に、ｐ型不純物が導入される。その
後、アニール処理を施すことにより、イオン注入によっ
て導入されたｐ型不純物を略等方的に拡散させる。すな
わち、ｐ型不純物が、ｎ- ベース領域１ｂの深部に向か
う方向およびｎ- ベース領域１ｂの上主面に沿った方向
のいずれにも拡散し、ｐ型半導体領域２がｎ- ベース領
域１ｂの中に形成される。したがって、ｐ型半導体領域
２は、開口端Ｔ１から、ゲート電極６の下方領域へ相当
の距離をもって侵入している（図１９）。
【００８６】つぎに、側壁１２を除去する。更に、ｐ型
半導体領域２の中央部分にレジスト膜１０ａを形成す
る。つぎに、このレジスト膜１０ａとゲート電極６とを
マスクとしてシリコン熱酸化膜５ａをエッチングし、絶
縁層５を形成する。このとき、レジスト膜１０ａの下に
も、シリコン熱酸化膜５ａが絶縁層５ｂとして残留す
る。その後、レジスト膜１０ａおよびゲート電極６をマ
スクとして、例えばヒ素などのｎ型不純物イオンをｎ-
ベース領域１ｂの上主面に注入する（図２０）。
半導体領域２の中央部分にレジスト膜１０ａを形成す
る。つぎに、このレジスト膜１０ａとゲート電極６とを
マスクとしてシリコン熱酸化膜５ａをエッチングし、絶
縁層５を形成する。このとき、レジスト膜１０ａの下に
も、シリコン熱酸化膜５ａが絶縁層５ｂとして残留す
る。その後、レジスト膜１０ａおよびゲート電極６をマ
スクとして、例えばヒ素などのｎ型不純物イオンをｎ-
ベース領域１ｂの上主面に注入する（図２０）。
【００８７】つぎに、レジスト膜１０ａを除去し、アニ
ール処理を施すことにより、ｎ型不純物を拡散させる。
これにより、ｎ+ 型ソース領域３が形成される。ｎ+ 型
ソース領域３は、イオン注入時にレジスト膜１０ａによ
ってマスクされた結果、所定の中央エリアＣＡを隔てて
形成される。また、ｎ+ 型ソース領域３は、ゲート電極
６によってマスクされた結果、ｎ- ベース領域１ｂとの
間にチャネル形成領域ＣＨを隔てて形成される（図２
１）。その後、絶縁層５ｂを除去し、エミッタ電極７、
層間絶縁膜８、およびコレクタ電極９を形成することに
より、絶縁ゲート型半導体装置が出来上がる（図２）。
ール処理を施すことにより、ｎ型不純物を拡散させる。
これにより、ｎ+ 型ソース領域３が形成される。ｎ+ 型
ソース領域３は、イオン注入時にレジスト膜１０ａによ
ってマスクされた結果、所定の中央エリアＣＡを隔てて
形成される。また、ｎ+ 型ソース領域３は、ゲート電極
６によってマスクされた結果、ｎ- ベース領域１ｂとの
間にチャネル形成領域ＣＨを隔てて形成される（図２
１）。その後、絶縁層５ｂを除去し、エミッタ電極７、
層間絶縁膜８、およびコレクタ電極９を形成することに
より、絶縁ゲート型半導体装置が出来上がる（図２）。
【００８８】以上の工程において、ｎ+ 型ソース領域３
を形成する不純物とｐ型半導体領域２を形成する不純物
は、互いに位置ずれした開口端Ｔ１および開口端Ｔ２を
使って、それぞれ導入されている。開口端Ｔ２は、前述
の実施例と同様に、開口端Ｔ１よりもチャネル形成領域
ＣＨ側、すなわち前述の辺縁部分ＥＤに近い位置に設定
されている。このため、前述のようにｎ+ 型ソース領域
３におけるｐ型不純物の濃度が、チャネル形成領域ＣＨ
においては相対的に低く、ｎ+ 型ソース領域３の直下に
おいては相対的に高いＩＧＢＴが得られる。
を形成する不純物とｐ型半導体領域２を形成する不純物
は、互いに位置ずれした開口端Ｔ１および開口端Ｔ２を
使って、それぞれ導入されている。開口端Ｔ２は、前述
の実施例と同様に、開口端Ｔ１よりもチャネル形成領域
ＣＨ側、すなわち前述の辺縁部分ＥＤに近い位置に設定
されている。このため、前述のようにｎ+ 型ソース領域
３におけるｐ型不純物の濃度が、チャネル形成領域ＣＨ
においては相対的に低く、ｎ+ 型ソース領域３の直下に
おいては相対的に高いＩＧＢＴが得られる。
【００８９】側壁１２は、レジスト膜１１を異方エッチ
ングすることにより形成される。このため側壁１２の厚
さは、ゲート電極６上のレジスト膜１１の厚さに比例し
て再現性良く得ることができる。したがって、この実施
例の製造方法は、開口端Ｔ１と開口端Ｔ２との開口端の
ずれ量を、容易に再現性良く設定し得る利点を有してい
る。
ングすることにより形成される。このため側壁１２の厚
さは、ゲート電極６上のレジスト膜１１の厚さに比例し
て再現性良く得ることができる。したがって、この実施
例の製造方法は、開口端Ｔ１と開口端Ｔ２との開口端の
ずれ量を、容易に再現性良く設定し得る利点を有してい
る。
【００９０】また、開口端Ｔ１は、開口端Ｔ２を基準と
して２次的に形成されるものであり、開口端Ｔ１を形成
するために新たなマスク処理を必要としない。このた
め、この製造方法は前述の実施例と同様に、余分な工程
を必要としない上に、高精度のマスク合わせを必要とし
ないという利点を有している。
して２次的に形成されるものであり、開口端Ｔ１を形成
するために新たなマスク処理を必要としない。このた
め、この製造方法は前述の実施例と同様に、余分な工程
を必要としない上に、高精度のマスク合わせを必要とし
ないという利点を有している。
【００９１】＜４．実施例３の変形例＞ （１）実施例３の製造方法において、レジスト膜１１を
形成する代わりに、化学気相成長（ＣＶＤ）によって形
成されたＣＶＤ膜を用いてもよい。 （２）実施例３の製造方法において、レジスト膜１１を
形成する代わりに、スピン・オン・グラス膜（ＳＯＧ
膜）（スピン・オン・グラス層）を被覆して用いてもよ
い。被覆すべき面にゲート電極６などによる凹凸があっ
ても、ＳＯＧ膜を形成する際の流動性のために、効果的
な被覆が可能である。 （３）図２２に示すように、実施例３の製造方法におい
て、ゲート電極６にホウ素を入れる必要がない場合に
は、ホウ素を注入する工程でゲート電極６にホウ素が注
入されないように、ゲート電極６の表面に十分な厚さの
熱酸化膜１３を形成しておいてもよい。熱酸化膜１３の
代わりに、ＣＶＤ膜を使用してもよい。 （４）実施例３の製造方法において、図１５に示す工程
で形成されたレジスト膜１０は、図２３に示すように、
ホウ素イオンの注入を行うまで除去せずに残しておいて
もよい。これによって、ホウ素イオンを注入する工程
で、ゲート電極６へホウ素イオンが注入されることを防
止することができる。
形成する代わりに、化学気相成長（ＣＶＤ）によって形
成されたＣＶＤ膜を用いてもよい。 （２）実施例３の製造方法において、レジスト膜１１を
形成する代わりに、スピン・オン・グラス膜（ＳＯＧ
膜）（スピン・オン・グラス層）を被覆して用いてもよ
い。被覆すべき面にゲート電極６などによる凹凸があっ
ても、ＳＯＧ膜を形成する際の流動性のために、効果的
な被覆が可能である。 （３）図２２に示すように、実施例３の製造方法におい
て、ゲート電極６にホウ素を入れる必要がない場合に
は、ホウ素を注入する工程でゲート電極６にホウ素が注
入されないように、ゲート電極６の表面に十分な厚さの
熱酸化膜１３を形成しておいてもよい。熱酸化膜１３の
代わりに、ＣＶＤ膜を使用してもよい。 （４）実施例３の製造方法において、図１５に示す工程
で形成されたレジスト膜１０は、図２３に示すように、
ホウ素イオンの注入を行うまで除去せずに残しておいて
もよい。これによって、ホウ素イオンを注入する工程
で、ゲート電極６へホウ素イオンが注入されることを防
止することができる。
【００９２】＜５．実施例４＞図２に示したＩＧＢＴを
製造する第４の方法例について説明する。この製造方法
では、まず前述の図３に示した工程と同様の工程を実施
する。この工程で形成されるレジスト膜１０は、開口部
ＷＤ１を有している。
製造する第４の方法例について説明する。この製造方法
では、まず前述の図３に示した工程と同様の工程を実施
する。この工程で形成されるレジスト膜１０は、開口部
ＷＤ１を有している。
【００９３】つぎに、図２４に示すように、開口端Ｔ１
を有するレジスト膜１０をマスクとして、ポリシリコン
膜６ａを選択的にエッチングすることにより、同じく開
口端Ｔ１を有するポリシリコン膜６ａを形成する。その
後、これらのレジスト膜１０またはポリシリコン膜６ａ
をマスクとして、例えばホウ素イオンなどのｐ型不純物
を半導体基体１の上主面に注入する。イオンの注入は、
周知のイオン注入法を用いて行われる。これにより、開
口部ＷＤ１に相当するｎ- ベース領域１ｂの上主面部分
に、ｐ型不純物が選択的に導入される。
を有するレジスト膜１０をマスクとして、ポリシリコン
膜６ａを選択的にエッチングすることにより、同じく開
口端Ｔ１を有するポリシリコン膜６ａを形成する。その
後、これらのレジスト膜１０またはポリシリコン膜６ａ
をマスクとして、例えばホウ素イオンなどのｐ型不純物
を半導体基体１の上主面に注入する。イオンの注入は、
周知のイオン注入法を用いて行われる。これにより、開
口部ＷＤ１に相当するｎ- ベース領域１ｂの上主面部分
に、ｐ型不純物が選択的に導入される。
【００９４】つぎに、図２５に示すように、レジスト膜
１０を除去し、アニール処理を施すことにより、イオン
注入によって導入されたｐ型不純物を略等方的に拡散さ
せる。すなわち、ｐ型不純物が、ｎ- ベース領域１ｂの
深部に向かう方向およびｎ-ベース領域１ｂの上主面に
沿った方向のいずれにも拡散し、ｐ型半導体領域２がｎ
- ベース領域１ｂの中に形成される。したがって、ｐ型
半導体領域２は、レジスト膜１０の開口端（第１の開口
部の開口端）Ｔ１から、ポリシリコン膜６ａの下方領域
へ相当の距離をもって侵入している。
１０を除去し、アニール処理を施すことにより、イオン
注入によって導入されたｐ型不純物を略等方的に拡散さ
せる。すなわち、ｐ型不純物が、ｎ- ベース領域１ｂの
深部に向かう方向およびｎ-ベース領域１ｂの上主面に
沿った方向のいずれにも拡散し、ｐ型半導体領域２がｎ
- ベース領域１ｂの中に形成される。したがって、ｐ型
半導体領域２は、レジスト膜１０の開口端（第１の開口
部の開口端）Ｔ１から、ポリシリコン膜６ａの下方領域
へ相当の距離をもって侵入している。
【００９５】つぎに、図２６に示すように、ポリシリコ
ン膜６ａを表面から所定の深さだけ酸化させることによ
り、開口端Ｔ１よりも後退した開口端Ｔ２を有するゲー
ト電極６を形成する。ゲート電極６はポリシリコン膜６
ａと同一物質である。ゲート電極６の表面は、ポリシリ
コン膜６ａの酸化により形成された熱酸化膜２１によっ
て覆われている。
ン膜６ａを表面から所定の深さだけ酸化させることによ
り、開口端Ｔ１よりも後退した開口端Ｔ２を有するゲー
ト電極６を形成する。ゲート電極６はポリシリコン膜６
ａと同一物質である。ゲート電極６の表面は、ポリシリ
コン膜６ａの酸化により形成された熱酸化膜２１によっ
て覆われている。
【００９６】つづいて、ｐ型半導体領域２の中央部分に
レジスト膜（第２のレジスト層）１０ａを形成した後、
熱酸化膜２１を除去する。このとき、ゲート電極６およ
び、レジスト膜１０ａの直下を除いて、シリコン熱酸化
膜５ａも除去される。ゲート電極６の下には、シリコン
熱酸化膜５ａがゲート電極６として残留する。また、レ
ジスト膜１０ａの下にも、シリコン熱酸化膜５ａは絶縁
層５ｂとして残留する。なお、絶縁層５ｂの中には、シ
リコン熱酸化膜５ａだけでなく、レジスト膜１１も含ま
れる。その後、レジスト膜１０ａおよびゲート電極６を
マスクとして、例えばヒ素などのｎ型不純物イオンをｎ
- ベース領域１ｂの上主面に注入する（図２７）。
レジスト膜（第２のレジスト層）１０ａを形成した後、
熱酸化膜２１を除去する。このとき、ゲート電極６およ
び、レジスト膜１０ａの直下を除いて、シリコン熱酸化
膜５ａも除去される。ゲート電極６の下には、シリコン
熱酸化膜５ａがゲート電極６として残留する。また、レ
ジスト膜１０ａの下にも、シリコン熱酸化膜５ａは絶縁
層５ｂとして残留する。なお、絶縁層５ｂの中には、シ
リコン熱酸化膜５ａだけでなく、レジスト膜１１も含ま
れる。その後、レジスト膜１０ａおよびゲート電極６を
マスクとして、例えばヒ素などのｎ型不純物イオンをｎ
- ベース領域１ｂの上主面に注入する（図２７）。
【００９７】つぎに、レジスト膜１０ａを除去し、アニ
ール処理を施すことにより、ｎ型不純物を拡散させる。
これにより、ｎ+ 型ソース領域３が形成される。ｎ+ 型
ソース領域３は、イオン注入時にレジスト膜１０ａによ
ってマスクされた結果、所定の中央エリアＣＡを隔てて
形成される。また、ｎ+ 型ソース領域３は、ゲート電極
６によってマスクされた結果、ｎ- ベース領域１ｂとの
間にチャネル形成領域ＣＨを隔てて形成される（図２
８）。その後、絶縁層５ｂを除去し、エミッタ電極７、
層間絶縁膜８およびコレクタ電極９を形成することによ
り、絶縁ゲート型半導体装置が出来上がる（図２）。
ール処理を施すことにより、ｎ型不純物を拡散させる。
これにより、ｎ+ 型ソース領域３が形成される。ｎ+ 型
ソース領域３は、イオン注入時にレジスト膜１０ａによ
ってマスクされた結果、所定の中央エリアＣＡを隔てて
形成される。また、ｎ+ 型ソース領域３は、ゲート電極
６によってマスクされた結果、ｎ- ベース領域１ｂとの
間にチャネル形成領域ＣＨを隔てて形成される（図２
８）。その後、絶縁層５ｂを除去し、エミッタ電極７、
層間絶縁膜８およびコレクタ電極９を形成することによ
り、絶縁ゲート型半導体装置が出来上がる（図２）。
【００９８】＜６．実施例５＞図２に示したＩＧＢＴを
製造する第５の方法例について説明する。この製造方法
では、まず図２９に示すように、半導体基体１を準備
し、半導体基体１の上主面の上にシリコン熱酸化膜５ａ
を形成し、更にその上にポリシリコン膜６ａを形成す
る。更にポリシリコン膜６ａの上面を酸化させることに
よって、ポリシリコン膜６ａの上に、酸化膜（化合物
膜）２２ａを形成する。更に、酸化膜２２ａの上には、
所定のパターンを有するレジスト膜１０を写真製版法に
より形成する。レジスト膜１０は開口部ＷＤ１を有して
いる。
製造する第５の方法例について説明する。この製造方法
では、まず図２９に示すように、半導体基体１を準備
し、半導体基体１の上主面の上にシリコン熱酸化膜５ａ
を形成し、更にその上にポリシリコン膜６ａを形成す
る。更にポリシリコン膜６ａの上面を酸化させることに
よって、ポリシリコン膜６ａの上に、酸化膜（化合物
膜）２２ａを形成する。更に、酸化膜２２ａの上には、
所定のパターンを有するレジスト膜１０を写真製版法に
より形成する。レジスト膜１０は開口部ＷＤ１を有して
いる。
【００９９】つぎに、図３０に示すように、レジスト膜
１０をマスクとして酸化膜２２ａを選択的にエッチング
する。エッチングの進度を適正に制御することにより、
レジスト膜１０の開口部ＷＤ１に相当する部分を選択的
に除去するだけでなく、開口端Ｔ１から一定距離をもっ
て後退した位置まで酸化膜２２ａを除去する。酸化膜２
２ａに、このサイドエッチングを施すことにより、開口
端Ｔ２を有する酸化膜２２が形成される。開口端Ｔ２は
開口端Ｔ１よりも、所定の距離をもって後退して位置す
る。
１０をマスクとして酸化膜２２ａを選択的にエッチング
する。エッチングの進度を適正に制御することにより、
レジスト膜１０の開口部ＷＤ１に相当する部分を選択的
に除去するだけでなく、開口端Ｔ１から一定距離をもっ
て後退した位置まで酸化膜２２ａを除去する。酸化膜２
２ａに、このサイドエッチングを施すことにより、開口
端Ｔ２を有する酸化膜２２が形成される。開口端Ｔ２は
開口端Ｔ１よりも、所定の距離をもって後退して位置す
る。
【０１００】その後、図３１に示すように、酸化膜２２
をマスクとして、ポリシリコン膜６ａにエッチングを施
すことにより、開口端Ｔ２を有するゲート電極６を得
る。その後、レジスト膜１０をマスクとして、例えばホ
ウ素イオンなどのｐ型不純物を半導体基体１の上主面に
注入する。イオンの注入は周知のイオン注入法を用いて
行われる。これにより、開口部ＷＤ１に相当するｎ- ベ
ース領域１ｂの部分に選択的に、ｐ型不純物が導入され
る。
をマスクとして、ポリシリコン膜６ａにエッチングを施
すことにより、開口端Ｔ２を有するゲート電極６を得
る。その後、レジスト膜１０をマスクとして、例えばホ
ウ素イオンなどのｐ型不純物を半導体基体１の上主面に
注入する。イオンの注入は周知のイオン注入法を用いて
行われる。これにより、開口部ＷＤ１に相当するｎ- ベ
ース領域１ｂの部分に選択的に、ｐ型不純物が導入され
る。
【０１０１】つぎに、図３２に示すように、レジスト膜
１０を除去し、アニール処理を施すことにより、イオン
注入によって導入されたｐ型不純物を略等方的に拡散さ
せる。すなわち、ｐ型不純物が、ｎ- ベース領域１ｂの
深部に向かう方向およびｎ-ベース領域１ｂの上主面に
沿った方向のいずれにも拡散し、ｐ型半導体領域２がｎ
- ベース領域１ｂの中に形成される。したがって、ｐ型
半導体領域２は、レジスト膜１０の開口端Ｔ１から、ゲ
ート電極６の下方領域へ相当の距離をもって侵入してい
る。
１０を除去し、アニール処理を施すことにより、イオン
注入によって導入されたｐ型不純物を略等方的に拡散さ
せる。すなわち、ｐ型不純物が、ｎ- ベース領域１ｂの
深部に向かう方向およびｎ-ベース領域１ｂの上主面に
沿った方向のいずれにも拡散し、ｐ型半導体領域２がｎ
- ベース領域１ｂの中に形成される。したがって、ｐ型
半導体領域２は、レジスト膜１０の開口端Ｔ１から、ゲ
ート電極６の下方領域へ相当の距離をもって侵入してい
る。
【０１０２】つづいて、図３３に示すように、ｐ型半導
体領域２の中央部分にレジスト膜１０ａを形成する。そ
の後、レジスト膜１０ａとゲート電極６とをマスクとし
て、熱酸化膜２１を選択的に除去する。このとき、酸化
膜２２も同時に除去される。ゲート電極６の下には、シ
リコン熱酸化膜５ａがゲート電極６として残留する。ま
た、レジスト膜１０ａの下にも、シリコン熱酸化膜５ａ
は絶縁層５ｂとして残留する。つぎに、レジスト膜１０
ａおよびゲート電極６をマスクとして、例えばヒ素など
のｎ型不純物イオンをｎ- ベース領域１ｂの上主面に注
入する（図３３）。
体領域２の中央部分にレジスト膜１０ａを形成する。そ
の後、レジスト膜１０ａとゲート電極６とをマスクとし
て、熱酸化膜２１を選択的に除去する。このとき、酸化
膜２２も同時に除去される。ゲート電極６の下には、シ
リコン熱酸化膜５ａがゲート電極６として残留する。ま
た、レジスト膜１０ａの下にも、シリコン熱酸化膜５ａ
は絶縁層５ｂとして残留する。つぎに、レジスト膜１０
ａおよびゲート電極６をマスクとして、例えばヒ素など
のｎ型不純物イオンをｎ- ベース領域１ｂの上主面に注
入する（図３３）。
【０１０３】つぎに、レジスト膜１０ａを除去し、アニ
ール処理を施すことにより、ｎ型不純物を拡散させる。
これにより、ｎ+ 型ソース領域３が形成される。ｎ+ 型
ソース領域３は、イオン注入時にレジスト膜１０ａによ
ってマスクされた結果、所定の中央エリアＣＡを隔てて
形成される。また、ｎ+ 型ソース領域３は、ゲート電極
６によってマスクされた結果、ｎ- ベース領域１ｂとの
間にチャネル形成領域ＣＨを隔てて形成される（図３
４）。その後、絶縁層５ｂを除去し、エミッタ電極７、
層間絶縁膜８およびコレクタ電極９を形成することによ
り、絶縁ゲート型半導体装置が出来上がる（図２）。
ール処理を施すことにより、ｎ型不純物を拡散させる。
これにより、ｎ+ 型ソース領域３が形成される。ｎ+ 型
ソース領域３は、イオン注入時にレジスト膜１０ａによ
ってマスクされた結果、所定の中央エリアＣＡを隔てて
形成される。また、ｎ+ 型ソース領域３は、ゲート電極
６によってマスクされた結果、ｎ- ベース領域１ｂとの
間にチャネル形成領域ＣＨを隔てて形成される（図３
４）。その後、絶縁層５ｂを除去し、エミッタ電極７、
層間絶縁膜８およびコレクタ電極９を形成することによ
り、絶縁ゲート型半導体装置が出来上がる（図２）。
【０１０４】なお、図２９に示した工程において、酸化
膜２２ａの代わりに窒化膜を形成してもよい。
膜２２ａの代わりに窒化膜を形成してもよい。
【０１０５】＜７．その他の変形例＞ （１）この発明は、従来公知のｐ型拡散層を２回に形成
する方法、すなわちチャネル形成用の低不純物濃度のｐ
型拡散層と、シート抵抗を低減するための高不純物濃度
のｐ+ 型拡散層との２層を、個別に形成する方法を排除
するものではない。すなわち、オーミックコンタクトを
更に良くするために、ｐ+ 型拡散層を設けてもよい。
（２）上述の実施例では、ｎチャネル型ＩＧＢＴを例と
して説明したが、この発明は、ｐチャネル型ＩＧＢＴに
ついても実施可能である。ｐチャネル型ＩＧＢＴは、上
述のｎチャネル型ＩＧＢＴを構成する各半導体層におけ
るｎ型、ｐ型の２種類の導電形式を、互いに入れ換えた
構造を有する。 （３）この発明は、ＩＧＢＴに限定することなく絶縁ゲ
ート型半導体装置一般（例えば、パワーＭＯＳＦＥＴ、
ＥＳＴ、ＭＣＴなど）に実施が可能である。
する方法、すなわちチャネル形成用の低不純物濃度のｐ
型拡散層と、シート抵抗を低減するための高不純物濃度
のｐ+ 型拡散層との２層を、個別に形成する方法を排除
するものではない。すなわち、オーミックコンタクトを
更に良くするために、ｐ+ 型拡散層を設けてもよい。
（２）上述の実施例では、ｎチャネル型ＩＧＢＴを例と
して説明したが、この発明は、ｐチャネル型ＩＧＢＴに
ついても実施可能である。ｐチャネル型ＩＧＢＴは、上
述のｎチャネル型ＩＧＢＴを構成する各半導体層におけ
るｎ型、ｐ型の２種類の導電形式を、互いに入れ換えた
構造を有する。 （３）この発明は、ＩＧＢＴに限定することなく絶縁ゲ
ート型半導体装置一般（例えば、パワーＭＯＳＦＥＴ、
ＥＳＴ、ＭＣＴなど）に実施が可能である。
【０１０６】
＜請求項１に記載の発明の効果＞この発明の絶縁ゲート
型半導体装置では、第３の半導体領域を形成する不純物
を導入する開口部の開口端は、第２の半導体領域を形成
する不純物を導入する開口部の開口端よりも、チャネル
形成領域側に所定の距離をもって後退した位置に設定さ
れる。したがって、第２の半導体領域における不純物の
濃度は、チャネル形成領域においては相対的に低く、第
３の半導体領域の直下においては相対的に高い。このた
め、この発明の半導体装置は、ゲート閾電圧Ｖthを高く
することなく、ラッチアップ耐量を改善する効果を奏す
る。しかも、第２の半導体領域は、１回のマスク工程お
よび拡散工程によって形成されるので、高精度のマスク
合わせを必要とせず、また新たなマスク合わせおよび拡
散工程を必要としないという効果がある。また、第３の
半導体領域の直下のほぼ全面にわたって、ｐ型半導体領
域２における第２導電形式の不純物濃度は相対的に高い
ので、第３の半導体領域の直下のほぼ全面にわたって、
シート抵抗を低く抑えることができる。すなわちラッチ
アップ耐量が、より効果的に改善される効果がある。
型半導体装置では、第３の半導体領域を形成する不純物
を導入する開口部の開口端は、第２の半導体領域を形成
する不純物を導入する開口部の開口端よりも、チャネル
形成領域側に所定の距離をもって後退した位置に設定さ
れる。したがって、第２の半導体領域における不純物の
濃度は、チャネル形成領域においては相対的に低く、第
３の半導体領域の直下においては相対的に高い。このた
め、この発明の半導体装置は、ゲート閾電圧Ｖthを高く
することなく、ラッチアップ耐量を改善する効果を奏す
る。しかも、第２の半導体領域は、１回のマスク工程お
よび拡散工程によって形成されるので、高精度のマスク
合わせを必要とせず、また新たなマスク合わせおよび拡
散工程を必要としないという効果がある。また、第３の
半導体領域の直下のほぼ全面にわたって、ｐ型半導体領
域２における第２導電形式の不純物濃度は相対的に高い
ので、第３の半導体領域の直下のほぼ全面にわたって、
シート抵抗を低く抑えることができる。すなわちラッチ
アップ耐量が、より効果的に改善される効果がある。
【０１０７】＜請求項２記載の発明の効果＞この発明に
おける絶縁ゲート型半導体装置は、第２の開口部の開口
端から第２の半導体領域の辺縁部分の位置までの距離
と、第２の半導体領域の前記第１の前記半導体基体の上
主面からの深さとの比率が最適化されているので、十分
な耐電圧特性とともに、実用上十分なラッチアップ耐量
を実現し得る効果がある。
おける絶縁ゲート型半導体装置は、第２の開口部の開口
端から第２の半導体領域の辺縁部分の位置までの距離
と、第２の半導体領域の前記第１の前記半導体基体の上
主面からの深さとの比率が最適化されているので、十分
な耐電圧特性とともに、実用上十分なラッチアップ耐量
を実現し得る効果がある。
【０１０８】＜請求項３に記載の発明の効果＞この発明
の絶縁ゲート型半導体装置の製造方法では、第１のレジ
スト層をマスクとして導電体層を選択的に除去すること
により制御電極層を形成する。その際に、制御電極層の
開口端が第１のレジスト層の開口部の開口端よりも、所
定の幅をもって後退するように制御電極層を形成する。
第２の半導体領域を形成する不純物は第１のレジスト層
をマスクとして導入し、一方第３の半導体領域を形成す
る不純物は制御電極層をマスクの１つとして導入する。
このため、第２の半導体領域中における不純物の濃度
が、チャネル形成領域においては相対的に低く、第３の
半導体領域の直下においては相対的に高い半導体装置が
得られる効果がある。しかも、不純物を導入するこれら
の開口部は、導電体層の除去処理を制御することによ
り、１方の開口部から他方の開口部を２次的に形成する
ものであって、新たなマスク処理を必要としない。この
ため、この製造方法では、高精度のマスク合わせを必要
としないという効果がある。
の絶縁ゲート型半導体装置の製造方法では、第１のレジ
スト層をマスクとして導電体層を選択的に除去すること
により制御電極層を形成する。その際に、制御電極層の
開口端が第１のレジスト層の開口部の開口端よりも、所
定の幅をもって後退するように制御電極層を形成する。
第２の半導体領域を形成する不純物は第１のレジスト層
をマスクとして導入し、一方第３の半導体領域を形成す
る不純物は制御電極層をマスクの１つとして導入する。
このため、第２の半導体領域中における不純物の濃度
が、チャネル形成領域においては相対的に低く、第３の
半導体領域の直下においては相対的に高い半導体装置が
得られる効果がある。しかも、不純物を導入するこれら
の開口部は、導電体層の除去処理を制御することによ
り、１方の開口部から他方の開口部を２次的に形成する
ものであって、新たなマスク処理を必要としない。この
ため、この製造方法では、高精度のマスク合わせを必要
としないという効果がある。
【０１０９】＜請求項４に記載の発明の効果＞この発明
の絶縁ゲート型半導体装置の製造方法では、第１のレジ
スト層をマスクとして導電体層を選択的に除去すること
により制御電極層を形成する。更に、制御電極層をマス
クの１つとして酸化膜を選択的に除去する。その際に、
酸化膜の開口端が制御電極層の開口端よりも、所定の幅
をもって後退するように酸化膜を形成する。第２の半導
体層を形成する不純物は、第１のレジスト層をマスクと
して導入し、第３の半導体層を形成する不純物は、酸化
膜をマスクとして導入する。このため、第２の半導体領
域中における不純物の濃度が、チャネル形成領域におい
ては相対的に低く、第３の半導体領域の直下においては
相対的に高い半導体装置が得られる効果がある。しかも
これらの開口部は、酸化膜の除去処理を制御することに
より、１方の開口部から他方の開口部を２次的に形成す
るものであって、新たなマスク処理を必要としない。こ
のため、この製造方法では、高精度のマスク合わせを必
要としないという効果がある。
の絶縁ゲート型半導体装置の製造方法では、第１のレジ
スト層をマスクとして導電体層を選択的に除去すること
により制御電極層を形成する。更に、制御電極層をマス
クの１つとして酸化膜を選択的に除去する。その際に、
酸化膜の開口端が制御電極層の開口端よりも、所定の幅
をもって後退するように酸化膜を形成する。第２の半導
体層を形成する不純物は、第１のレジスト層をマスクと
して導入し、第３の半導体層を形成する不純物は、酸化
膜をマスクとして導入する。このため、第２の半導体領
域中における不純物の濃度が、チャネル形成領域におい
ては相対的に低く、第３の半導体領域の直下においては
相対的に高い半導体装置が得られる効果がある。しかも
これらの開口部は、酸化膜の除去処理を制御することに
より、１方の開口部から他方の開口部を２次的に形成す
るものであって、新たなマスク処理を必要としない。こ
のため、この製造方法では、高精度のマスク合わせを必
要としないという効果がある。
【０１１０】＜請求項５に記載の発明の効果＞この発明
の絶縁ゲート型半導体装置の製造方法では、制御電極の
開口端に所定の厚みを有する側壁を設ける。後に、この
側壁を除去する。第２の半導体層を形成する不純物は、
側壁を有する制御電極をマスクとして導入し、第３の半
導体層を形成する不純物は、側壁を除去した後の制御電
極をマスクとして導入する。このため、第２の半導体領
域中における不純物の濃度が、チャネル形成領域におい
ては相対的に低く、第３の半導体領域の直下においては
相対的に高い半導体装置が得られる効果がある。しかも
不純物を導入するこれらの開口部は、側壁の付加処理を
制御することにより、１方の開口部から他方の開口部を
２次的に形成するものであって、新たなマスク処理を必
要としない。このため、この製造方法では、高精度のマ
スク合わせを必要としないという効果がある。
の絶縁ゲート型半導体装置の製造方法では、制御電極の
開口端に所定の厚みを有する側壁を設ける。後に、この
側壁を除去する。第２の半導体層を形成する不純物は、
側壁を有する制御電極をマスクとして導入し、第３の半
導体層を形成する不純物は、側壁を除去した後の制御電
極をマスクとして導入する。このため、第２の半導体領
域中における不純物の濃度が、チャネル形成領域におい
ては相対的に低く、第３の半導体領域の直下においては
相対的に高い半導体装置が得られる効果がある。しかも
不純物を導入するこれらの開口部は、側壁の付加処理を
制御することにより、１方の開口部から他方の開口部を
２次的に形成するものであって、新たなマスク処理を必
要としない。このため、この製造方法では、高精度のマ
スク合わせを必要としないという効果がある。
【０１１１】＜請求項６に記載の発明の効果＞この発明
の絶縁ゲート型半導体装置の製造方法では、側壁を形成
するのに、制御電極層および酸化膜の上に被覆層を一旦
形成し、その後に側壁部分が残るように被覆層を除去す
る。このため、この発明の製造方法では、側壁を容易に
形成することができる効果がある。
の絶縁ゲート型半導体装置の製造方法では、側壁を形成
するのに、制御電極層および酸化膜の上に被覆層を一旦
形成し、その後に側壁部分が残るように被覆層を除去す
る。このため、この発明の製造方法では、側壁を容易に
形成することができる効果がある。
【０１１２】＜請求項７に記載の発明の効果＞この発明
の絶縁ゲート型半導体装置の製造方法では、被覆層がレ
ジスト層であるので、特に容易に側壁を形成することが
できる効果がある。
の絶縁ゲート型半導体装置の製造方法では、被覆層がレ
ジスト層であるので、特に容易に側壁を形成することが
できる効果がある。
【０１１３】＜請求項８に記載の発明の効果＞この発明
の絶縁ゲート型半導体装置の製造方法では、被覆層が化
学気相成長により形成される酸化膜であるので、特に精
度良く側壁を形成することができるとともに、不純物を
導入する際のマスクとして特に有効に機能する効果があ
る。
の絶縁ゲート型半導体装置の製造方法では、被覆層が化
学気相成長により形成される酸化膜であるので、特に精
度良く側壁を形成することができるとともに、不純物を
導入する際のマスクとして特に有効に機能する効果があ
る。
【０１１４】＜請求項９に記載の発明の効果＞この発明
の絶縁ゲート型半導体装置の製造方法では、被覆層がス
ピン・オン・グラス層であるので、被覆すべき面に制御
電極層などによる凹凸があっても、有効に被覆できる効
果がある。
の絶縁ゲート型半導体装置の製造方法では、被覆層がス
ピン・オン・グラス層であるので、被覆すべき面に制御
電極層などによる凹凸があっても、有効に被覆できる効
果がある。
【０１１５】＜請求項１０記載の発明の効果＞この発明
における絶縁ゲート型半導体装置の製造方法では、導電
体層の上面に遮蔽膜が形成されるので、制御電極層をマ
スクとして第２導電形式の不純物を選択的に導入する過
程で、制御電極層への不必要な不純物の導入を防止し得
る効果がある。
における絶縁ゲート型半導体装置の製造方法では、導電
体層の上面に遮蔽膜が形成されるので、制御電極層をマ
スクとして第２導電形式の不純物を選択的に導入する過
程で、制御電極層への不必要な不純物の導入を防止し得
る効果がある。
【０１１６】＜請求項１１記載の発明の効果＞この発明
における絶縁ゲート型半導体装置の製造方法では、制御
電極層の上に第１のレジスト層が形成されたままで、第
２導電形式の不純物が導入されるので、制御電極層への
不必要な不純物の導入を防止し得る効果がある。
における絶縁ゲート型半導体装置の製造方法では、制御
電極層の上に第１のレジスト層が形成されたままで、第
２導電形式の不純物が導入されるので、制御電極層への
不必要な不純物の導入を防止し得る効果がある。
【０１１７】＜請求項１２記載の発明の効果＞この発明
における絶縁ゲート型半導体装置の製造方法では、第２
の半導体領域を形成する不純物と、第３の半導体領域を
形成する不純物を導入する開口部が、第１のレジスト層
と、導電体の表面を酸化させることによって開口端が後
退した制御電極層とによって、それぞれ規定される。こ
のためこの製造方法は、この発明の絶縁ゲート型半導体
装置を製造し得る効果を奏するのみならず、導電体の酸
化処理を制御することにより、１方の開口部から他方の
開口部を２次的に形成するものであって、新たなマスク
処理を必要としないので、高精度のマスク合わせを要し
ないという効果を奏する。しかも、数十ｎｍ程度の精度
をもって２つの開口部の相対位置を調整し得るという効
果を奏する。
における絶縁ゲート型半導体装置の製造方法では、第２
の半導体領域を形成する不純物と、第３の半導体領域を
形成する不純物を導入する開口部が、第１のレジスト層
と、導電体の表面を酸化させることによって開口端が後
退した制御電極層とによって、それぞれ規定される。こ
のためこの製造方法は、この発明の絶縁ゲート型半導体
装置を製造し得る効果を奏するのみならず、導電体の酸
化処理を制御することにより、１方の開口部から他方の
開口部を２次的に形成するものであって、新たなマスク
処理を必要としないので、高精度のマスク合わせを要し
ないという効果を奏する。しかも、数十ｎｍ程度の精度
をもって２つの開口部の相対位置を調整し得るという効
果を奏する。
【０１１８】＜請求項１３記載の発明の効果＞この発明
における絶縁ゲート型半導体装置の製造方法では、導電
体層の上に形成された化合物膜を、開口端が第１のレジ
スト層の開口端よりも後退するように、第１のレジスト
層をマスクとして選択的に除去する。第２導電形式の不
純物は第１のレジスト層をマスクとして導入され、他方
の第１導電形式の不純物は化合物膜から形成された制御
電極層をマスクとして導入される。このためこの製造方
法は、この発明の絶縁ゲート型半導体装置を製造し得る
効果を奏するのみならず、化合物膜の除去処理を制御す
ることにより、１方の開口部から他方の開口部を２次的
に形成するものであって、新たなマスク処理を必要とし
ないので、高精度のマスク合わせを要しないという効果
を奏する。
における絶縁ゲート型半導体装置の製造方法では、導電
体層の上に形成された化合物膜を、開口端が第１のレジ
スト層の開口端よりも後退するように、第１のレジスト
層をマスクとして選択的に除去する。第２導電形式の不
純物は第１のレジスト層をマスクとして導入され、他方
の第１導電形式の不純物は化合物膜から形成された制御
電極層をマスクとして導入される。このためこの製造方
法は、この発明の絶縁ゲート型半導体装置を製造し得る
効果を奏するのみならず、化合物膜の除去処理を制御す
ることにより、１方の開口部から他方の開口部を２次的
に形成するものであって、新たなマスク処理を必要とし
ないので、高精度のマスク合わせを要しないという効果
を奏する。
【図１】この発明の実施例におけるＩＧＢＴの部分拡大
断面図である。
断面図である。
【図２】この発明の実施例におけるＩＧＢＴの構造を示
す断面図である。
す断面図である。
【図３】この発明の第１の実施例における製造工程図で
ある。
ある。
【図４】この発明の第１の実施例における製造工程図で
ある。
ある。
【図５】この発明の第１の実施例における製造工程図で
ある。
ある。
【図６】この発明の第１の実施例における製造工程図で
ある。
ある。
【図７】この発明の第１の実施例における製造工程図で
ある。
ある。
【図８】実証試験の対象としたＩＧＢＴの各部の寸法を
示す断面図である。
示す断面図である。
【図９】実証試験の結果を示すグラフである。
【図１０】この発明の実施例におけるＩＧＢＴの各部の
寸法に関する記号を示す説明図である。
寸法に関する記号を示す説明図である。
【図１１】この発明の実施例におけるＩＧＢＴに関する
測定結果を示すグラフである。
測定結果を示すグラフである。
【図１２】この発明の実施例におけるＩＧＢＴに関する
測定結果を示すグラフである。
測定結果を示すグラフである。
【図１３】この発明の第２の実施例における製造工程図
である。
である。
【図１４】この発明の第２の実施例における製造工程図
である。
である。
【図１５】この発明の第３の実施例における製造工程図
である。
である。
【図１６】この発明の第３の実施例における製造工程図
である。
である。
【図１７】この発明の第３の実施例における製造工程図
である。
である。
【図１８】この発明の第３の実施例における製造工程図
である。
である。
【図１９】この発明の第３の実施例における製造工程図
である。
である。
【図２０】この発明の第３の実施例における製造工程図
である。
である。
【図２１】この発明の第３の実施例における製造工程図
である。
である。
【図２２】この発明の変形例における製造工程図であ
る。
る。
【図２３】この発明のもう一つの変形例における製造工
程図である。
程図である。
【図２４】この発明の第４の実施例における製造工程図
である。
である。
【図２５】この発明の第４の実施例における製造工程図
である。
である。
【図２６】この発明の第４の実施例における製造工程図
である。
である。
【図２７】この発明の第４の実施例における製造工程図
である。
である。
【図２８】この発明の第４の実施例における製造工程図
である。
である。
【図２９】この発明の第５の実施例における製造工程図
である。
である。
【図３０】この発明の第５の実施例における製造工程図
である。
である。
【図３１】この発明の第５の実施例における製造工程図
である。
である。
【図３２】この発明の第５の実施例における製造工程図
である。
である。
【図３３】この発明の第５の実施例における製造工程図
である。
である。
【図３４】この発明の第５の実施例における製造工程図
である。
である。
【図３５】従来のｎチャネル型ＩＧＢＴの構造を示す断
面図である。
面図である。
【図３６】従来のＩＧＢＴの製造工程図である。
【図３７】従来のＩＧＢＴの製造工程図である。
【図３８】従来のＩＧＢＴの製造工程図である。
【図３９】従来のＩＧＢＴの製造工程図である。
【図４０】従来のＩＧＢＴの製造工程図である。
【図４１】従来のＩＧＢＴにおける２つの領域の形状を
模式的に示した正面断面図である。
模式的に示した正面断面図である。
１ 半導体基体 １ｂ ｎ- ベース領域（第１の半導体領域） ２ ｐ型半導体領域（第２の半導体領域） ２ａ〜２ｄ 等濃度面 ３ ｎ+ 型ソース領域（第３の半導体領域） ５ 絶縁層 ５ａ シリコン熱酸化膜（酸化膜） ５ｂ 絶縁層 ６ ゲート電極（制御電極層） ６ａ ポリシリコン膜（導電体層） ７ エミッタ電極（第１の主電極層） ９ コレクタ電極（第２の主電極層） １０ レジスト膜（第１のレジスト層） １０ａ レジスト膜（第２のレジスト層） １１ レジスト膜 １２ 側壁 ２１ 熱酸化膜（酸化層） ２２ａ 酸化膜（化合物膜） ＣＨ チャネル形成領域 ＣＡ 中央エリア ＷＤ１ 開口部（第１の開口部） ＷＤ２ 開口部（第２の開口部） Ｔ１ 開口端（第１の開口部の開口端） Ｔ２ 開口端（第２の開口部の開口端） ＥＤ 辺縁部分
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正内容】
【００８５】つぎに、レジスト膜１１と側壁１２とをマ
スクとして、例えばホウ素イオンなどのｐ型不純物を、
半導体基体１の上主面に注入する。イオンの注入は周知
のイオン注入法を用いて行われる。これにより、開口端
Ｔ１を有する開口部ＷＤ１に相当するｎ- ベース領域１
ｂの部分に選択的に、ｐ型不純物が導入される。つぎ
に、側壁１２を除去する。その後、アニール処理を施す
ことにより、イオン注入によって導入されたｐ型不純物
を略等方的に拡散させる。すなわち、ｐ型不純物が、ｎ
- ベース領域１ｂの深部に向かう方向およびｎ- ベース
領域１ｂの上主面に沿った方向のいずれにも拡散し、ｐ
型半導体領域２がｎ- ベース領域１ｂの中に形成され
る。したがって、ｐ型半導体領域２は、開口端Ｔ１か
ら、ゲート電極６の下方領域へ相当の距離をもって侵入
している（図１９）。
スクとして、例えばホウ素イオンなどのｐ型不純物を、
半導体基体１の上主面に注入する。イオンの注入は周知
のイオン注入法を用いて行われる。これにより、開口端
Ｔ１を有する開口部ＷＤ１に相当するｎ- ベース領域１
ｂの部分に選択的に、ｐ型不純物が導入される。つぎ
に、側壁１２を除去する。その後、アニール処理を施す
ことにより、イオン注入によって導入されたｐ型不純物
を略等方的に拡散させる。すなわち、ｐ型不純物が、ｎ
- ベース領域１ｂの深部に向かう方向およびｎ- ベース
領域１ｂの上主面に沿った方向のいずれにも拡散し、ｐ
型半導体領域２がｎ- ベース領域１ｂの中に形成され
る。したがって、ｐ型半導体領域２は、開口端Ｔ１か
ら、ゲート電極６の下方領域へ相当の距離をもって侵入
している（図１９）。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正内容】
【００８６】更に、ｐ型半導体領域２の中央部分にレジ
スト膜１０ａを形成する。つぎに、このレジスト膜１０
ａとゲート電極６とをマスクとしてシリコン熱酸化膜５
ａをエッチングし、絶縁層５を形成する。このとき、レ
ジスト膜１０ａの下にも、シリコン熱酸化膜５ａが絶縁
層５ｂとして残留する。その後、レジスト膜１０ａおよ
びゲート電極６をマスクとして、例えばヒ素などのｎ型
不純物イオンをｎ- ベース領域１ｂの上主面に注入する
（図２０）。
スト膜１０ａを形成する。つぎに、このレジスト膜１０
ａとゲート電極６とをマスクとしてシリコン熱酸化膜５
ａをエッチングし、絶縁層５を形成する。このとき、レ
ジスト膜１０ａの下にも、シリコン熱酸化膜５ａが絶縁
層５ｂとして残留する。その後、レジスト膜１０ａおよ
びゲート電極６をマスクとして、例えばヒ素などのｎ型
不純物イオンをｎ- ベース領域１ｂの上主面に注入する
（図２０）。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢野 光洋 福岡市西区今宿東一丁目１番１号 三菱電 機株式会社福岡製作所内 (72)発明者 宗野 英俊 福岡市西区今宿東一丁目１番１号 福菱セ ミコンエンジニアリング株式会社内 (72)発明者 吉田 英二 福岡市西区今宿東一丁目１番１号 福菱セ ミコンエンジニアリング株式会社内
Claims (13)
- 【請求項１】 下記の（ａ）〜（ｅ）を備える絶縁ゲー
ト型半導体装置。 （ａ）下記の（ａ−１）〜（ａ−３）を備える半導体基
体： （ａ−１）前記半導体基体の上主面に露出する、第１導
電形式の第１の半導体領域； （ａ−２）前記第１の半導体領域の上面部分に選択的に
形成され、前記半導体基体の前記上主面に選択的に露出
するとともに、前記半導体基体の上主面上の所定の第１
の開口部から第２導電形式の不純物を導入し、拡散する
ことによって形成された第２導電形式の第２の半導体領
域； （ａ−３）第１導電形式の第３の半導体領域；ただし、
当該第３の半導体領域は、前記第２の半導体領域の上面
部分に所定の中央エリアを隔てて選択的に形成されると
ともに前記第２の半導体領域の露出面の辺縁部分から所
定のチャネル形成領域を隔てて、当該第２の半導体領域
の内側に形成されており、また前記第３の半導体領域
は、前記半導体基体の上主面上に露出するとともに、前
記半導体基体の上主面上の所定の第２の開口部から第１
導電形式の不純物を導入することによって形成され、前
記チャネル形成領域と当該第３の半導体領域との接合面
の位置を規定する前記第２の開口部の開口端は、前記第
２の半導体領域の前記辺縁部分の位置を規定する第１の
開口部の開口端よりも前記チャネル形成領域側に位置し
ている； （ｂ）前記半導体基体の前記上主面の上に選択的に形成
され、前記チャネル形成領域を覆う絶縁層； （ｃ）前記絶縁層を介して前記チャネル形成領域に対向
する制御電極層； （ｄ）前記半導体基体の前記上主面の上に選択的に形成
され、前記第２の半導体領域と前記第３の半導体領域の
双方に電気的に接続され、前記制御電極層とは電気的に
絶縁された第１の主電極層； （ｅ）前記半導体基体の下主面の上に形成されて前記半
導体基体と電気的に接続された第２の主電極層。 - 【請求項２】 請求項１に記載の絶縁ゲート型半導体装
置であって、 前記第２の開口部の開口端から前記第２の半導体領域の
前記辺縁部分の位置までの距離と、前記第２の半導体領
域の前記第１の前記半導体基体の上主面からの深さとの
比が、０．３から０．６である絶縁ゲート型半導体装
置。 - 【請求項３】 下記の工程（ａ）〜（ｎ）を備える絶縁
ゲート型半導体装置の製造方法。 （ａ）第１導電形式の第１の半導体領域を備えた半導体
基体であって、かつ前記第１の半導体領域が前記半導体
基体の上主面に露出する前記半導体基体を得る工程； （ｂ）前記半導体基体の上主面の上に酸化膜を形成する
工程； （ｃ）前記酸化膜の上に導電体層を形成する工程； （ｄ）第１の開口部を有する第１のレジスト層を前記導
電体層の上に形成する工程； （ｅ）前記第１のレジスト層をマスクとして前記導電体
層を選択的に除去し、それによって、前記第１の開口部
の開口端より前記第１のレジスト層の内部領域へ向かっ
て所定の幅だけ後退した開口端を有する前記導電体層
を、制御電極層として形成する工程； （ｆ）前記第１の開口部を介して、前記半導体基体の上
主面に第２導電形式の不純物を選択的に導入することに
よって、第２導電形式の第２の半導体領域を形成する工
程； （ｇ）前記第１のレジスト層を除去する工程； （ｈ）前記工程（ｆ）で導入された前記第２導電形式の
不純物を、前記第１の半導体領域の中に拡散させ、それ
によって第２導電形式の前記第２の半導体領域を、前記
半導体基体の上主面に沿った方向と前記半導体基体の深
部に向かう方向との双方に広げる工程であって、前記上
主面に沿った方向には、前記制御電極層の前記開口端か
ら当該制御電極層の内部領域に向かって所定の広がりを
有する領域にまで、前記第２の半導体領域を広げる工
程； （ｉ）前記酸化膜の上にあって、前記第１の開口部の中
央部分に相当する領域に、第２のレジスト層を選択的に
形成する工程； （ｊ）前記第２のレジスト層と前記制御電極層とをマス
クとして、前記酸化膜を選択的に除去する工程； （ｋ）前記第２のレジスト層と前記制御電極層とをマス
クとして、前記半導体基体の上主面に第１導電形式の不
純物を選択的に導入し、それによって、前記第２の半導
体領域の中に第１導電形式の第３の半導体領域を形成す
る工程； （ｌ）前記第２のレジスト層を除去する工程； （ｍ）前記半導体基体の前記上主面の上に、前記第２の
半導体領域と前記第３の半導体領域の双方に電気的に接
続し、前記制御電極層とは電気的に絶縁された第１の主
電極層を選択的に形成する工程； （ｎ）前記半導体基体の下主面と電気的に接続する第２
の主電極層を、前記半導体基体の下主面の上に形成する
工程。 - 【請求項４】 以下の工程（ａ）〜（ｎ）を備える絶縁
ゲート型半導体装置の製造方法。 （ａ）第１導電形式の第１の半導体領域を備え、かつ前
記第１の半導体領域が前記半導体基体の上主面に露出す
る前記半導体基体を得る工程； （ｂ）前記半導体基体の上主面の上に酸化膜を形成する
工程； （ｃ）前記酸化膜の上に導電体層を形成する工程； （ｄ）第１の開口部を有する第１のレジスト層を前記導
電体層の上に形成する工程； （ｅ）前記第１のレジスト層をマスクとして、前記導電
体層を選択的に除去することによって、所定の開口端を
有する制御電極層を形成する工程； （ｆ）前記第１の開口部を介して、前記半導体基体の上
主面に第２導電形式の不純物を選択的に導入することに
よって、第２導電形式の第２の半導体領域を形成する工
程； （ｇ）前記第１のレジスト層を除去する工程； （ｈ）前記工程（ｆ）で導入された前記第２導電形式の
不純物を、前記第１の半導体領域の中に拡散させ、それ
によって第２導電形式の前記第２の半導体領域を、前記
半導体基体の上主面に沿った方向と前記半導体基体の深
部に向かう方向との双方に広げる工程であって、前記上
主面に沿った方向には、前記制御電極層の前記開口端か
ら当該制御電極層の内部領域に向かって所定の広がり有
する領域にまで、前記第２の半導体領域を広げる工程； （ｉ）前記酸化膜の上にあって、前記第１の開口部の中
央部分に相当する領域に、第２のレジスト層を選択的に
形成する工程； （ｊ）前記第２のレジスト層と前記制御電極層とをマス
クとして、前記酸化膜を選択的に除去する工程であっ
て、前記制御電極層の前記開口端より当該制御電極層の
内部領域へ向かって所定の幅だけ後退した開口端を有す
る前記酸化膜を形成する工程； （ｋ）前記第２のレジスト層を除去する工程； （ｌ）前記工程（ｊ）で得られた前記酸化膜をマスクと
して、前記半導体基体の上主面に第１導電形式の不純物
を選択的に導入し、それによって、前記第２の半導体領
域の中に第１導電形式の第３の半導体領域を形成する工
程； （ｍ）前記半導体基体の前記上主面の上に、前記第２の
半導体領域と前記第３の半導体領域の双方に電気的に接
続し、前記制御電極層とは電気的に絶縁された第１の主
電極層を選択的に形成する工程； （ｎ）前記半導体基体の下主面と電気的に接続する第２
の主電極層を、前記半導体基体の下主面の上に形成する
工程。 - 【請求項５】 下記の工程（ａ）〜（ｎ）を備える絶縁
ゲート型半導体装置の製造方法。 （ａ）第１導電形式の第１の半導体領域を備えた半導体
基体であって、かつ前記第１の半導体領域が前記半導体
基体の上主面に露出する前記半導体基体を得る工程； （ｂ）前記半導体基体の上主面の上に酸化膜を形成する
工程； （ｃ）前記酸化膜の上に導電体層を形成する工程； （ｄ）開口部を有する第１のレジスト層を前記導電体層
の上に形成する工程； （ｅ）前記第１のレジスト層をマスクとして、前記導電
体層を選択的に除去することによって、所定の開口端を
有する制御電極層を形成する工程； （ｆ）前記第１のレジスト層を除去する工程； （ｇ）前記制御電極層の開口端に所定の厚みを有する側
壁を設ける工程； （ｈ）前記制御電極層および前記側壁をマスクとして、
前記半導体基体の上主面に第２導電形式の不純物を選択
的に導入することによって、第２導電形式の第２の半導
体領域を形成する工程； （ｉ）前記側壁を除去する工程； （ｊ）前記工程（ｈ）で導入された前記第２導電形式の
不純物を、前記第１の半導体領域の中に拡散させ、それ
によって第２導電形式の前記第２の半導体領域を、前記
半導体基体の上主面に沿った方向と前記半導体基体の深
部に向かう方向との双方に広げる工程であって、前記上
主面に沿った方向には、前記制御電極層の前記開口端か
ら当該制御電極層の内部領域に向かって所定の広がりを
有する領域にまで、前記第２の半導体領域を広げる工
程； （ｋ）前記酸化膜の上にあって、前記開口部の中央部分
に相当する領域に、第２のレジスト層を選択的に形成す
る工程； （ｌ）前記第２のレジスト層と前記制御電極層とをマス
クとして、前記酸化膜を選択的に除去する工程； （ｍ）前記第２のレジスト層と前記制御電極層とをマス
クとして、前記半導体基体の上主面に第１導電形式の不
純物を選択的に導入することによって、前記第２の半導
体領域の中に第１導電形式の第３の半導体領域を形成す
る工程； （ｎ）前記第２のレジスト層を除去する工程； （ｏ）前記半導体基体の前記上主面の上に、前記第２の
半導体領域と前記第３の半導体領域の双方に電気的に接
続し、前記制御電極層とは電気的に絶縁された第１の主
電極層を選択的に形成する工程； （ｐ）前記半導体基体の下主面と電気的に接続する第２
の主電極層を、前記半導体基体の下主面の上に形成する
工程。 - 【請求項６】 請求項５に記載の絶縁ゲート型半導体装
置の製造方法であって、 前記工程（ｇ）が、 （ｇ−１）前記制御電極層および前記酸化膜の上に被覆
層を形成する工程と、 （ｇ−２）前記制御電極層の前記開口端から所定の厚み
を有する部分を残して、前記被覆層をエッチングにより
除去することにより、前記側壁を形成する工程と、 を備える。 - 【請求項７】 請求項６に記載の絶縁ゲート型半導体装
置の製造方法であって、 前記被覆層が、第３のレジスト層である絶縁ゲート型半
導体装置の製造方法。 - 【請求項８】 請求項６に記載の絶縁ゲート型半導体装
置の製造方法であって、 前記酸化膜を第１の酸化膜とし、前記被覆層が、化学気
相成長により形成される第２の酸化膜である、絶縁ゲー
ト型半導体装置の製造方法。 - 【請求項９】 請求項６に記載の絶縁ゲート型半導体装
置の製造方法であって、 前記被覆層が、スピン・オン・グラス層である絶縁ゲー
ト型半導体装置の製造方法。 - 【請求項１０】 請求項５に記載の絶縁ゲート型半導体
装置の製造方法であって、 前記工程（ｃ）が、 （ｃ−１）前記酸化膜の上に層状の導電体を形成する工
程と、 （ｃ−２）前記導電体の上に遮蔽膜を形成することによ
り、表面に遮蔽膜を有する導電体層を前記酸化膜の上に
形成する工程と、 を備える絶縁ゲート型半導体装置の製造方法。 - 【請求項１１】 請求項５に記載の絶縁ゲート型半導体
装置の製造方法であって、 前記工程（ｆ）が、前記工程（ｈ）より後に実行される
絶縁ゲート型半導体装置の製造方法。 - 【請求項１２】 下記の工程（ａ）〜（ｐ）を備える絶
縁ゲート型半導体装置の製造方法。 （ａ）第１導電形式の第１の半導体領域を備えた半導体
基体であって、かつ前記第１の半導体領域が前記半導体
基体の上主面に露出する前記半導体基体を得る工程； （ｂ）前記半導体基体の上主面の上に酸化膜を形成する
工程； （ｃ）前記酸化膜の上に導電体層を形成する工程； （ｄ）第１の開口部を有する第１のレジスト層を前記導
電体層の上に形成する工程； （ｅ）前記第１のレジスト層をマスクとして、前記導電
体層を選択的に除去することによって、所定の開口端を
有する導電体層を形成する工程； （ｆ）前記開口端を有する前記導電体層をマスクとし
て、前記半導体基体の上主面に第２導電形式の不純物を
選択的に導入することによって、第２導電形式の第２の
半導体領域を形成する工程； （ｇ）前記第１のレジスト層を除去する工程； （ｈ）前記工程（ｆ）で導入された前記第２導電形式の
不純物を、前記第１の半導体領域の中に拡散させ、それ
によって第２導電形式の前記第２の半導体領域を、前記
半導体基体の上主面に沿った方向と前記半導体基体の深
部に向かう方向との双方に広げる工程であって、前記上
主面に沿った方向には、前記開口端から前記導電体層の
内部領域に向かって所定の広がり有する領域にまで、前
記第２の半導体領域を広げる工程； （ｉ）前記開口端を有する前記導電体層を、その表面か
ら所定の深さまで酸化させることにより、酸化層を形成
する工程； （ｊ）前記酸化膜の上にあって、前記第１の開口部の中
央部分に相当する領域に、第２のレジスト層を選択的に
形成する工程； （ｋ）前記酸化層を除去することにより、開口端が前記
開口端よりも後退した第２の開口部を有する制御電極層
を形成する工程； （ｌ）前記第２のレジスト層と前記制御電極層とをマス
クとして、前記酸化膜を選択的に除去する工程； （ｍ）前記第２のレジスト層と前記制御電極層とをマス
クとして、前記半導体基体の上主面に第１導電形式の不
純物を選択的に導入し、前記第２の半導体領域の中に第
１導電形式の第３の半導体領域を形成する工程； （ｎ）前記第２のレジスト層を除去する工程； （ｏ）前記半導体基体の前記上主面の上に、前記第２の
半導体領域と前記第３の半導体領域の双方に電気的に接
続し、前記制御電極層とは電気的に絶縁された第１の主
電極層を選択的に形成する工程； （ｐ）前記半導体基体の下主面と電気的に接続する第２
の主電極層を、前記半導体基体の下主面の上に形成する
工程。 - 【請求項１３】 下記の工程（ａ）〜（ｑ）を備える絶
縁ゲート型半導体装置の製造方法。 （ａ）第１導電形式の第１の半導体領域を備えた半導体
基体であって、かつ前記第１の半導体領域が前記半導体
基体の上主面に露出する前記半導体基体を得る工程； （ｂ）前記半導体基体の上主面の上に酸化膜を形成する
工程； （ｃ）前記酸化膜の上に導電体層を形成する工程； （ｄ）前記導電体層の上に、当該導電体の化合物膜を形
成する工程； （ｅ）第１の開口部を有する第１のレジスト層を前記化
合物膜の上に形成する工程； （ｆ）前記第１のレジスト層をマスクとして、前記化合
物膜を選択的に除去することによって、前記第１の開口
部の開口端より前記第１のレジスト層の内部領域へ向か
って所定の幅だけ後退した開口端を有する前記化合物膜
を形成する工程； （ｇ）前記開口端を有する前記化合物膜をマスクとし
て、前記導電体層を選択的に除去することにより、開口
端が前記第１の開口部の開口端よりも後退した第２の開
口部を有する制御電極層を形成する工程； （ｈ）前記第１のレジスト層をマスクとして、前記半導
体基体の上主面に第２導電形式の不純物を選択的に導入
することによって、第２導電形式の第２の半導体領域を
形成する工程； （ｉ）前記第１のレジスト層を除去する工程； （ｊ）前記工程（ｈ）で導入された前記第２導電形式の
不純物を、前記第１の半導体領域の中に拡散させ、それ
によって第２導電形式の前記第２の半導体領域を、前記
半導体基体の上主面に沿った方向と前記半導体基体の深
部に向かう方向との双方に広げる工程であって、前記上
主面に沿った方向には、前記制御電極層の前記開口端か
ら当該制御電極層の内部領域に向かって所定の広がり有
する領域にまで、前記第２の半導体領域を広げる工程； （ｋ）前記酸化膜の上にあって、前記第１の開口部の中
央部分に相当する領域に、第２のレジスト層を選択的に
形成する工程； （ｌ）前記第２のレジスト層と前記制御電極層とをマス
クとして、前記酸化膜を選択的に除去する工程； （ｎ）前記第２のレジスト層と前記制御電極層とをマス
クとして、前記半導体基体の上主面に第１導電形式の不
純物を選択的に導入することによって、前記第２の半導
体領域の中に第１導電形式の第３の半導体領域を形成す
る工程； （ｏ）前記第２のレジスト層を除去する工程； （ｐ）前記半導体基体の前記上主面の上に第１の主電極
層を選択的に形成する工程であって、前記第２の半導体
領域と前記第３の半導体領域の双方に電気的に接続し、
前記制御電極層とは電気的に絶縁された第１の主電極層
を形成する工程； （ｑ）前記半導体基体の下主面と電気的に接続する第２
の主電極層を、前記半導体基体の下主面の上に形成する
工程。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5180296A JPH06244429A (ja) | 1992-12-24 | 1993-07-21 | 絶縁ゲート型半導体装置及びその製造方法 |
| FR9315586A FR2700064A1 (fr) | 1992-12-24 | 1993-12-23 | Dispositif à semiconducteurs à grille isolée et procédé de fabrication. |
| DE4344278A DE4344278C2 (de) | 1992-12-24 | 1993-12-23 | Halbleitervorrichtung mit isoliertem Gate und Herstellungsverfahren |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34383992 | 1992-12-24 | ||
| JP4-343839 | 1992-12-24 | ||
| JP5180296A JPH06244429A (ja) | 1992-12-24 | 1993-07-21 | 絶縁ゲート型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244429A true JPH06244429A (ja) | 1994-09-02 |
Family
ID=26499874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5180296A Pending JPH06244429A (ja) | 1992-12-24 | 1993-07-21 | 絶縁ゲート型半導体装置及びその製造方法 |
Country Status (3)
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|---|---|
| JP (1) | JPH06244429A (ja) |
| DE (1) | DE4344278C2 (ja) |
| FR (1) | FR2700064A1 (ja) |
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