JP2007096034A - 絶縁ゲート型電界効果トランジスタおよびその製造方法 - Google Patents

絶縁ゲート型電界効果トランジスタおよびその製造方法 Download PDF

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Abstract

【課題】プレーナ構造のＭＯＳＦＥＴにおいて、ドレイン−ソース間電圧ＶＤＳを低減すると、空乏層幅が狭くなり、ゲート電極の中央下方においてのゲート−ドレイン間容量Ｃｇｄ（帰還容量Ｃｒｓｓ）が急激に増大する。帰還容量Ｃｒｓｓはスイッチング特性に影響するので、高周波スイッチング特性が向上できない問題があった。
【解決手段】ゲート電極の中央に分離孔を設ける。ドレイン−ソース間電圧ＶＤＳを低減し、空乏層幅が狭くなった場合における、帰還容量Ｃｒｓｓの急激な増大を抑制できる。これにより、高周波スイッチング特性が向上する。また、分離孔からｎ型不純物を注入し、チャネル領域間にｎ型不純物領域を形成する。ゲート電極下方を低抵抗にできるので、オン抵抗を低減できる。ｎ型不純物領域はセルフアラインで形成できる。
【選択図】 図１

Description

本発明は絶縁ゲート型電界効果トランジスタおよびその製造方法に係り、特に帰還容量の低減を実現する絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
図１６を参照し、従来の絶縁ゲート型電界効果トランジスタとしてｎチャネル型のＭＯＳＦＥＴを例に説明する。
図１６の如く、ｎ＋型シリコン半導体基板２１の上にｎ−型半導体層を積層してドレイン領域２２を設ける。ドレイン領域２２表面には複数のｐ型のチャネル領域２４を設ける。隣り合うチャネル領域２４間のｎ−型半導体層２２表面にはゲート絶縁膜３１を介してゲート電極３３が設けられる。ゲート電極３３はその周囲を層間絶縁膜３６で被覆される。また、チャネル領域２４表面にはｎ＋型のソース領域３５が設けられ、ソース領域３５間のチャネル領域２４表面にはｐ＋型のボディ領域３７が設けられ、これらはソース電極３８とコンタクトする（例えば特許文献１参照。）。
図のＭＯＳＦＥＴは基板表面にゲート電極を設けたいわゆるプレーナ構造の縦型ＭＯＳＦＥＴである。
特開平５−１２１７４７号公報
図１７および図１８は、ＭＯＳＦＥＴのスイッチング時の状態を示す図である。図１７（Ａ）はゲート−ソース間電圧ＶＧＳと総電荷量Ｑｇとの関係を示す図であり、図１７（Ｂ）は、ドレイン−ソース間電圧ＶＤＳと帰還容量Ｃｒｓｓ（ゲート−ドレイン間容量Ｃｇｄ）の関係を示す図であり、図１８はスイッチング時の断面図である。
図１７（Ａ）の如く、ある一定のドレイン−ソース間電圧ＶＤＳを印加した状態でゲート−ソース間電圧ＶＧＳを印加すると、ゲート−ソース間電圧ＶＧＳの増加に伴いゲート−ソース間電荷量Ｑｇｓ（総電荷量Ｑｇ）は増加する。その後、ゲート−ソース間電圧ＶＧＳがゲートのピンチオフ電圧Ｖｐ付近になると、ＭＯＳＦＥＴはオン状態となり、ドレイン−ソース間電圧ＶＤＳが低下する。この間、ゲート−ソース間電圧ＶＧＳは増加せず、ゲート−ドレイン間電荷量Ｑｇｄ（総電荷量Ｑｇ）が蓄積される。その後ゲート−ソース間電圧ＶＧＳの増加に伴い再び総電荷量Ｑｇが増加する。
また、図１７（Ｂ）の如くドレイン−ソース間電圧ＶＤＳの低下に伴い、帰還容量Ｃｒｓｓが増加する。つまり、ＭＯＳＦＥＴがオン状態となり、ある電圧（図では例えば１０Ｖ程度）を下回ると、帰還容量Ｃｒｓｓは急激に増加する。
この状態を示した断面図が図１８である。
ドレイン−ソース間電圧ＶＤＳの低下に伴い、チャネル領域２４から広がっていた空乏層５０の幅が狭くなる。空乏層５０が広がる領域には空乏容量Ｃ１が発生し、ゲート電極３３とゲート酸化膜３１および基板表面にはゲート酸化膜容量Ｃ２が発生する。
ここで、高周波スイッチング特性に影響する帰還容量Ｃｒｓｓ（ゲート−ドレイン間容量Ｃｇｄ）は、空乏容量Ｃ１とゲート酸化膜容量Ｃ２の和である。高周波スイッチング特性を向上させるには、帰還容量Ｃｒｓｓはなるべく低い方がよい。
空乏容量Ｃ１は、ゲート−ドレイン方向においては距離ｄが大きく面積Ｓが小さいため容量値が小さい。一方空乏層５０が消滅した領域（ゲート電極３３の中央付近）ではゲート酸化膜容量Ｃ２のみとなり、非常に大きい容量となる。つまり、プレーナ構造のＭＯＳＦＥＴにおいては、ドレイン−ソース間電圧ＶＤＳの低下に伴い、特にゲート電極３３中央付近での帰還容量Ｃｒｓｓが急激に増大し、図１７（Ｂ）の如き特性となる。
そして帰還容量Ｃｒｓｓが急激に増大した後、ドレイン−ソース間電圧ＶＤＳがオン電圧になるまでの帰還容量Ｃｒｓｓの総量、すなわちハッチングで示す領域ｘの積分値が、図１７（Ａ）で示すゲート−ドレイン間電荷量Ｑｇｄとなる。
ゲート−ドレイン間電荷量Ｑｇｄとは、ＭＯＳＦＥＴがオン状態（ドレイン−ソース間電圧ＶＤＳの電圧降下時）においてゲート−ドレイン間に蓄積される電荷量である。そして、スイッチング時にはこれらの電荷量を放出した後オフ状態となるため、ゲート−ドレイン間電荷量Ｑｇｄが多い場合は、スイッチング速度が遅くなる。つまり、高周波スイッチング特性を改善するには、領域ｘの積分値が小さい方が望ましい。
しかし、領域ｘの積分値は、図１７（Ｂ）の如くオン状態のＭＯＳＦＥＴに印加されるドレイン−ソース電圧ＶＤＳによって決まるため、高周波スイッチング特性の改善には限界があった。
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板と、前記基板上に設けられた一導電型の半導体層と、前記半導体層表面に複数設けられた逆導電型のチャネル領域と、隣り合う前記チャネル領域間の前記半導体層表面に設けられたゲート電極と、前記ゲート電極を等分割する分離孔と、前記分離孔および前記ゲート電極を被覆する絶縁膜と、前記チャネル領域表面に設けられた一導電型のソース領域と、前記ソース領域間の前記チャネル領域表面に設けられた逆導電型のボディ領域と、を具備することにより解決するものである。
第２に、一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に絶縁膜を形成する工程と、分離孔により等分割されたゲート電極を前記絶縁膜上に形成する工程と、前記ゲート電極に隣り合う前記半導体層表面に複数の逆導電型のチャネル領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域および逆導電型のボディ領域を形成する工程と、前記分離孔および前記ゲート電極を被覆する他の絶縁膜を形成する工程と、を具備することにより解決するものである。
第３に、一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、分離孔により等分割されたゲート電極を前記第１絶縁膜上に形成する工程と、前記分離孔を、一導電型不純物を含む第２絶縁膜で被覆し、前記ゲート電極に隣り合う前記半導体層表面に複数の逆導電型のチャネル領域を形成し、前記ゲート電極下方に前記半導体層より不純物濃度が高い一導電型不純物領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域および逆導電型のボディ領域を形成する工程と、前記分離孔および前記ゲート電極を被覆する第３絶縁膜を形成する工程と、を具備することにより解決するものである。
本発明によれば、第１に、１つのゲート電極を分離孔により等分割する。チャネル領域から延びる空乏層はゲート電極の中央下方でピンチオフする。本実施形態ではピンチオフ領域の上方のゲート電極が除去されるので、空乏層が後退し始めるオン状態（ドレイン−ソース間電圧ＶＤＳの電圧降下時）のゲート−ドレイン容量Ｃｇｄ（帰還容量Ｃｒｓｓ）を大幅に低減できる。これにより高周波特性を向上させることができる。
また、空乏層が後退し始める程度に低いドレイン−ソース間電圧ＶＤＳを印加しても、帰還容量Ｃｒｓｓが増加しない。つまり、帰還容量Ｃｒｓｓが急激に増大する限界のドレイン−ソース間電圧ＶＤＳを、低い電圧にシフトできる。ドレイン−ソース間電圧ＶＤＳの低下に伴い帰還容量Ｃｒｓｓが増大することは避けられないが、本実施形態によれば領域ｘの積分値を小さくできるため、高周波特性を向上させることができる。
第２に分離孔下方にｎ−型エピタキシャル層より高濃度のｎ型不純物領域を設ける。ｎ型不純物領域により、電流経路となるゲート電極下方の抵抗を低減でき、オン抵抗の低減が図れる。
第３に、ｎ型不純物領域は、分離孔からの不純物注入および拡散により、セルフアラインで形成できる。すなわちｎ型不純物領域形成のためのマスクを追加することなく、オン抵抗を低減する絶縁ゲート型電界効果トランジスタの製造方法を提供できる。
第４に、ｎ型不純物領域を分離孔からのイオン注入により形成することで、チャネル領域とｎ型不純物領域の不純物濃度を個別に選択できる。従って、チャネル領域の不純物濃度を所望の値に維持したまま、高濃度のｎ型不純物領域を形成できる。
第５に、分離孔を高濃度ＰＳＧ膜で被覆し、高濃度ＰＳＧ膜から不純物を拡散する。またソース領域およびボディ領域となる不純物を全面にイオン注入した後、溝を形成することによりソース領域を分割する。これにより、マスク枚数を低減することができる。
本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴを例に図１から図１５を参照して説明する。
図１は、第１の実施形態の本実施形態のＭＯＳＦＥＴの構造を示す断面図である。
ＭＯＳＦＥＴは、半導体基板１と、半導体層２と、チャネル領域４と、ゲート電極１３と、分離孔１２と、ゲート絶縁膜１１と、層間絶縁膜１６と、ソース領域１５と、ボディ領域１７とを有する。
ｎ＋型のシリコン半導体基板１の上に、例えばｎ−型エピタキシャル層２を積層するなどしてドレイン領域を設ける。ｎ−型エピタキシャル層２表面にはｐ型のチャネル領域４が設けられる。チャネル領域４は、イオン注入及び拡散によりエピタキシャル層２表面に複数設けられる。尚、半導体基板２に不純物拡散によって低抵抗層１を形成する場合もある。
ｎ−型エピタキシャル層２表面にゲート酸化膜１１が設けられゲート酸化膜１１上に、ゲート電極１３（ゲート長Ｌｇ）を配置する。ゲート電極１３上には層間絶縁膜１６が設けられ、ゲート電極１３はゲート酸化膜１１および層間絶縁膜１６により周囲を被覆される。
１つのセルを構成するゲート電極１３は、図の如く分離幅ＬＫＴの分離孔１２で分割される。分離幅ＬＫＴは、例えば０．６μｍである。分割された２つのゲート電極１３ａ、１３ｂのゲート幅Ｌｇｄは均等である。また２つのゲート電極１３ａ、１３ｂは分離孔１２と共に１つの層間絶縁膜１６により被覆される。ゲート電極１３は例えば平面パターンにおいてストライプ状に配置され、チャネル領域４もその両側にストライプ状に配置される。
ソース領域１５はチャネル領域４に設けられた高濃度のｎ型の不純物領域であり、ゲート電極１３の下方の一部と外側に配置される。ソース領域１５間のチャネル領域４表面には高濃度のｐ型のボディ領域１７が設けられる。ソース領域１５およびボディ領域１７は、層間絶縁膜１６間のコンタクトホールＣＨを介してソース電極１８とコンタクトする。
図２は、ドレイン−ソース間電圧ＶＤＳが低い状態における上記のＭＯＳＦＥＴを示す図である。図２（Ａ）が断面図であり、図２（Ｂ）が帰還容量Ｃｒｓｓと、ドレイン−ソース間電圧ＶＤＳの関係を示す特性図である。
ドレイン−ソース間電圧ＶＤＳを印加すると、チャネル領域４から空乏層５０が広がり、ゲート電極１３中央下方でピンチオフする。そして、図２（Ａ）の如く、ドレイン−ソース間電圧ＶＤＳが低下すると、チャネル領域４から延びる空乏層５０の幅が狭くなる。
本実施形態では、ゲート電極１３の中央に分離孔１２が形成されている。つまり、空乏層５０の幅が狭くなった場合でも、ゲート電極１３の中央付近においてゲート−ドレイン容量Ｃｇｄ（帰還容量Ｃｒｓｓ）が発生することはない。
図２（Ｂ）において、本実施形態の特性を実線で示し、図１７（Ｂ）の特性を破線で示した。
ゲート酸化膜は非常に薄い絶縁膜である。つまり、従来構造（図１８）の如く、ゲート電極下方において空乏層５０の容量が発生せず、ゲート酸化膜３３の容量Ｃ２のみの場合には大きな帰還容量Ｃｒｓｓとなってしまう。このことは、図２の破線で示す特性図からも明らかである。すなわち、ドレイン−ソース間電圧ＶＤＳが所定の値（例えば１０Ｖ）以下になると、帰還容量Ｃｒｓｓ（ゲート−ドレイン容量Ｃｇｄ）が急激に増加する。
一方本実施形態では、ゲート電極１３の中央付近におけるゲート酸化膜容量Ｃ２は、両側のゲート電極１３ａ、１３ｂの影響により発生するものの微小である。つまり、帰還容量Ｃｒｓｓが増大する限界のドレイン−ソース間電圧ＶＤＳを低減できる。従って、実線の如く従来の特性をドレイン−ソース間電圧ＶＤＳが低い方へシフトできる。
従って、領域ｘの積分値を小さくできる。領域ｘの積分値は、ＭＯＳＦＥＴがオン状態（ドレイン−ソース間電圧ＶＤＳの低電圧時）においてゲート−ドレイン間に蓄積される電荷量Ｑｇｄである。スイッチング時にはこれらの電荷量を放出した後オフ状態となるため、ゲート−ドレイン間の電荷量Ｑｇｄ、すなわち領域ｘの積分値が小さい方が、高周波スイッチング特性が良好となる。
本実施形態によれば、ドレイン−ソース間電圧ＶＤＳの低下に伴い帰還容量Ｃｒｓｓが増大することは避けられないが、従来構造と比較して領域ｘの積分値を小さくできる。従って、高周波スイッチングに大変有利となる。
図３は、第２の実施形態を示す。第２の実施形態では、ゲート電極１３下方のｎ−型エピタキシャル層２表面に、ｎ型不純物領域１４を設ける。
ｎ型不純物領域１４は、隣り合うチャネル領域２間に設けられる。その深さはチャネル領域４の深さと同等またはそれ以下である。また、ｎ型不純物領域１４の不純物濃度は１×１０１７ｃｍ−３程度である。
分離孔１２により等分割された２つのゲート電極１３ａ、１３ｂは、ｎ型不純物領域１４の中心線に対して対称に配置される。すなわち、分離孔１２は、ｎ型不純物領域１４の上方に設けられ、分離孔１２の中心線とｎ型不純物領域１４の中心線は一点鎖線の如くほぼ一致する。これ以外は第１の実施形態と同様であるので説明は省略する。
このように、ゲート電極１３中央下方のｎ−型エピタキシャル層２表面にｎ−型エピタキシャル層２より高濃度のｎ型不純物領域１４を設けることにより、電流経路となるゲート電極１３下方の抵抗値を低減することができる。従って、オン抵抗Ｒｏｎの低減に寄与できる。
後述するが、ｎ型不純物領域１４は、所望の領域（ゲート電極１３の中央下方）のみに形成できる。従って、チャネル領域４とｎ型不純物領域１４とをそれぞれ独立して設計できる。つまり、ピンチオフ電圧Ｖｐに影響を与えることなく、オン抵抗Ｒｏｎを低減できる。
尚、図ではｎ型不純物領域１４とチャネル領域４は当接しているが、これらは当接していなくてもよい。
図４には、本発明の第３の実施形態を示す。図４（Ａ）は第３の実施形態の断面図であり、図４（Ｂ）は特性図である。
図の如く、第３の実施形態では、ｎ型不純物領域１４とチャネル領域４の底部をほぼ同等の深さとし、これらの接合面を垂直に形成する。このような構造にするには、分離孔１２の離間距離、ｎ−型エピタキシャル層２の不純物濃度、ゲート電極１３のゲート幅Ｌｇ、ｎ型不純物領域１４およびチャネル領域４の不純物濃度を適宜選択する。
また、第２の実施形態と同様にゲート電極１３を等分割する分離孔からイオン注入できる。従って、セルフアラインでゲート電極１３の中央にｎ型不純物領域１４を形成できる。また、ｎ型不純物領域１４を、ゲート電極１３中央下方に正確に形成できるので、空乏層の広がりのばらつきを抑制できる。
さらに、ｎ型不純物領域１４を分離孔１２からのイオン注入により形成するので、チャネル領域４とｎ型不純物領域１４の不純物濃度を個別に選択できる。従って、チャネル領域４の不純物濃度を所望の値に維持したまま、ｎ−型エピタキシャル層２より高濃度のｎ型不純物領域１４を形成できる。
図４（Ｂ）は、上記の構造（実線）と、図１６に示す従来構造(破線)の、帰還容量Ｃｒｓｓとドレイン−ソース間電圧の関係を示す特性図である。
このように、ドレイン−ソース間電圧ＶＤＳを低下させても、低い帰還容量Ｃｒｓｓを維持できる。従って、高周波スイッチング特性に更に有利となる。
また、空乏層５０に曲率が発生せず、基板垂直方向に均一に広がるので、オフ時のドレイン−ソース間電圧ＶＤＳ（耐圧）も向上させることができる。
図５は、本発明の第４の実施形態を示す。
第４の実施形態は、分離孔１２を被覆する固相拡散源１６ａと、ソース領域１５間に設けられた溝２０を有する。製造方法については後述するが、固相拡散源１６ａは高濃度のＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜であり、ｎ型不純物領域１４の不純物を固相拡散する。固相拡散源１６ａは、ゲート電極の周囲を被覆するＰＳＧ膜１６膜１６ｂと一体で、層間絶縁膜１６を構成する。
溝２０は、１つのチャネル領域４において、隣り合うソース領域１５間に設けられ、その深さはソース領域１５より深く、ボディ領域１７より浅い。溝２０の側面の一部に露出したソース領域１５および、底面に露出したボディ領域１７が、ソース電極１８とコンタクトする。これ以外の構成要素は、第２の実施形態と同様であるので説明は省略する。第４の実施形態によれば、後述する製造方法においてマスク枚数を低減できる。
図６から図１５を参照し、本実施形態の絶縁ゲート型電界効果トランジスタの製造方法について説明する。まず、図６から図１１を参照し、図３（第２の実施形態）のＭＯＳＦＥＴを例に説明する。
第１工程（図６参照）：一導電型半導体基板に一導電型半導体層を積層し、一導電型半導体層表面に絶縁膜を形成する工程。
ｎ＋型シリコン半導体基板１にｎ−型エピタキシャル層２を積層するなどしてドレイン領域を形成する。全面を熱酸化（１０００℃程度）し、閾値に応じた膜厚のゲート酸化膜１１を形成する。
第２工程（図７、図８参照）：分離孔により分割されたゲート電極を絶縁膜上に形成する工程。
全面にノンドープのポリシリコン層１３’を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。レジスト膜ＰＲを形成し、ゲート電極形成領域および分離孔形成領域が露出するパターンのマスクを形成する（図７（Ａ））。
レジスト膜ＰＲをマスクとしてドライエッチし、ゲート長Ｌｇのゲート電極１３を形成する。同時に、ゲート電極１３の中央部に分離孔１２を形成する。分離孔１２はゲート電極１３を同じゲート幅Ｌｇｄを有する２つのゲート電極１３ａ、１３ｂに分割する。ＭＯＳＦＥＴの１つのセルは、２つのゲート電極１３ａ、１３ｂにより構成される（図７（Ｂ））。
分離孔１２の幅（分離幅ＬＫＴ）は、例えば０．６μｍである。尚、不純物がドープされたポリシリコン層１３’を全面に堆積後、パターンニングしてゲート電極１３を形成してもよい。
ゲート電極１３の中央に分離孔１２を形成することにより、ドレイン−ソース間電圧ＶＤＳが低下し、空乏層５０の幅が狭くなった場合でも、帰還容量Ｃｒｓｓの増大を回避することができる。
次に、ゲート電極の下方にｎ−型エピタキシャル層２より高濃度の一導電型不純物領域を形成する。
全面にレジスト膜ＰＲを形成し、少なくとも分離孔１２が露出するようにパターンニングする。そして分離孔１２から露出したゲート酸化膜１１を膜厚制御エッチングする。エッチング後の分離孔１２のゲート酸化膜１１の膜厚は例えば２５０Åである（図８（Ａ））。
その後、レジスト膜ＰＲをマスクとしてｎ型の不純物（例えばリン：Ｐ）をイオン注入する。イオン注入条件は、加速エネルギー：１２０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２である。ｎ型不純物は分離孔１２からｎ−型エピタキシャル層２表面に注入される（図８（Ｂ））。
その後、熱処理（１１５０℃、１８０分）を行って不純物を拡散し、不純物濃度が１×１０１７ｃｍ−３程度のｎ型不純物領域１４を形成する（図８（Ｃ））。
すなわち、分離孔１２表面へのイオン注入であるが、レジスト膜ＰＲを形成するための微細なマスク合わせ精度は要求されず、分割されたゲート電極１３ａ、１３ｂをマスクとしてｎ型不純物を注入できる。すなわち、マスク合わせ精度が向上し、ｎ型不純物領域１４を１つのゲート電極１３の中央にセルフアラインで形成できる。
ｎ型不純物領域１４は、ゲート電極１３形成前に全面にイオン注入および拡散して形成することも考えられる。しかし、全面に高濃度のｎ型不純物を注入すると、ｐ型不純物領域であるチャネル領域４の不純物濃度が低下してしまう。一方、ｎ型不純物の濃度を考慮してチャネル領域４の不純物濃度を高めると、ピンチオフ電圧Ｖｐのコントロールが困難となる。またチャネル領域４の横拡散によりチャネル領域４間隔が狭くなり、短チャネルとなる問題もある。
しかし、本実施形態によれば、ｎ型不純物領域１４はセルフアラインで形成でき、また後に形成されるチャネル領域と別工程で形成できる。
従って、チャネル領域を正確に形成できる。これによりピンチオフ電圧Ｖｐ、ドレイン−ソース間電圧ＶＤＳ、飽和ドレイン電流ＩＤＳＳの特性を安定させることができる。
また、ｎ型不純物領域１４およびチャネル領域はそれぞれ所望の不純物濃度を選択できる。つまり、チャネル領域に影響を与えることなく、ゲート電極１３下方の抵抗値を十分低減するｎ型不純物領域１４が形成できる。尚、第１の実施形態の場合には、本工程において、図８に示すｎ型不純物領域１４を形成しなければよい。
第３工程（図９参照）：ゲート電極に隣り合う前記一導電型半導体層表面に複数の逆導電型のチャネル領域を形成する工程。
再びレジスト膜ＰＲを形成し、少なくとも分離孔１２上を覆うレジスト膜ＰＲを残す。隣り合うゲート電極１３間のｎ−型エピタキシャル層２表面にｐ型の不純物（例えばボロン：Ｂ）をイオン注入する。イオン注入条件は、加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２である（図９（Ａ））。
その後、レジスト膜を除去し、熱処理（１１５０℃、１８０分）を行い、ｐ型不純物を拡散して複数のチャネル領域４を形成する（図９（Ｂ））。これにより、チャネル領域４は、ｎ型不純物領域１４の両側に位置する。尚、図ではｎ型不純物領域１４とチャネル領域４は当接しているが、これらは当接していなくてもよい。
このように、ｎ型不純物領域１４を分離孔１２からのイオン注入により形成するので、チャネル領域４とｎ型不純物領域１４の不純物濃度を個別に選択できる。従って、チャネル領域４の不純物濃度を所望の値に維持したまま、高濃度のｎ型不純物領域１４を形成できる。
第４工程（図１０参照）：チャネル領域表面に一導電型のソース領域および逆導電型のボディ領域を形成する工程。
新たなレジスト膜ＰＲによりチャネル領域４の一部が露出するマスクを形成し、ｎ型不純物（例えばヒ素：Ａｓ）をイオン注入する。注入エネルギーは１４０ＫｅＶ程度、ドーズ量は５×１０１５ｃｍ−２程度とする（図１０（Ａ））。また、チャネル領域４の他の一部が露出するマスクを形成し、ｐ型不純物（例えばボロン：Ｂ）をイオン注入する。注入エネルギーは８０ＫｅＶ程度、ドーズ量は２×１０１５ｃｍ−２程度とする（図１０（Ｂ））。
その後全面に、層間絶縁膜となるＰＳＧなどの絶縁膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ型不純物を拡散し、チャネル領域４表面に、ゲート酸化膜１１を介してゲート電極１３と隣り合うソース領域１５を形成する。同時にｐ型不純物を拡散し、ソース領域１５間のチャネル領域４表面にボディ領域１７を形成する（図１０（Ｃ））。尚、ソース領域１５およびボディ領域１７は不純物注入の順序を入れ替えても良い。
第５工程（図１１参照）：分離孔およびゲート電極を被覆する他の絶縁膜を形成する工程。
新たなレジスト膜（不図示）をマスクにして絶縁膜１６’をエッチングし、層間絶縁膜１６を残すと共に、コンタクトホールＣＨを形成する。層間絶縁膜１６は、分離孔１２と、ｎ型不純物領域１４上の２つのゲート電極１３ａ、１３ｂを一体で被覆する。
その後、全面にバリアメタル層（不図示）を形成し、アルミニウム合金を２００００〜５００００Å程度の膜厚にスパッタする。合金化熱処理を行い所望の形状にパターンニングしたソース電極１８を形成し、図３に示す最終構造を得る。
尚、第２工程と第３工程において、ｎ型不純物領域１４の不純物注入とチャネル領域４の不純物注入を連続して行い、一度の熱処理工程で同時に拡散してｎ型不純物領域１４およびチャネル領域４を形成してもよい。
第３実施形態の製造方法は、第２の実施形態程の製造方法の第２工程および第３工程において、分離孔１２の離間距離、ゲート電極１３のゲート幅Ｌｇ、ｎ型不純物領域１４およびチャネル領域４の不純物濃度を適宜選択する。また、ｎ−型エピタキシャル層２の不純物濃度もこれらを考慮して選択しておく。これにより、ｎ型不純物領域１４とチャネル領域４の底部をほぼ同等の深さとし、これらの接合面を垂直に形成することができる。
次に、第４の実施形態の製造方法について説明する。尚、第２の実施形態と同様の工程については、説明を省略する。
第１工程および第２工程（図６、図７参照）：一導電型半導体基板に一導電型半導体層を積層し、一導電型半導体層表面に第１絶縁膜を形成する工程、および分離孔により等分割されたゲート電極を第１絶縁膜上に形成する工程。
第２の実施形態の製造方法と同様に、ｎ＋型シリコン半導体基板１にｎ−型エピタキシャル層２を積層するなどしてドレイン領域を形成し、表面にゲート酸化膜１１を形成する。その後、分離孔１２により分割されたゲート電極１３をゲート酸化膜１１上に形成する。
第３工程（図１２、図１３参照）：分離孔を、一導電型不純物を含む第２絶縁膜で被覆し、ゲート電極に隣り合う半導体層表面に複数の逆導電型のチャネル領域を形成し、ゲート電極下方に半導体層より不純物濃度が高い一導電型不純物領域を形成する工程。
まず、ゲート電極１３をマスクにゲート酸化膜１１を除去する。次に高濃度のリン（Ｐ）を含むＰＳＧ膜１６ａ’を全面に形成する。ＰＳＧ膜１６ａ’は、固相拡散源となるため、拡散時に１×１０１７ｃｍ−３程度となる不純物濃度を有し、膜厚は５０００Å程度である。分離孔１２はＰＳＧ膜１６ａ’により被覆される（図１２（Ａ））。
その後、レジスト膜ＰＲによるマスクを設けてＰＳＧ膜１６ａ’パターンニングし、少なくとも分離孔１２を被覆してゲート電極１３ａ、１３ｂ上に残存する固相拡散源１６ａを形成する。レジスト膜ＰＲをそのままに、全面にｐ型不純物（例えばボロン：Ｂ）をイオン注入する。イオン注入条件は、加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２である（図１２（Ｂ））。
次に、図１３の如く、レジスト膜ＰＲを除去して熱処理（１１５０℃、１８０分）を行い、固相拡散源１６ａから、ｎ−型エピタキシャル層２表面にｎ型不純物を拡散し、ｎ型不純物領域１４（不純物濃度１×１０１７ｃｍ−３程度）を形成する。これにより、１つのゲート電極１３の中央に、セルフアラインでｎ型不純物を拡散できる。
同時に、ｐ型不純物を拡散して複数のチャネル領域４を形成する。チャネル領域４は、ｎ型不純物領域１４の両側に位置する。尚、図ではｎ型不純物領域１４とチャネル領域４は当接しているが、これらは当接していなくてもよい。
第４工程（図１４参照）：チャネル領域表面に一導電型のソース領域および逆導電型のボディ領域を形成する工程。
全面に、ｎ型不純物（例えばヒ素：Ａｓ）をイオン注入する。注入エネルギーは１４０ＫｅＶ程度、ドーズ量は５×１０１５ｃｍ−２程度とする（図１４（Ａ））。
引き続き、全面にｐ型不純物（例えばボロン：Ｂ）をイオン注入する。このとき、ｐ型不純物のピーク濃度の深さが、ｎ型不純物のピーク濃度の深さより深くなるように、イオン注入を行う（図１４（Ｂ））。尚、これらの注入順を入れ替えても良い。
その後全面に、ＰＳＧなどの絶縁膜１６ｂ’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ型不純物およびｐ型不純物を拡散する。これにより、ゲート電極１３間のチャネル領域４表面に、ｎ＋型不純物領域１５’を形成する。同時に、ｎ＋型不純物領域１５’より下方にボディ領域１７を形成する（図１４（Ｃ））。
第５工程（図１５参照）：分離孔およびゲート電極を被覆する第３絶縁膜を形成する工程。
新たなレジスト膜（不図示）をマスクにして絶縁膜１６ｂ’をエッチングし、ｎ−型半導体層２の表面もエッチングして、隣り合うゲート電極１３間に溝２０を形成する。溝２０はｎ＋型不純物領域１５’より深く、ドレイン領域２には達しない深さに形成する。これによりｎ＋型不純物領域１５’が分割され、ゲート電極１３と隣り合うソース領域１５が形成される。また、溝２０の側面にはソース領域１５が露出し、溝２０の底面にはボディ領域１７が露出する。
絶縁膜１６ｂは固相拡散源１６ａと共に、ｎ型不純物領域１４上の２つのゲート電極１３ａ、１３ｂと分離孔１２を一体で被覆する層間絶縁膜１６となる。
その後、全面にバリアメタル層（不図示）を形成し、アルミニウム合金を２００００〜５００００Å程度の膜厚にスパッタする。合金化熱処理を行い所望の形状にパターンニングしたソース電極１８を形成する。ソース電極１８は溝２０内に露出したソース領域１５およびボディ領域１７とコンタクトし、図５に示す最終構造を得る。
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。更には、一導電型半導体基板１下方に、逆導電型半導体層を配置したＩＧＢＴであっても同様に実施できる。
本発明の絶縁ゲート型電界効果トランジスタを説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタを説明する（Ａ）断面図、（Ｂ）特性図である。 本発明の絶縁ゲート型電界効果トランジスタを説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタを説明する（Ａ）断面図、（Ｂ）特性図である。 本発明の絶縁ゲート型電界効果トランジスタを説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタの製造方法を説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタの製造方法を説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタの製造方法を説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタの製造方法を説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタの製造方法を説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタの製造方法を説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタの製造方法を説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタの製造方法を説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタの製造方法を説明する断面図である。 本発明の絶縁ゲート型電界効果トランジスタの製造方法を説明する断面図である。 従来の絶縁ゲート型電界効果トランジスタを説明する断面図である。 従来の絶縁ゲート型電界効果トランジスタを説明する特性図である。 従来の絶縁ゲート型電界効果トランジスタを説明する断面図である。
符号の説明
１ ｎ＋型半導体基板
２ ｎ−型半導体層
４ チャネル領域
１１ ゲート酸化膜
１３ ゲート電極
１４ ｎ型不純物領域
１４’ ｎ型領域
１５ ソース領域
１５’ ｎ＋型不純物領域
１６ 層間絶縁膜
１６ａ 固相拡散源
１６ｂ 絶縁膜
１７ ボディ領域
１８ ソース電極
２０ 溝
２１ ｎ＋半導体基板
２２ ｎ−型エピタキシャル層（ドレイン領域）
２４ チャネル領域
３１ ゲート酸化膜
３３ ゲート電極
３５ ソース領域
３６ 層間絶縁膜
３７ ボディ領域
３８ ソース電極
５０ 空乏層

Claims (12)

  1. 一導電型半導体基板と、
    前記基板上に設けられた一導電型の半導体層と、
    前記半導体層表面に複数設けられた逆導電型のチャネル領域と、
    隣り合う前記チャネル領域間の前記半導体層表面に設けられたゲート電極と、
    前記ゲート電極を等分割する分離孔と、
    前記分離孔および前記ゲート電極を被覆する絶縁膜と、
    前記チャネル領域表面に設けられた一導電型のソース領域と、
    前記ソース領域間の前記チャネル領域表面に設けられた逆導電型のボディ領域と、
    を具備することを特徴とする絶縁ゲート型電界効果トランジスタ。
  2. 前記分離孔下方の前記半導体層表面に該半導体層より不純物濃度が高い一導電型不純物領域を設けることを特徴とする請求項１に記載の絶縁ゲート型電界効果トランジスタ。
  3. 前記分離孔および前記一導電型不純物領域の中心はほぼ一致することを特徴とする請求項１に記載の絶縁ゲート型電界効果トランジスタ。
  4. 前記分離孔を、他の絶縁膜で被覆することを特徴とする請求項１に記載の絶縁ゲート型電界効果トランジスタ。
  5. 前記他の絶縁膜は、前記一導電型不純物領域の固相拡散源を含むことを特徴とする請求項４に記載の絶縁ゲート型電界効果トランジスタ。
  6. １つの前記チャネル領域の隣り合う前記ソース領域間に、該ソース領域より深い溝を設け、該溝の側面に前記ソース領域が露出し、前記溝の底面に前記ボディ領域が露出することを特徴とする請求項１に記載の絶縁ゲート型電界効果トランジスタ。
  7. 一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に絶縁膜を形成する工程と、
    分離孔により等分割されたゲート電極を前記絶縁膜上に形成する工程と、
    前記ゲート電極に隣り合う前記半導体層表面に複数の逆導電型のチャネル領域を形成する工程と、
    前記チャネル領域表面に一導電型のソース領域および逆導電型のボディ領域を形成する工程と、
    前記分離孔および前記ゲート電極を被覆する他の絶縁膜を形成する工程と、を具備することを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。
  8. 前記ゲート電極をマスクとして前記分離孔に一導電型不純物をイオン注入し、前記ゲート電極下方の前記半導体層表面にセルフアラインで前記半導体層より不純物濃度が高い一導電型不純物領域を形成することを特徴とする請求項７に記載の絶縁ゲート型電界効果トランジスタの製造方法。
  9. 一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、
    分離孔により等分割されたゲート電極を前記第１絶縁膜上に形成する工程と、
    前記分離孔を、一導電型不純物を含む第２絶縁膜で被覆し、前記ゲート電極に隣り合う前記半導体層表面に複数の逆導電型のチャネル領域を形成し、前記ゲート電極下方に前記半導体層より不純物濃度が高い一導電型不純物領域を形成する工程と、
    前記チャネル領域表面に一導電型のソース領域および逆導電型のボディ領域を形成する工程と、
    前記分離孔および前記ゲート電極を被覆する第３絶縁膜を形成する工程と、を具備することを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。
  10. 前記ゲート電極間に露出した前記基板表面に、高濃度一導電型不純物領域を形成し、該高濃度一導電型不純物領域を溝により分割して前記ソース領域を形成することを特徴とする請求項９に記載の絶縁ゲート型電界効果トランジスタの製造方法。
  11. 前記分離孔に露出する前記絶縁膜を膜厚制御エッチングすることを特徴とする請求項７に記載の絶縁ゲート型電界効果トランジスタの製造方法。
  12. 前記一導電型不純物領域および前記チャネル領域の不純物濃度をそれぞれ所望の値に選択することを特徴とする請求項７または請求項９に記載の絶縁ゲート型電界効果トランジスタの製造方法。
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