JPH11191621A - 電力用半導体素子及びその製造方法 - Google Patents
電力用半導体素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート電極の下部キャパシタンスを減少し、
スイッチング速度を向上させる電力用半導体素子及びそ
の製造方法を提供すること。 【解決手段】 隣接する２つのp - ウェル領域61間のn
- エピタキシャル層55上でゲート電極59は２つの部分に
分離され、分離された２つの電極が互いに所定間隔離れ
ている。
スイッチング速度を向上させる電力用半導体素子及びそ
の製造方法を提供すること。 【解決手段】 隣接する２つのp - ウェル領域61間のn
- エピタキシャル層55上でゲート電極59は２つの部分に
分離され、分離された２つの電極が互いに所定間隔離れ
ている。
Description
【０００１】
【発明の属する技術分野】本発明は電力用半導体素子に
係り、特にスイッチング速度を向上させる電力用半導体
素子及びその製造方法に関する。
係り、特にスイッチング速度を向上させる電力用半導体
素子及びその製造方法に関する。
【０００２】
【従来の技術】電力用半導体素子は導通時間を可変する
ことにより所望の出力を得る素子として、ダイオード、
サイリスタ、二極性接合トランジスタ（BJT ）、モス電
界効果トランジスタ（MOSFET）、絶縁ゲート二極性トラ
ンジスタ（IGBT；Insulated Gate Bipolar Transistor
）、及び静電誘導トランジスタ（SIT ；Static Induct
ion Transistor ）などがある。電力用半導体素子を備
えた応用システムのコンパクト化、高効率化、及び高信
頼性化を成し遂げるには高速のスイッチング特性を有す
る電力用半導体素子が求められる。前記絶縁ゲート二極
性トランジスタは、ゲート電極へ供給される電圧の極性
を変えてスイッチングを制御する電力用半導体素子であ
って、前記モス電界効果トランジスタ（MOSFET）の高速
スイッチング特性と前記二極性接合トランジスタ（BJT
）の耐電力特性を兼ねる。
ことにより所望の出力を得る素子として、ダイオード、
サイリスタ、二極性接合トランジスタ（BJT ）、モス電
界効果トランジスタ（MOSFET）、絶縁ゲート二極性トラ
ンジスタ（IGBT；Insulated Gate Bipolar Transistor
）、及び静電誘導トランジスタ（SIT ；Static Induct
ion Transistor ）などがある。電力用半導体素子を備
えた応用システムのコンパクト化、高効率化、及び高信
頼性化を成し遂げるには高速のスイッチング特性を有す
る電力用半導体素子が求められる。前記絶縁ゲート二極
性トランジスタは、ゲート電極へ供給される電圧の極性
を変えてスイッチングを制御する電力用半導体素子であ
って、前記モス電界効果トランジスタ（MOSFET）の高速
スイッチング特性と前記二極性接合トランジスタ（BJT
）の耐電力特性を兼ねる。
【０００３】図１は、従来の技術に係る電力用半導体素
子のレイアウト図である。図面において番号11はゲート
電極を形成するためのマスクパターンを、12はp- ウェ
ル領域を形成するためのマスクパターンを、そして13は
前記マスクパターン12に形成されたホールをそれぞれ表
している。この図１を参照すれば、前記p - ウェル領域
を形成するためのマスクパターン12は縦方向に延在され
た形であって、互いに所定間隔離れて配置されており、
前記ゲート電極を形成するためのマスクパターン11は前
記p - ウェル領域を形成するためのマスクパターン12の
縁部と重なりながら前記p - ウェル領域を形成するため
のマスクパターン12間に存在する。
子のレイアウト図である。図面において番号11はゲート
電極を形成するためのマスクパターンを、12はp- ウェ
ル領域を形成するためのマスクパターンを、そして13は
前記マスクパターン12に形成されたホールをそれぞれ表
している。この図１を参照すれば、前記p - ウェル領域
を形成するためのマスクパターン12は縦方向に延在され
た形であって、互いに所定間隔離れて配置されており、
前記ゲート電極を形成するためのマスクパターン11は前
記p - ウェル領域を形成するためのマスクパターン12の
縁部と重なりながら前記p - ウェル領域を形成するため
のマスクパターン12間に存在する。
【０００４】図２は、前記図１のレイアウトを使って製
造される従来の絶縁ゲート二極性トランジスタの断面図
であって、前記図１の2-2'線に沿って切断したものであ
る。この絶縁ゲート二極性トランジスタにおいては、高
濃度にドーピングされたp+ コレクタ領域21上に高濃度
にドーピングされたn + バッファ層23が形成されている
とともに、このn + バッファ層23上にはエピタキシャル
成長により形成された低濃度のn - エピタキシャル層25
が形成されており、このn - エピタキシャル層25上には
ゲート電極29／ゲート酸化膜27構造のゲートが形成され
ている。前記ゲート電極29間に該当する前記n - エピタ
キシャル層25の表面内には不純物イオン注入及び熱拡散
により形成された低濃度のp - ウェル領域31、及びこの
p - ウェル領域31を貫通して前記n - エピタキシャル層
25の一部にまで延在された高濃度のp + ウェル領域33が
存在する。このp - ウェル領域31及びp + ウェル領域33
の表面内にはn + ソース領域35が形成されている。前記
p + ウェル領域33は、前記n + ソース領域35の下部の抵
抗を小さくしてラッチアップを生じさせないためのもの
であって、不純物イオン注入及び熱拡散工程により形成
される。前記n + ソース領域35間のp + ウェル領域33及
び前記n + ソース領域35の一部はエミッタ電極39と電気
的に接続され、前記p + コレクタ領域21はコレクタ電極
40と電気的に接続される。図面において触れなかった符
号37は前記エミッタ電極39と前記ゲート電極29との電気
的な絶縁のために提供される絶縁膜である。
造される従来の絶縁ゲート二極性トランジスタの断面図
であって、前記図１の2-2'線に沿って切断したものであ
る。この絶縁ゲート二極性トランジスタにおいては、高
濃度にドーピングされたp+ コレクタ領域21上に高濃度
にドーピングされたn + バッファ層23が形成されている
とともに、このn + バッファ層23上にはエピタキシャル
成長により形成された低濃度のn - エピタキシャル層25
が形成されており、このn - エピタキシャル層25上には
ゲート電極29／ゲート酸化膜27構造のゲートが形成され
ている。前記ゲート電極29間に該当する前記n - エピタ
キシャル層25の表面内には不純物イオン注入及び熱拡散
により形成された低濃度のp - ウェル領域31、及びこの
p - ウェル領域31を貫通して前記n - エピタキシャル層
25の一部にまで延在された高濃度のp + ウェル領域33が
存在する。このp - ウェル領域31及びp + ウェル領域33
の表面内にはn + ソース領域35が形成されている。前記
p + ウェル領域33は、前記n + ソース領域35の下部の抵
抗を小さくしてラッチアップを生じさせないためのもの
であって、不純物イオン注入及び熱拡散工程により形成
される。前記n + ソース領域35間のp + ウェル領域33及
び前記n + ソース領域35の一部はエミッタ電極39と電気
的に接続され、前記p + コレクタ領域21はコレクタ電極
40と電気的に接続される。図面において触れなかった符
号37は前記エミッタ電極39と前記ゲート電極29との電気
的な絶縁のために提供される絶縁膜である。
【０００５】
【発明が解決しようとする課題】上記した従来の絶縁ゲ
ート二極性トランジスタにおいては、ゲート電極29が隣
接する２つのp - ウェル領域31間のn - エピタキシャル
層25上に形成されるが、これは前記ゲート電極29とコレ
クタ電極40間のキャパシタンスCgc を大きくし、絶縁ゲ
ート二極性トランジスタのスイッチング速度を遅くする
問題がある。図３は、絶縁ゲート二極性トランジスタの
各端子間の内部キャパシタンスを示す。この図３を参照
すれば、絶縁ゲート二極性トランジスタの内部キャパシ
タンスは入力キャパシタンスCies、出力キャパシタンス
Coes、及びリバーストランスファキャパシタンスCresに
区別される。入力キャパシタンスCiesは、ゲートとコレ
クタ間のキャパシタンスCgc と、ゲートとエミッタ間の
キャパシタンスCge の和であるとともに、前記出力キャ
パシタンスCoesはゲートとコレクタ間のキャパシタンス
Cgc と、コレクタとエミッタ間のキャパシタンスCec の
和であり、前記リバーストランスファキャパシタンスCr
esはゲートとコレクタ間のキャパシタンスCgc である。
したがって、ゲートとコレクタ間のキャパシタンスCgc
は入力キャパシタンスCies及び出力キャパシタンスCoes
の一部であり、絶縁ゲート二極性トランジスタの全体の
キャパシタンスを小さくするための最適な方法は、前記
ゲートとコレクタ間のキャパシタンスCgc を小さくする
ことであることが分かる。
ート二極性トランジスタにおいては、ゲート電極29が隣
接する２つのp - ウェル領域31間のn - エピタキシャル
層25上に形成されるが、これは前記ゲート電極29とコレ
クタ電極40間のキャパシタンスCgc を大きくし、絶縁ゲ
ート二極性トランジスタのスイッチング速度を遅くする
問題がある。図３は、絶縁ゲート二極性トランジスタの
各端子間の内部キャパシタンスを示す。この図３を参照
すれば、絶縁ゲート二極性トランジスタの内部キャパシ
タンスは入力キャパシタンスCies、出力キャパシタンス
Coes、及びリバーストランスファキャパシタンスCresに
区別される。入力キャパシタンスCiesは、ゲートとコレ
クタ間のキャパシタンスCgc と、ゲートとエミッタ間の
キャパシタンスCge の和であるとともに、前記出力キャ
パシタンスCoesはゲートとコレクタ間のキャパシタンス
Cgc と、コレクタとエミッタ間のキャパシタンスCec の
和であり、前記リバーストランスファキャパシタンスCr
esはゲートとコレクタ間のキャパシタンスCgc である。
したがって、ゲートとコレクタ間のキャパシタンスCgc
は入力キャパシタンスCies及び出力キャパシタンスCoes
の一部であり、絶縁ゲート二極性トランジスタの全体の
キャパシタンスを小さくするための最適な方法は、前記
ゲートとコレクタ間のキャパシタンスCgc を小さくする
ことであることが分かる。
【０００６】本発明の目的は、スイッチング速度を向上
させる電力用半導体素子を提供することにある。本発明
の他の目的は、前記電力用半導体素子の製造方法を提供
することにある。
させる電力用半導体素子を提供することにある。本発明
の他の目的は、前記電力用半導体素子の製造方法を提供
することにある。
【０００７】
【課題を解決するための手段】本発明の電力用半導体素
子は、半導体層と、この半導体層上に形成された低濃度
第１導電型不純物ドープのエピタキシャル層と、このエ
ピタキシャル層の表面内に所定間隔で形成された低濃度
第２導電型不純物ドープの複数のウェル領域と、この各
ウェル領域内に形成された高濃度第１導電型不純物ドー
プのソース領域と、このソース領域と前記ウェル領域と
の接合部、及び前記ウェル領域と前記エピタキシャル層
との接合部をゲート酸化膜を介して覆って、前記エピタ
キシャル層上に所定間隔に形成され、前記ウェル領域間
のエピタキシャル層上において互いに所定間隔離れた複
数のゲート電極とを備えることを特徴とする。
子は、半導体層と、この半導体層上に形成された低濃度
第１導電型不純物ドープのエピタキシャル層と、このエ
ピタキシャル層の表面内に所定間隔で形成された低濃度
第２導電型不純物ドープの複数のウェル領域と、この各
ウェル領域内に形成された高濃度第１導電型不純物ドー
プのソース領域と、このソース領域と前記ウェル領域と
の接合部、及び前記ウェル領域と前記エピタキシャル層
との接合部をゲート酸化膜を介して覆って、前記エピタ
キシャル層上に所定間隔に形成され、前記ウェル領域間
のエピタキシャル層上において互いに所定間隔離れた複
数のゲート電極とを備えることを特徴とする。
【０００８】本発明の電力用半導体素子の製造方法は、
半導体層上に低濃度第１導電型不純物ドープのエピタキ
シャル層を形成する段階と、前記エピタキシャル層上に
それぞれゲート電極／ゲート酸化膜の構造を有する複数
のゲートを互いに所定間隔離れて形成する段階と、前記
ゲート間の前記エピタキシャル層内に１つ置きに低濃度
第２導電型不純物ドープのウェル領域を形成する段階
と、前記各ウェル領域内に高濃度第１導電型不純物ドー
プのソース領域を形成する段階とを含むことを特徴とす
る。
半導体層上に低濃度第１導電型不純物ドープのエピタキ
シャル層を形成する段階と、前記エピタキシャル層上に
それぞれゲート電極／ゲート酸化膜の構造を有する複数
のゲートを互いに所定間隔離れて形成する段階と、前記
ゲート間の前記エピタキシャル層内に１つ置きに低濃度
第２導電型不純物ドープのウェル領域を形成する段階
と、前記各ウェル領域内に高濃度第１導電型不純物ドー
プのソース領域を形成する段階とを含むことを特徴とす
る。
【０００９】上記のような本発明によれば、隣接する２
つのウェル領域間のエピタキシャル層上ではゲート電極
が２つの部分に分離され、分離された２つの電極が互い
に所定間隔離れている。これにより、ゲート電極の面積
が縮小されるもので、故にゲート電極の下部のキャパシ
タンスＣを減少させて、電力用半導体素子のスイッチン
グ速度を増大させることができる。
つのウェル領域間のエピタキシャル層上ではゲート電極
が２つの部分に分離され、分離された２つの電極が互い
に所定間隔離れている。これにより、ゲート電極の面積
が縮小されるもので、故にゲート電極の下部のキャパシ
タンスＣを減少させて、電力用半導体素子のスイッチン
グ速度を増大させることができる。
【００１０】
【発明の実施の形態】以下、添付の図面に基づき本発明
の実施の形態について詳細に説明する。ただし、本発明
は下記の実施の形態に限定されるものでなく、種々の変
形が本発明の技術的な思想内で、且つ当分野における通
常の知識を有した者にとって可能であることは明白であ
る。
の実施の形態について詳細に説明する。ただし、本発明
は下記の実施の形態に限定されるものでなく、種々の変
形が本発明の技術的な思想内で、且つ当分野における通
常の知識を有した者にとって可能であることは明白であ
る。
【００１１】＜実施の形態１＞図４は、本発明に係る電
力用半導体素子の実施の形態を示すレイアウト図であ
る。図面において番号41はゲート電極を形成するための
マスクパターンを、42はp- ウェル領域を形成するため
のマスクパターンを、43,44 は前記ゲート電極を形成す
るためのマスクパターン41に形成された第１及び第２の
ホールをそれぞれ表す。前記図４を参照すれば、前記p
- ウェル領域を形成するためのマスクパターン42は縦方
向に延在された形であって、互いに所定間隔離れて配置
されており、前記ゲート電極を形成するためのマスクパ
ターン41は前記p - ウェル領域を形成するためのマスク
パターン42の縁部と重なる。前記ゲート電極を形成する
ためのマスクパターン41には第１のホール43及び第２の
ホール44が形成されているが、第１のホール43は前記p
- ウェル領域を形成するためのマスクパターン42の内側
に位置する。第２のホール44は、前記第１のホール43の
間に形成されるが、これはゲート電極を二つの電極に分
割し、前記第１のホール43間においてゲート電極を離隔
するためである。
力用半導体素子の実施の形態を示すレイアウト図であ
る。図面において番号41はゲート電極を形成するための
マスクパターンを、42はp- ウェル領域を形成するため
のマスクパターンを、43,44 は前記ゲート電極を形成す
るためのマスクパターン41に形成された第１及び第２の
ホールをそれぞれ表す。前記図４を参照すれば、前記p
- ウェル領域を形成するためのマスクパターン42は縦方
向に延在された形であって、互いに所定間隔離れて配置
されており、前記ゲート電極を形成するためのマスクパ
ターン41は前記p - ウェル領域を形成するためのマスク
パターン42の縁部と重なる。前記ゲート電極を形成する
ためのマスクパターン41には第１のホール43及び第２の
ホール44が形成されているが、第１のホール43は前記p
- ウェル領域を形成するためのマスクパターン42の内側
に位置する。第２のホール44は、前記第１のホール43の
間に形成されるが、これはゲート電極を二つの電極に分
割し、前記第１のホール43間においてゲート電極を離隔
するためである。
【００１２】図５は、図４の5-5'線に沿って切断した断
面図である。図面において番号50は半導体層を、51はp
+ コレクタ領域を、53はn + バッファ層を、55はn - エ
ピタキシャル層を、57はゲート酸化膜を、59はゲート電
極を、61はp - ウェル領域を、65はp + ウェル領域を、
67はn + ソース領域を、69は絶縁膜を、71は第１電極
を、そして73は第２電極をそれぞれ表す。
面図である。図面において番号50は半導体層を、51はp
+ コレクタ領域を、53はn + バッファ層を、55はn - エ
ピタキシャル層を、57はゲート酸化膜を、59はゲート電
極を、61はp - ウェル領域を、65はp + ウェル領域を、
67はn + ソース領域を、69は絶縁膜を、71は第１電極
を、そして73は第２電極をそれぞれ表す。
【００１３】図５を参照すれば、半導体層50上に低濃度
の第１導電型例えばｎ型（n - ）のn - エピタキシャル
層55がエピタキシャル成長により形成されており、この
n -エピタキシャル層55上にはゲート電極59／ゲート酸
化膜57構造のゲートが所定間隔に形成されている。ゲー
ト電極59間に該当する前記n - エピタキシャル層55の表
面内には１つ置きに、低濃度の第２導電型例えばＰ型
（p - ）のp - ウェル領域61及び高濃度のp+ ウェル領
域65が存在し、このp - ウェル領域61及びp + ウェル領
域65の表面内にはn + ソース領域67が形成されている。
前記p + ウェル領域65は、p - ウェル領域61の表面から
該p - ウェル領域61を貫通してn - エピタキシャル層55
の一部にまで延在されるように形成されるもので、前記
n + ソース領域67の下部の抵抗を小さくしてラッチアッ
プを生じさせないように形成されるものであり、不純物
イオン注入及び熱拡散工程により製造される。ゲート電
極59上を含んでn - エピタキシャル層55上は絶縁膜69で
覆われており、この絶縁膜69の除去部を介して前記n +
ソース領域67の一部及びこのn + ソース領域67間のp +
ウェル領域65が第１電極71と電気的に接続される。
の第１導電型例えばｎ型（n - ）のn - エピタキシャル
層55がエピタキシャル成長により形成されており、この
n -エピタキシャル層55上にはゲート電極59／ゲート酸
化膜57構造のゲートが所定間隔に形成されている。ゲー
ト電極59間に該当する前記n - エピタキシャル層55の表
面内には１つ置きに、低濃度の第２導電型例えばＰ型
（p - ）のp - ウェル領域61及び高濃度のp+ ウェル領
域65が存在し、このp - ウェル領域61及びp + ウェル領
域65の表面内にはn + ソース領域67が形成されている。
前記p + ウェル領域65は、p - ウェル領域61の表面から
該p - ウェル領域61を貫通してn - エピタキシャル層55
の一部にまで延在されるように形成されるもので、前記
n + ソース領域67の下部の抵抗を小さくしてラッチアッ
プを生じさせないように形成されるものであり、不純物
イオン注入及び熱拡散工程により製造される。ゲート電
極59上を含んでn - エピタキシャル層55上は絶縁膜69で
覆われており、この絶縁膜69の除去部を介して前記n +
ソース領域67の一部及びこのn + ソース領域67間のp +
ウェル領域65が第１電極71と電気的に接続される。
【００１４】前記ゲート電極59についてより詳細に説明
すると、ゲート電極59は、前記n +ソース領域67と前記p
- ウェル領域61との接合部、及び前記p - ウェル領域6
1と前記n - エピタキシャル層55との接合部を覆って形
成される。また、前述のように所定間隔に設けられて、
隣接する２つのp - ウェル領域61間のn - エピタキシャ
ル層55の上部では２つの部分に分離され、分離された２
つの電極が互いに所定間隔離れている。これにより、こ
の電力用半導体素子ではゲート電極59の面積が縮小され
る。したがって、ゲート電極59の下部のキャパシタンス
Ｃを減少させ、電力用半導体素子のスイッチング速度を
増大させることができる。このとき、ゲート電極59間の
離隔距離が大きくなるにつれ前記キャパシタンスＣは一
層小さくなり、スイッチング速度は一層速くなる。
すると、ゲート電極59は、前記n +ソース領域67と前記p
- ウェル領域61との接合部、及び前記p - ウェル領域6
1と前記n - エピタキシャル層55との接合部を覆って形
成される。また、前述のように所定間隔に設けられて、
隣接する２つのp - ウェル領域61間のn - エピタキシャ
ル層55の上部では２つの部分に分離され、分離された２
つの電極が互いに所定間隔離れている。これにより、こ
の電力用半導体素子ではゲート電極59の面積が縮小され
る。したがって、ゲート電極59の下部のキャパシタンス
Ｃを減少させ、電力用半導体素子のスイッチング速度を
増大させることができる。このとき、ゲート電極59間の
離隔距離が大きくなるにつれ前記キャパシタンスＣは一
層小さくなり、スイッチング速度は一層速くなる。
【００１５】このような構造のゲート電極59を適用して
絶縁ゲート二極性トランジスタを形成する場合、前記半
導体層50は、高濃度の第2 導電型不純物例えばp + がド
ープされたコレクタ領域51と、このコレクタ領域51上に
形成された高濃度第１導電型不純物例えばn + がドープ
されたバッファ層53からなり、コレクタ領域51は第２電
極73と電気的に接続される。
絶縁ゲート二極性トランジスタを形成する場合、前記半
導体層50は、高濃度の第2 導電型不純物例えばp + がド
ープされたコレクタ領域51と、このコレクタ領域51上に
形成された高濃度第１導電型不純物例えばn + がドープ
されたバッファ層53からなり、コレクタ領域51は第２電
極73と電気的に接続される。
【００１６】一方、本発明の他の実施の形態として、前
記のようなゲート構造はIGBTの他にMOSFETにも採用でき
る。そして、MOSFETを形成する場合は、前記半導体層50
は高濃度の第２導電型不純物がドープされたドレイン領
域からなる。
記のようなゲート構造はIGBTの他にMOSFETにも採用でき
る。そして、MOSFETを形成する場合は、前記半導体層50
は高濃度の第２導電型不純物がドープされたドレイン領
域からなる。
【００１７】＜実施の形態２＞図６ないし図１０は本発
明の電力用半導体素子の製造方法の実施の形態を示す断
面図であり、図５の電力用半導体素子を製造する方法を
示す断面図である。まず図６を参照すれば、例えば硼素
が高濃度にドープされたp + コレクタ領域51上にエピタ
キシャル法を用いて例えば燐が高濃度にドープされたn
+ バッファ層53及び低濃度のn - エピタキシャル層55を
順次に形成する。次いで、n - エピタキシャル層55上に
酸化膜を成長させた後、該酸化膜上に導電膜例えば不純
物のドープされたポリシリコン膜を形成し、写真食刻工
程すなわち、ゲート電極を形成するためのマスクパター
ン（図４における41）を用いて前記ポリシリコン膜と酸
化膜をパターニングすることにより、n - エピタキシャ
ル層55上にゲート電極59／ゲート酸化膜57構造の複数の
ゲートを所定間隔に形成する。このとき、ゲート電極59
間には前記n - エピタキシャル層55を露出させる第１の
開口部60a と第２の開口部60b が形成されるが、第１の
開口部60a は、ゲート電極を形成するためのマスクパタ
ーン（図４における41）の第１のホール（図４における
43）により前記ポリシリコン膜と酸化膜が食刻されて形
成されたものであり、この第１の開口部60a により露出
された部分のn - エピタキシャル層55には後続工程にお
いてp - ウェル領域が形成される。一方、第２の開口部
60b は、前記ゲート電極を形成するためのマスクパター
ン（図４における41）の第２のホール（図４における4
4）により前記ポリシリコン膜と酸化膜が食刻されて形
成されたものであり、この第２の開口部60b により、後
述する隣接する一対のp - ウェル領域間のn - エピタキ
シャル層55上においてゲート電極が分離され所定間隔と
なる。第２の開口部60b を形成して前記ゲート電極59を
離隔する理由は、前記ゲート電極59の面積を縮小させる
ことにより前記ゲート電極59と以降の工程において形成
される第２電極間のキャパシタンスＣを減少させ素子の
スイッチング速度を速めるためである。このとき、前記
ゲート電極59間の離隔距離が大きくなるにつれ前記キャ
パシタンスＣは一層小さくなり、スイッチング速度は一
層速くなる。
明の電力用半導体素子の製造方法の実施の形態を示す断
面図であり、図５の電力用半導体素子を製造する方法を
示す断面図である。まず図６を参照すれば、例えば硼素
が高濃度にドープされたp + コレクタ領域51上にエピタ
キシャル法を用いて例えば燐が高濃度にドープされたn
+ バッファ層53及び低濃度のn - エピタキシャル層55を
順次に形成する。次いで、n - エピタキシャル層55上に
酸化膜を成長させた後、該酸化膜上に導電膜例えば不純
物のドープされたポリシリコン膜を形成し、写真食刻工
程すなわち、ゲート電極を形成するためのマスクパター
ン（図４における41）を用いて前記ポリシリコン膜と酸
化膜をパターニングすることにより、n - エピタキシャ
ル層55上にゲート電極59／ゲート酸化膜57構造の複数の
ゲートを所定間隔に形成する。このとき、ゲート電極59
間には前記n - エピタキシャル層55を露出させる第１の
開口部60a と第２の開口部60b が形成されるが、第１の
開口部60a は、ゲート電極を形成するためのマスクパタ
ーン（図４における41）の第１のホール（図４における
43）により前記ポリシリコン膜と酸化膜が食刻されて形
成されたものであり、この第１の開口部60a により露出
された部分のn - エピタキシャル層55には後続工程にお
いてp - ウェル領域が形成される。一方、第２の開口部
60b は、前記ゲート電極を形成するためのマスクパター
ン（図４における41）の第２のホール（図４における4
4）により前記ポリシリコン膜と酸化膜が食刻されて形
成されたものであり、この第２の開口部60b により、後
述する隣接する一対のp - ウェル領域間のn - エピタキ
シャル層55上においてゲート電極が分離され所定間隔と
なる。第２の開口部60b を形成して前記ゲート電極59を
離隔する理由は、前記ゲート電極59の面積を縮小させる
ことにより前記ゲート電極59と以降の工程において形成
される第２電極間のキャパシタンスＣを減少させ素子の
スイッチング速度を速めるためである。このとき、前記
ゲート電極59間の離隔距離が大きくなるにつれ前記キャ
パシタンスＣは一層小さくなり、スイッチング速度は一
層速くなる。
【００１８】次に、p - ウェル領域を形成するためのマ
スクパターン（図４における42）を用いて前記第１の開
口部60a を介して第２導電型例えばボロン（Ｂ）などの
Ｐ型の不純物を低濃度にn - エピタキシャル層55に注入
した後、所定温度で熱処理を施して前記不純物を拡散さ
せることによって、図７に示すように、ゲート電極59間
の前記n - エピタキシャル層55に１つ置きにp - ウェル
領域61を形成する。
スクパターン（図４における42）を用いて前記第１の開
口部60a を介して第２導電型例えばボロン（Ｂ）などの
Ｐ型の不純物を低濃度にn - エピタキシャル層55に注入
した後、所定温度で熱処理を施して前記不純物を拡散さ
せることによって、図７に示すように、ゲート電極59間
の前記n - エピタキシャル層55に１つ置きにp - ウェル
領域61を形成する。
【００１９】次に、前記第１の開口部60a を介してＰ型
の不純物を高濃度に注入して、図８を示すように、前記
p - ウェル領域61の所定深さにp + 不純物層62を形成す
る。次いで、前記p + 不純物層62の形成された結果物上
に絶縁膜、例えば窒化膜を蒸着し、且つパターニングす
ることにより、第１の開口部60a （p - ウェル領域61の
表面）の中央部に絶縁膜パターン63を形成する。その
後、絶縁膜パターン63をマスクとして使って前記p - ウ
ェル領域61にｎ型の不純物イオンを高濃度に注入して、
n + ソース層64を形成する。このとき、注入エネルギを
適宜調節して、前記n + ソース層64を前記p + 不純物層
62と前記p - ウェル領域61の表面の間に位置させる。
の不純物を高濃度に注入して、図８を示すように、前記
p - ウェル領域61の所定深さにp + 不純物層62を形成す
る。次いで、前記p + 不純物層62の形成された結果物上
に絶縁膜、例えば窒化膜を蒸着し、且つパターニングす
ることにより、第１の開口部60a （p - ウェル領域61の
表面）の中央部に絶縁膜パターン63を形成する。その
後、絶縁膜パターン63をマスクとして使って前記p - ウ
ェル領域61にｎ型の不純物イオンを高濃度に注入して、
n + ソース層64を形成する。このとき、注入エネルギを
適宜調節して、前記n + ソース層64を前記p + 不純物層
62と前記p - ウェル領域61の表面の間に位置させる。
【００２０】次に、前記絶縁膜パターン63を除去した
後、前記結果物を所定の温度で熱処理することにより前
記n + ソース層64及び前記p + 不純物層62の不純物イオ
ンを拡散させて、図９に示すようにそれぞれn + ソース
領域67とp + ウェル領域65を形成する。このとき、n +
ソース層64とp + 不純物層62の不純物イオンの濃度の違
い及び拡散速度の違いにより、前記n + ソース領域67は
前記p - ウェル領域61の表面内に浅く形成され、前記p
+ ウェル領域65は前記p - ウェル領域61の表面から該領
域を貫通して前記n - エピタキシャル層55の一部にまで
延在するように形成される。さらに、前記ゲート電極59
は、前記p - ウェル領域61と前記n + ソース領域67との
接合部、及び前記p - ウェル領域61と前記n - エピタキ
シャル層55との接合部を覆って、前記n + ソース領域6
7、p - ウェル領域61、及びn - エピタキシャル層55上
の一部に重なるようになる。
後、前記結果物を所定の温度で熱処理することにより前
記n + ソース層64及び前記p + 不純物層62の不純物イオ
ンを拡散させて、図９に示すようにそれぞれn + ソース
領域67とp + ウェル領域65を形成する。このとき、n +
ソース層64とp + 不純物層62の不純物イオンの濃度の違
い及び拡散速度の違いにより、前記n + ソース領域67は
前記p - ウェル領域61の表面内に浅く形成され、前記p
+ ウェル領域65は前記p - ウェル領域61の表面から該領
域を貫通して前記n - エピタキシャル層55の一部にまで
延在するように形成される。さらに、前記ゲート電極59
は、前記p - ウェル領域61と前記n + ソース領域67との
接合部、及び前記p - ウェル領域61と前記n - エピタキ
シャル層55との接合部を覆って、前記n + ソース領域6
7、p - ウェル領域61、及びn - エピタキシャル層55上
の一部に重なるようになる。
【００２１】次に、前記結果物上にPSG （Phosphorous
Silicate Glass）などの流動性酸化物を蒸着し、且つ熱
処理してリフロさせることにより、図１０に示すよう
に、ゲート電極59上を含むエピタキシャル層55上の全面
に絶縁膜69を形成する。次に、絶縁膜69をパターニング
して、前記左右一対のn + ソース領域67の一部及びこの
n + ソース領域67間のp + ウェル領域65を露出させるコ
ンタクトホールを形成する。次に、前記コンタクトホー
ルの形成された結果物上に導電物質例えばアルミニウム
（Al）を蒸着した後にパターニングして、前記n + ソー
ス領域67及び前記p+ ウェル領域65の一部と電気的に接
続される第１電極71を形成する。その後、前記p + コレ
クタ領域51が上向きになるように前記結果物を上下逆に
した後、前記p + コレクタ領域51上に導電物質を蒸着し
て第２電極73を形成する。
Silicate Glass）などの流動性酸化物を蒸着し、且つ熱
処理してリフロさせることにより、図１０に示すよう
に、ゲート電極59上を含むエピタキシャル層55上の全面
に絶縁膜69を形成する。次に、絶縁膜69をパターニング
して、前記左右一対のn + ソース領域67の一部及びこの
n + ソース領域67間のp + ウェル領域65を露出させるコ
ンタクトホールを形成する。次に、前記コンタクトホー
ルの形成された結果物上に導電物質例えばアルミニウム
（Al）を蒸着した後にパターニングして、前記n + ソー
ス領域67及び前記p+ ウェル領域65の一部と電気的に接
続される第１電極71を形成する。その後、前記p + コレ
クタ領域51が上向きになるように前記結果物を上下逆に
した後、前記p + コレクタ領域51上に導電物質を蒸着し
て第２電極73を形成する。
【００２２】以上により製造された電力用半導体素子は
絶縁ゲート二極性トランジスタであるが、上記と同様に
してMOSFETを形成することもできる。ただし、MOSFETの
場合は、前記n - エピタキシャル層55の下部に半導体層
として高濃度の第２導電型不純物がドープされたドレイ
ン領域（図示せず）を形成し、このドレイン領域の下面
にドレイン電極（図示せず）を形成する。
絶縁ゲート二極性トランジスタであるが、上記と同様に
してMOSFETを形成することもできる。ただし、MOSFETの
場合は、前記n - エピタキシャル層55の下部に半導体層
として高濃度の第２導電型不純物がドープされたドレイ
ン領域（図示せず）を形成し、このドレイン領域の下面
にドレイン電極（図示せず）を形成する。
【００２３】
【発明の効果】以上詳細に説明したように本発明に係る
電力用半導体素子及びその製造方法によれば、ゲート電
極の面積を縮小させてゲート電極の下部のキャパシタン
スを小さくでき、電力用半導体素子のスイッチング速度
を高めることができる。
電力用半導体素子及びその製造方法によれば、ゲート電
極の面積を縮小させてゲート電極の下部のキャパシタン
スを小さくでき、電力用半導体素子のスイッチング速度
を高めることができる。
【図１】従来の技術による電力用半導体素子のレイアウ
ト図。
ト図。
【図２】前記図１の2-2'線に沿って切断した断面図。
【図３】絶縁ゲート二極性トランジスタの各端子間の内
部キャパシタンスを示す図。
部キャパシタンスを示す図。
【図４】本発明に係る電力用半導体素子のレイアウト
図。
図。
【図５】本発明に係る電力用半導体素子の実施の形態を
示し、前記図４の5-5'線に沿って切断した断面図。
示し、前記図４の5-5'線に沿って切断した断面図。
【図６】本発明に係る電力用半導体素子の製造方法の実
施の形態を示す断面図。
施の形態を示す断面図。
【図７】本発明に係る電力用半導体素子の製造方法の実
施の形態を示す断面図。
施の形態を示す断面図。
【図８】本発明に係る電力用半導体素子の製造方法の実
施の形態を示す断面図。
施の形態を示す断面図。
【図９】本発明に係る電力用半導体素子の製造方法の実
施の形態を示す断面図。
施の形態を示す断面図。
【図１０】本発明に係る電力用半導体素子の製造方法の
実施の形態を示す断面図。
実施の形態を示す断面図。
５０ 半導体層 ５５ n - エピタキシャル層 ６１ p - ウェル領域 ６７ n + ソース領域 ５７ ゲート酸化膜 ５９ ゲート電極
Claims (11)
- 【請求項１】 半導体層と、 この半導体層上に形成された低濃度第１導電型不純物ド
ープのエピタキシャル層と、 このエピタキシャル層の表面内に所定間隔で形成された
低濃度第２導電型不純物ドープの複数のウェル領域と、 この各ウェル領域内に形成された高濃度第１導電型不純
物ドープのソース領域と、 このソース領域と前記ウェル領域との接合部、及び前記
ウェル領域と前記エピタキシャル層との接合部をゲート
酸化膜を介して覆って、前記エピタキシャル層上に所定
間隔に形成され、前記ウェル領域間のエピタキシャル層
上において互いに所定間隔離れた複数のゲート電極とを
備えることを特徴とする電力用半導体素子。 - 【請求項２】 前記半導体層は、 高濃度第２導電型不純物ドープのコレクタ領域と、 このコレクタ領域上に形成された高濃度第１導電型不純
物ドープのバッファ層とからなることを特徴とする請求
項１に記載の電力用半導体素子。 - 【請求項３】 前記半導体層は、高濃度第２導電型不純
物ドープのドレイン領域であることを特徴とする請求項
１に記載の電力用半導体素子。 - 【請求項４】 前記ゲート電極上を含む前記エピタキシ
ャル層上の所定部分を覆う層間絶縁膜と、 この層間絶縁膜の除去部を介して前記ソース領域と前記
ウェル領域とに電気的に接続される第１電極と、 前記半導体層に電気的に接続される第２電極とを更に備
えることを特徴とする請求項１に記載の電力用半導体素
子。 - 【請求項５】 前記ウェル領域には、該ウェル領域の表
面から前記エピタキシャル層の一部にまで延在して高濃
度第２導電型不純物ドープのラッチアップ止め用不純物
領域を更に備えることを特徴とする請求項１に記載の電
力用半導体素子。 - 【請求項６】 半導体層上に低濃度第１導電型不純物ド
ープのエピタキシャル層を形成する段階と、 前記エピタキシャル層上にそれぞれゲート電極／ゲート
酸化膜の構造を有する複数のゲートを互いに所定間隔離
れて形成する段階と、 前記ゲート間の前記エピタキシャル層内に１つ置きに低
濃度第２導電型不純物ドープのウェル領域を形成する段
階と、 前記各ウェル領域内に高濃度第１導電型不純物ドープの
ソース領域を形成する段階とを含むことを特徴とする電
力用半導体素子の製造方法。 - 【請求項７】 前記ゲートを形成する段階は、 前記エピタキシャル層上にゲート酸化膜を形成する段階
と、 前記ゲート酸化膜上に導電層を形成する段階と、 前記導電層と前記ゲート酸化膜をパターニングする段階
とからなることを特徴とする請求項６に記載の電力用半
導体素子の製造方法。 - 【請求項８】 前記半導体層は、 高濃度第２導電型不純物ドープのコレクタ領域と、 このコレクタ領域上に形成された高濃度第１導電型不純
物ドープのバッファ層とからなることを特徴とする請求
項６に記載の電力用半導体素子の製造方法。 - 【請求項９】 前記半導体層は、高濃度第2 導電型不純
物ドープのドレイン領域であることを特徴とする請求項
６に記載の電力用半導体素子の製造方法。 - 【請求項１０】 前記ソース領域を形成する段階後に、 前記ゲート電極上を含む前記エピタキシャル層上の全面
に層間絶縁膜を形成し、一部を除去する段階と、 前記層間絶縁膜の除去部により前記ソース領域と前記ウ
ェル領域とに電気的に接続される第１電極を形成する段
階と、 前記半導体層に電気的に接続される第２電極を形成する
段階とを更に備えることを特徴とする請求項６に記載の
電力用半導体素子の製造方法。 - 【請求項１１】 前記ウェル領域を形成する段階後に、 前記ウェル領域に高濃度第２導電型不純物をドープし
て、前記ウェル領域の表面から前記エピタキシャル層の
一部にまで延在されたラッチアップ止め用不純物領域を
形成する段階を更に備えることを特徴とする請求項６に
記載の電力用半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P-72027 | 1997-12-22 | ||
| KR1019970072027A KR100287194B1 (ko) | 1997-12-22 | 1997-12-22 | 전력용반도체소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191621A true JPH11191621A (ja) | 1999-07-13 |
Family
ID=19528185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10269814A Pending JPH11191621A (ja) | 1997-12-22 | 1998-09-24 | 電力用半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11191621A (ja) |
| KR (1) | KR100287194B1 (ja) |
| DE (1) | DE19821640A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096034A (ja) * | 2005-09-29 | 2007-04-12 | Sanyo Electric Co Ltd | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19905421B4 (de) * | 1999-02-10 | 2005-07-28 | Semikron Elektronik Gmbh | Leistungshalbleiterbauelement mit reduzierter Millerkapazität |
| DE19945639A1 (de) * | 1999-09-23 | 2001-04-05 | Abb Semiconductors Ag | Bipolartransistor mit isolierter Gateelektrode (IGBT) |
-
1997
- 1997-12-22 KR KR1019970072027A patent/KR100287194B1/ko not_active IP Right Cessation
-
1998
- 1998-05-14 DE DE19821640A patent/DE19821640A1/de not_active Ceased
- 1998-09-24 JP JP10269814A patent/JPH11191621A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096034A (ja) * | 2005-09-29 | 2007-04-12 | Sanyo Electric Co Ltd | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100287194B1 (ko) | 2001-07-12 |
| DE19821640A1 (de) | 1999-06-24 |
| KR19990052536A (ko) | 1999-07-15 |
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