KR19990052536A - 전력용 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 게이트 전극 하부의 커패시턴스를 작게하여 스위칭 속도를 향상시키는 전력용 반도체 소자 및 이의 제조 방법을 개시한다. 전력용 반도체 소자는 반도체층, 상기 반도체층 상에 저농도의 제 1 도전형 불순물이 도우프된 에피택셜층, 상기 애피택셜층의 표면 하부에 저농도의 제 2 도전형 불순물이 도우프된 웰 영역들, 상기 웰 영역들 내에 고농도의 제 1 도전형 불순물이 도우프된 소오스 영역들, 및 상기 애피택셜층 상에서 게이트 산화막을 개재하여 형성되고, 상기 소오스 영역과 상기 웰 영역의 졍션부분, 및 상기 웰 영역과 상기 애피택셜층의 졍션부분을 중첩(overlap)하고 서로 소정 간격으로 이격된 게이트 전극들을 구비한다.

Description

전력용 반도체 소자 및 이의 제조 방법
본 발명은 전력용 반도체 소자에 관한 것으로, 특히 스위칭 속도를 향상시키는 전력용 반도체 소자 및 이의 제조 방법에 관한 것이다.
전력용 반도체 소자는 도통 시간을 가변함으로써 원하는 출력을 얻는 소자로서 다이오드, 다이리스터(Thyristor), 양극성 접합 트랜지스터(BJT), 모스펫(MOSFET), 절연 게이트 양극성 트랜지스터(IGBT;Insulated Gate Bipolar Transistor), 및 정전 유도 트랜지스터(SIT;Static Induction Transistor)등이 있다.
전력용 반도체 소자를 구비한 셋이 소형화, 고효율화, 및 고신뢰성화하기 위해서는 고속의 스위칭 특성을 가진 전력용 반도체 소자가 요구되고 있다.
상기 절연 게이트 양극성 트랜지스터(IGBT)는 게이트 전극에 공급하는 전압의 극성을 변화시켜 스위칭을 제어하는 전력용 반도체 소자로서 상기 모스펫(MOSFET)의 고속 스위칭 특성과 상기 양극성 접합 트랜지스터(BJT)의 대전력 특성을 겸비한다.
도 1은 종래 기술에 의한 전력용 반도체 소자의 레이아웃도이다.
도면 참조 번호 11은 게이트 전극을 형성하기 위한 마스크 패턴을, 12는 p_웰영역을 형성하기 위한 마스크 패턴을, 그리고 13은 상기 p_웰영역을 형성하기 위한 마스크 패턴(12)에 형성된 홀을 각각 나타낸다.
상기 도 1을 참조하면, 상기 p_웰영역을 형성하기 위한 마스크 패턴(12)은 세로로 길게 연장된 형태로서 서로 소정 간격 이격되어 배치되어 있고, 상기 게이트 전극을 형성하기 위한 마스크 패턴(11)은 상기 p_웰영역을 형성하기 위한 마스크 패턴(12)의 가장자리와 중첩되면서 상기 p_웰영역을 형성하기 위한 마스크 패턴(12)들 사이를 포함한다.
다시말해서, 상기 게이트 전극을 형성하기 위한 마스크 패턴(11)에는 상기 p_웰영역을 형성하기 위한 마스크 패턴(12) 내부를 관통하는 홀(13)들이 형성되어 있는데 상기 홀(13)들은 굵은 실선 및 그 내부를 나타낸다.
도 2는 상기 도 1의 2-2'선을 자른 단면도이다.
상기 도 2를 참조하면, 전력용 반도체 소자, 특히 절연 게이트 양극성 트랜지스터(IGBT)를 나타낸다.
상기 절연 게이트 양극성 트랜지스터(IGBT)는 고농도의 제 1 도전형, 예컨대 p형인 p+콜렉터 영역(21) 상에 고농도의 제 2 도전형, 예컨대 n형인 n+버퍼층(23)이 형성되어 있고 상기 n+버퍼층(23)상에는 에피택셜(epitaxial) 성장에 의해 형성된 저농도의 n_애피택셜층(25)이 형성되어 있고 상기 n_애피택셜층(25) 상에는 게이트 전극(29)/게이트 산화막(27) 구조의 게이트가 형성되어 있다.
상기 게이트 전극(29) 사이에 해당되는 상기 n_애피택셜층(25)의 표면 아래에는 불순물 이온 주입 및 열확산에 의해 형성된 저농도의 p_웰영역(31), 및 상기 p_웰영역(31)을 관통하면서 상기 n_애피택셜층(25)의 일부까지 연장된 고농도의 p+웰영역(33)이 있고, 상기 p_웰영역(31) 및 p+웰영역(33)의 표면 아래에는 n+소오스 영역(35)이 형성되어 있다.
상기 p+웰영역(33)은 상기 n+소오스 영역(35) 하부의 저항을 작게하여 래치업이 발생하지 않도록 하기 위한 것으로서 불순물 이온주입 및 열확산 공정에 의해 형성된다.
상기 n+소오스 영역(35)들 사이의 p+웰영역(33)과 상기 n+소오스 영역(35)의 일부는 에미터 전극(39)과 전기적으로 연결되고 상기 p+콜렉터 영역(21)은 콜렉터 전극(40)과 전기적으로 연결된다. 미설명된 도면 부호 37은 상기 에미터 전극(39)과 상기 게이트 전극(29)과의 전기적 절연을 위해 제공된 절연막이다.
상기에서 설명한 종래의 절연 게이트 양극성 트랜지스터(IGBT)는 게이트 전극(29)이 이웃하는 상기 p_웰영역(31)들과 그 사이의 n_애피택셜층(25) 상부에 형성되는데, 이는 상기 게이트 전극(29)과 컬렉터 전극(40) 사이의 커패시턴스(Cgc)를 크게하여 상기 절연 게이트 양극성 트랜지스터(IGBT)의 스위칭 속도를 늦어지게하는 문제점이 있다.
도 3은 절연 게이트 양극성 트랜지스터(IGBT)의 각 단자간 내부 커패시턴스을 나타낸다.
상기 도 3을 참조하면, 절연 게이트 양극성 트랜지스터(IGBT)의 내부 커패시턴스는 입력 커패시턴스(Cies), 출력 커패시턴스(Coes), 및 리버스 트랜스퍼 커패시턴스(Cres)로 구분된다.
상기 입력 커패시턴스(Cies)는 게이트와 컬렉터간 커패시턴스(Cgc)와 게이트와 에미터간 커패시턴스(Cge)의 합이고, 상기 출력 커패시턴스(Coes)는 게이트와 컬렉터간 커패시턴스(Cgc)와 컬렉터와 에미터간 커패시턴스(Cgc)의 합이고, 상기 리버스 트랜스퍼 커패시턴스(Cres)는 게이트와 컬렉터간 커패시턴스(Cgc)이다.
따라서 상기 게이트와 컬렉터간 커패시턴스(Cgc)는 입력 커패시턴스(Cies) 및 출력 커패시턴스(Coes)에도 포함되므로, 상기 절연 게이트 양극성 트랜지스터(IGBT)의 전체 커패시턴스를 작게하기 위한 가장 바람직한 방법은 상기 게이트와 컬렉터간 커패시턴스(Cgc)를 작게하는 것임을 알 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 스위칭 속도를 향상시키는 전력용 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 전력용 반도체 소자의 제조 방법을 제공하는데 있다.
도 1은 종래 기술에 의한 전력용 반도체 소자의 레이아웃도이다.
도 2는 상기 도 1의 2-2'선을 자른 단면도이다.
도 3은 절연 게이트 양극성 트랜지스터(IGBT)의 각 단자간 내부 커패시턴스을 나타낸다.
도 4는 본 발명에 의한 전력용 반도체 소자의 레이아웃도이다.
도 5는 상기 도 4의 5-5'선을 자른 단면도이다.
도 6 내지 도 10은 본 발명의 바람직한 실시예에 의한 전력용 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 상기 도 4의 5-5'선을 자른 단면도들이다.
상기 과제를 이루기 위한 전력용 반도체 소자는 반도체층, 상기 반도체층 상에 저농도의 제 1 도전형 불순물이 도우프된 에피택셜층, 상기 애피택셜층의 표면 하부에 저농도의 제 2 도전형 불순물이 도우프된 웰 영역들, 상기 웰 영역들 내에 고농도의 제 1 도전형 불순물이 도우프된 소오스 영역들, 및 상기 애피택셜층 상에서 게이트 산화막을 개재하여 형성되고, 상기 소오스 영역과 상기 웰 영역의 졍션부분, 및 상기 웰 영역과 상기 애피택셜층의 졍션부분을 중첩(overlap)하고 서로 소정 간격으로 이격된 게이트 전극들을 구비하는 것을 특징으로 하는 전력용 반도체 소자를 제공한다.
상기 반도체 층은 고농도의 제 2 도전형 불순물이 도우프된 컬렉터 영역, 및 상기 컬렉터 영역 상에 고농도의 제 1 도전형 불순물이 도우프된 버퍼층으로 이루어진 것이 바람직하다.
상기 반도체 층은 고농도의 제 2 도전형 불순물이 도우프된 드레인 영역인 것이 바람직하다.
또한 상기 전력용 반도체 소자는 상기 게이트 전극과 상기 웰 영역들 사이의 에피택셜층을 덮는 층간 절연막, 상기 층간 절연막에 의해 상기 게이트 전극과 전기적으로 절연되며 상기 소오스 영역들과 상기 웰 영역들을 전기적으로 연결하는 제 1 전극, 및 상기 반도체층을 전기적으로 연결하는 제 2 전극을 더 구비하는 것이 바람직하고, 이때 상기 웰영역들 사이의 에피택셜층 상부에 형성된 게이트 전극들 사이의 이격 거리가 클수록 상기 게이트 전극과 상기 제 2 전극 사이의 커패시턴스가 작아진다.
또한 상기 전력용 반도체 소자는 상기 웰영역에서 상기 애피택셜층의 일부까지 연장되고 고농도의 제 2 도전형 불순물이 도우프된 래치업 방지용 불순물 영역을 더 구비하는 것이 바람직하다.
상기 다른 과제를 이루기 위한 전력용 반도체 소자의 제조 방법은, 반도체층 상에 저농도의 제 1 도전형 불순물로 도우프된 에피택셜층을 형성한다. 상기 애피택셜층 상에 서로 소정 간격으로 이격된 게이트 전극/게이트 산화막 구조의 게이트들을 형성한다. 상기 게이트들 사이를 교번하여 상기 에피택셜층에 저농도의 제 2 도전형 불순물을 도우프하여 웰 영역들을 형성한다. 상기 웰 영역들 내에 고농도의 제 1 도전형 불순물을 도우프하여 그 일측이 상기 게이트와 인접하면서 서로 소정 간격 이격된 소오스 영역들을 형성한다.
상기 게이트를 형성하는 공정은 먼저 상기 에피택셜층 상에 게이트 산화막을 형성하고 상기 게이트 산화막 상에 도전층을 형성한다. 이어서 소정 간격으로 이격되고 상기 소오스 영역과 상기 웰 영역의 졍션부분, 및 상기 웰 영역과 상기 애피택셜층의 졍션부분을 중첩(overlap)하도록 상기 도전층과 게이트 산화막을 패터닝한다.
상기 반도체 층은 고농도의 제 2 도전형 불순물이 도우프된 컬렉터 영역; 및
상기 컬렉터 영역 상에 고농도의 제 1 도전형 불순물이 도우프된 버퍼층으로 이루어진 것이 바람직하다.
상기 반도체 층은 고농도의 제 2 도전형 불순물이 도우프된 드레인 영역인 것이 바람직하다.
상기 소오스 영역을 형성하는 단계 후 상기 게이트와 상기 웰 영역들 사이의 에피택셜층을 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 의해 상기 게이트 전극과 전기적으로 절연되고 상기 소오스 영역들과 상기 웰 영역들을 전기적으로 연결하는 제 1 전극을 형성한다. 이어서 상기 반도체층을 전기적으로 연결하는 제 2 전극을 형성한다. 이때 상기 에패택셜층 상부에서의 게이트들 사이의 이격 거리를 크게하여 상기 게이트와 상기 제 2 전극 사이의 커패시턴스를 감소시키는 것이 바람직하다.
상기 웰 영역들을 형성하는 단계후 상기 웰 영역들에 고농도의 제 2 도전형 불순물을 도우프하여 상기 웰 영역에서 상기 애피택셜층의 일부까지 연장된 래치업 방지용 불순물 영역을 형성하는 단계를 더 구비하는 것이 바람직하다.
따라서 본 발명에 의한 전력용 반도체 소자 및 이의 제조 방법은 게이트 전극의 면적을 줄임으로써 게이트 전극 하부의 커패시턴스를 작게하여 전력용 반도체 소자의 스위칭 속도를 향상시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명에 의한 전력용 반도체 소자의 레이아웃도이다.
도면 참조 번호 41은 게이트 전극을 형성하기 위한 마스크 패턴을, 42는 p_웰영역을 형성하기 위한 마스크 패턴, 43·44는 상기 p_웰영역을 형성하기 위한 마스크 패턴(42)에 형성된 제 1 및 제 2 홀을 각각 나타낸다.
상기 도 4를 참조하면, 상기 p_웰영역을 형성하기 위한 마스크 패턴(42)은 세로로 길게 연장된 형태로서 서로 소정 간격 이격되어 배치되어 있고, 상기 게이트 전극을 형성하기 위한 마스크 패턴(41)은 상기 p_웰영역을 형성하기 위한 마스크 패턴(42)의 가장자리와 중첩된다.
상기 게이트 전극을 형성하기 위한 마스크 패턴(41)에는 굵은 실선 및 그 내부를 나타내는 제 1 홀(43)들 및 제 2 홀(44)들이 형성되어 있는데, 상기 제 1 홀(43)들은 상기 p_웰영역을 형성하기 위한 마스크 패턴(42) 내부를 관통한다.
상기 제 2 홀(44)들은 상기 제 1 홀(43)들 사이에 형성되는데, 이는 상기 제 1 홀(43)들 사이에서 게이트 전극을 이격시키기 위한 것이다.
도 5는 상기 도 4의 5-5'선을 자른 단면도이다.
도면 참조 번호 50은 반도체층을, 51은 p_콜렉터 영역을, 53은 n+버퍼층을, 55는 n_에피택셜층을, 57은 게이트 산화막을, 59는 게이트 전극을, 61은 p_웰 영역을, 65는 p+웰 영역을, 67은 n+소오스 영역을, 69는 절연막을, 71은 제 1 전극을, 그리고 73은 제 2 전극을 각각 나타낸다.
도 5는 상기 도 4의 5-5'선을 자른 단면도이다.
상기 도 5를 참조하면, 반도체층(50)상에 에피택셜(epitaxial) 성장에 의해 형성된 저농도의 제 1 도전형, 예컨대 n형(n_)인 n_에피택셜층(55)이 형성되어 있고 상기 n_에피택셜층(55) 상에는 게이트 전극(59)/게이트 산화막(57) 구조의 게이트들이 형성되어 있다.
상기 게이트 전극(59)들 사이에 해당되는 상기 n_에피택셜층(55)의 표면 아래에는 저농도의 제 2 도전형, 예턴대 p형(p_)인 p_웰영역(61), 및 상기 p_웰영역(61)을 관통하면서 상기 n_에피택셜층(55)의 일부까지 연장된 고농도의 p+웰영역(63)이 있고, 상기 p_웰영역(61) 및 p+웰영역(63)의 표면 아래에는 n+소오스 영역(67)이 형성되어 있다.
상기 p+웰영역(65)은 상기 n+소오스 영역(67) 하부의 저항을 작게하여 래치업이 발생하지 않도록 하기 위한 것으로서 불순물 이온주입 및 열확산 공정에 의해 형성된다.
상기 n+소오스 영역(67)들 사이의 p+웰영역(65)과 상기 n+소오스 영역(67)의 일부는 제 1 전극(71)과 전기적으로 연결된다.
상기 게이트 전극(59)을 상세히 살펴보면, 상기 n+소오스 영역(67)과 상기 p_웰 영역(61)의 졍션부분, 및 상기 p_웰 영역(61)과 상기 n_애피택셜층(55)의 졍션부분을 중첩(overlap)한다. 특히 상기 n_애피택셜층(55) 상부에서는 서로 소정 간격 이격됨으로써 상기 게이트 전극(59)의 면적이 작아지는데, 이는 상기 게이트 전극(59)하부의 커패시턴스(C)를 감소시켜서 상기 전력용 반도체 소자의 스위칭 속도를 증가시키기 위한 것이다. 이때 상기 게이트 전극(59)들 사이의 이격 거리가 클수록 상기 커패시턴스(C)는 더욱 작아진다.
상기와 같은 구조의 게이트 전극(59)은 절연 게이트 양극성 트랜지스터(IGBT), 모스펫(MOSFET)등의 전력용 반도체 소자에 적용될 수 있다.
상기와 같은 구조의 게이트 전극(59)을 적용하여 절연 게이트 양극성 트랜지스터(IGBT)를 형성할 경우, 상기 반도체층(50)은 고농도의 제 2 도전형 불순물, 예컨대 p+가 도우프된 콜렉터 영역(51) 및 상기 콜렉터 영역(51) 상에 고농도의 제 1 도전형 불순물, 예턴대 n+가 도우프된 버퍼층(53)으로 이루어지고 이때 상기 콜렉터 영역(51)은 제 2 전극(73)과 전기적으로 연결된다.
또한 모스펫(MOSFET)을 형성할 경우, 상기 반도체층(50)은 고농도의 제 2 도전형 불순물이 도우프된 드레인 영역(도시하지 않음)으로 이루어진다.
미설명된 도면 부호 69는 상기 제 1 전극(71)과 상기 게이트 전극(59)과의 전기적 절연을 위해 제공된 절연막이다.
도 6 내지 도 10은 본 발명의 바람직한 실시예에 의한 전력용 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 상기 도 4의 5-5'선을 자른 단면도들이다.
상기 도 6을 참조하면, 고농도의 제 2 도전형 불순물, 예컨대 p+가 도우프된 p+콜렉터 영역(51) 상에 에피택셜 방법을 이용하여 제 1 도전형의 불순물, 예컨대 인(P)이 도우프된 고농도의 n+버퍼층(53) 및 저농도의 n_에피택셜층(55)을 차례로 형성한다.
이어서 상기 n_에피택셜층(55) 상에 산화막을 성장시킨 후, 상기 산화막 상에 도전 물질, 예컨대 불순물이 도우프된 폴리실리콘막을 형성하고, 사진 식각 공정, 즉 게이트 전극을 형성하기 위한 마스크 패턴(도 4의 41)을 이용하여 상기 폴리실리콘막과 산화막을 패터닝함으로써 게이트 전극(59)/게이트 산화막(57) 구조의 게이트를 형성한다.
이때 상기 게이트 전극(59)들 사이에는 상기 n_에피택셜층(55)을 노출시키는 제 1 개구부(60a)와 제 2 개구부(60b)가 형성되는데, 상기 제 1 개구부(60a)는 게이트 전극을 형성하기 위한 마스크 패턴(도 4의 41)의 제 1 홀(도 4의 43)에 의해 상기 폴리실리콘막/산화막이 식각된 것으로서 상기 제 1 개구부(60a)에 의해 노출된 n_에피택셜층(55)에는 이후 공정에서 p_웰영역이 형성된다.
상기 제 2 개구부(60b)는 상기 게이트 전극을 형성하기 위한 마스크 패턴(도 4의 41)의 제 2 홀(도 4의 44)에 의해 상기 폴리실리콘막/산화막이 식각된 것이다.
상기와 같이 제 2 개구부(60b)를 형성하여 상기 게이트 전극(59)을 이격시키는 이유는, 상기 게이트 전극(59)의 면적을 줄임으로써 상기 게이트 전극(59)과 이후 공정에서 형성될 제 2 전극간의 커패시턴스(C)를 감소시키기 위한 것이다.
이때 상기 게이트 전극(59)들 사이의 이격 거리가 클수록 상기 커패시턴스(C)는 더욱 작아진다.
상기 도 7을 참조하면, p_웰영역을 형성하기 위한 마스크 패턴(도 4의 42)을 이용하여 상기 제 2 개구부(60b)를 제외한 상기 제 1 개구부(60a)를 통해 제 2도전형, 예컨대 보론(B)과 같은 P형의 불순물을 저농도로 주입한 후, 소정 온도로 열처리하여 상기 불순물들을 확산시킴으로써 상기 n_에피택셜층(55)에 p_웰영역(61)을 형성한다.
상기 도 8을 참조하면, 상기 제 2 개구부(60b)에 P형의 불순물을 고농도로 주입하여 상기 p_웰영역(61)의 소정 깊이에 p+불순물층(62)을 형성한다.
이어서 상기 p+불순물층(62)이 형성된 결과물 상에 절연막, 예컨대 질화막을 증착한 후 n+소오스층이 형성될 부분에 개구부를 갖도록 패터닝함으로써 절연막 패턴(63)을 형성하고, 상기 절연막 패턴(63)을 마스크로 사용하여 상기 p-웰영역(61)에 n형의 불순물 이온을 고농도로 주입하여 n+소오스층(64)을 형성한다.
이때 상기 n형의 불순물 이온을 주입할 때 주입 에너지를 적절히 조절하여 상기 n+소오스층(64)이 상기 p+불순물층(62)과 상기 p-웰영역(61)의 표면 사이에 위치하도록한다.
도 9를 참조하면, 상기 절연막 패턴(63)을 제거하고 상기 결과물을 소정의 온도에서 열처리함으로써 상기 n+소오스층(64) 및 상기 p+불순물층(62)의 불순물 이온들이 확산되어 각각 n+소오스 영역(67) 및 p+웰영역(65)을 형성한다.
이때 상기 n+소오스층(64) 및 상기 p+불순물층(62)의 불순물 이온의 농도의 차이 확산 속도의 차이에 의해 상기 n+소오스 영역(67)은 상기 p-웰영역(61)의 표면 아래에 얕게 형성되고 상기 p+웰영역(65)은 상기 p-웰영역(61)을 관통하여 상기 n_에피택셜층(55)의 일부까지 연장되도록 형성한다.
또한 상기 게이트 전극(59)은 상기 p-웰영역(61)과 상기 n+소오스 영역(67)의 졍션(junction) 부분, 및 상기 p-웰영역(61)과 상기 n_에피택셜층(55)의 졍션 부분이 포함되도록 상기 n+소오스 영역(67), p-웰영역(61), n_에피택셜층(55)의 일부를 중첩(overlap)한다.
도 10을 참조하면,상기 결과물 상에 절연막(69), PSG(Phosphorous Silicate Glass)와 같은 유동성 산화물을 증착한 후 열처리하여 리플로우시킨다. 상기 n+소오스영역(67)의 일부 및 상기 n+소오스영역(67)들 사이의 p+웰영역(65)을 노출시키는 콘택홀이 형성되도록 상기 절연막(69)을 패터닝한다.
이어서 상기 콘택홀이 형성된 결과물 상에 도전 물질, 예컨대 알루미늄(Al)을 증착한 후 패터닝함으로써 상기 n+소오스영역(67) 및 상기 p+웰영역(65)의 일부와 전기적으로 연결된 제 1 전극(71)을 형성한다.
상기 p+콜렉터 영역(51)이 위로 향하도록 상기 결과물을 거꾸로 한 후 상기 p+콜렉터 영역(51)상에 도전 물질을 증착하여 제 2 전극(73)을 형성한다.
상기에서 설명된 본 발명에 의한 전력용 반도체 소자의 실시예는 절연 게이트 양극성 트랜지스터(IGBT)이다. 다른 실시예로서 모스펫(MOSFET)을 형성할 수 있는데, 상기 모스펫(MOSFET)은 상기 n_에피택셜층(55) 하부에 고농도의 제 2 도전형 불순물이 도우프된 드레인 영역(도시하지 않음)과 상기 드레인 영역을 전기적으로 연결하는 드레인 전극(도시하지 않음)을 구비한다.
이상 본 발명의 실시예를 들어 상세히 설명하였으나 본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 전력용 반도체 소자 및 이의 제조 방법은 게이트 전극의 면적을 줄임으로써 게이트 전극 하부의 커패시턴스를 작게하여 전력용 반도체 소자의 스위칭 속도를 향상시킨다.

Claims (13)

  1. 반도체층;
    상기 반도체층 상에 저농도의 제 1 도전형 불순물이 도우프된 에피택셜층;
    상기 애피택셜층의 표면 하부에 저농도의 제 2 도전형 불순물이 도우프된 웰 영역들;
    상기 웰 영역들 내에 고농도의 제 1 도전형 불순물이 도우프된 소오스 영역들; 및
    상기 애피택셜층 상에서 게이트 산화막을 개재하여 형성되고, 상기 소오스 영역과 상기 웰 영역의 졍션부분, 및 상기 웰 영역과 상기 애피택셜층의 졍션부분을 중첩(overlap)하고 서로 소정 간격으로 이격된 게이트 전극들을 구비하는 것을 특징으로 하는 전력용 반도체 소자.
  2. 제 1 항에 있어서, 상기 반도체 층은
    고농도의 제 2 도전형 불순물이 도우프된 컬렉터 영역; 및
    상기 컬렉터 영역 상에 고농도의 제 1 도전형 불순물이 도우프된 버퍼층으로 이루어진 것을 특징으로 하는 전력용 반도체 소자.
  3. 제 1 항에 있어서, 상기 반도체 층은
    고농도의 제 2 도전형 불순물이 도우프된 드레인 영역인 것을 특징으로 하는 전력용 반도체 소자.
  4. 제 1 항에 있어서, 상기 전력용 반도체 소자는
    상기 게이트 전극과 상기 웰 영역들 사이의 에피택셜층을 덮는 층간 절연막;
    상기 층간 절연막에 의해 상기 게이트 전극과 전기적으로 절연되며 상기 소오스 영역들과 상기 웰 영역들을 전기적으로 연결하는 제 1 전극; 및
    상기 반도체층을 전기적으로 연결하는 제 2 전극을 더 구비하는 것을 특징으로하는 전력용 반도체 소자.
  5. 제 4 항에 있어서, 상기 전력용 반도체 소자는
    상기 웰영역들 사이의 에피택셜층 상부에 형성된 게이트 전극들 사이의 이격 거리가 클수록 상기 게이트 전극과 상기 제 2 전극 사이의 커패시턴스가 작아지는 것을 특징으로하는 전력용 반도체 소자.
  6. 제 1 항에 있어서, 상기 전력용 반도체 소자는
    상기 웰영역에서 상기 애피택셜층의 일부까지 연장되고 고농도의 제 2 도전형 불순물이 도우프된 래치업 방지용 불순물 영역을 더 구비하는 것을 특징으로하는 전력용 반도체 소자.
  7. 반도체층 상에 저농도의 제 1 도전형 불순물로 도우프된 에피택셜층을 형성하는 단계;
    상기 애피택셜층 상에 서로 소정 간격으로 이격된 게이트 전극/게이트 산화막 구조의 게이트들을 형성하는 단계;
    상기 게이트들 사이를 교번하여 상기 에피택셜층에 저농도의 제 2 도전형 불순물을 도우프하여 웰 영역들을 형성하는 단계; 및
    상기 웰 영역들 내에 고농도의 제 1 도전형 불순물을 도우프하여 그 일측이 상기 게이트와 인접하면서 서로 소정 간격 이격된 소오스 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서, 상기 게이트는
    상기 에피택셜층 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 도전층을 형성하는 단계; 및
    소정 간격으로 이격되고 상기 소오스 영역과 상기 웰 영역의 졍션부분, 및 상기 웰 영역과 상기 애피택셜층의 졍션부분을 중첩(overlap)하도록 상기 도전층과 게이트 산화막을 패터닝하는 단계로 이루어지는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서, 상기 반도체 층은
    고농도의 제 2 도전형 불순물이 도우프된 컬렉터 영역; 및
    상기 컬렉터 영역 상에 고농도의 제 1 도전형 불순물이 도우프된 버퍼층으로 이루어진 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서, 상기 반도체 층은
    고농도의 제 2 도전형 불순물이 도우프된 드레인 영역인 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  11. 제 7 항에 있어서, 상기 소오스 영역을 형성하는 단계 후
    상기 게이트와 상기 웰 영역들 사이의 에피택셜층을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 의해 상기 게이트 전극과 전기적으로 절연되고 상기 소오스 영역들과 상기 웰 영역들을 전기적으로 연결하는 제 1 전극을 형성하는 단계; 및
    상기 반도체층을 전기적으로 연결하는 제 2 전극을 형성하는 단계를 더 구비하는 것을 특징으로하는 전력용 반도체 소자의 제조 방법.
  12. 제 7 항에 있어서, 상기 에패택셜층 상부에서의 게이트들 사이의 이격 거리를 크게하여 상기 게이트와 상기 제 2 전극 사이의 커패시턴스를 감소시키는 것을 특징으로하는 전력용 반도체 소자의 제조 방법.
  13. 제 7 항에 있어서, 상기 웰 영역들을 형성하는 단계후
    상기 웰 영역들에 고농도의 제 2 도전형 불순물을 도우프하여 상기 웰 영역에서 상기 애피택셜층의 일부까지 연장된 래치업 방지용 불순물 영역을 형성하는 단계를 더 구비하는 것을 특징으로하는 전력용 반도체 소자의 제조 방법.
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