JPH01291468A - パワーｍｏｓｆｅｔ及びその製造方法 - Google Patents
パワーｍｏｓｆｅｔ及びその製造方法Info
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- JPH01291468A JPH01291468A JP63122309A JP12230988A JPH01291468A JP H01291468 A JPH01291468 A JP H01291468A JP 63122309 A JP63122309 A JP 63122309A JP 12230988 A JP12230988 A JP 12230988A JP H01291468 A JPH01291468 A JP H01291468A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はオン抵抗Ｒｏｓ（ｏｎ）を低減したＤＳＡ（Ｄ
１ｆｆｕｓ ｉｏｎ−５ｅｌｆ−Ａｌｉｇｎｍｅｎｔ
）構造のパワーＭＯＳＦＥＴの製造方法に関する。
１ｆｆｕｓ ｉｏｎ−５ｅｌｆ−Ａｌｉｇｎｍｅｎｔ
）構造のパワーＭＯＳＦＥＴの製造方法に関する。
（ロ）従来の技術
パワーＭＯＳ Ｆ ＥＴは一平面上に多数の素子（セル
）を等間隔に並べることにより高耐圧化と大電流化が図
られ、高電圧高速スイッチング用として使用されている
。この様なパワーＭＯＳ Ｆ ＥＴにおいて、耐圧は主
にドレインとなるＮ型基体の比抵抗ρと厚さｄとで決定
され、耐圧を向上するには比抵抗ρを高く、厚さｄを厚
く設定すれば良い。ところが、Ｎ型基体の比抵抗ρを高
くするとオン動作時に生じるオン抵抗Ｒ，，（ｏｎ）が
高くなり、消費電力が大きくなって望ましくない。しか
しオン抵抗Ｒｎ５（ｏｎ）を下げる為にドレインの平面
積Ａを増加する（チャンネル断面積を大きくする）こと
はチップサイズを大きくし集積度を低下きせる。
）を等間隔に並べることにより高耐圧化と大電流化が図
られ、高電圧高速スイッチング用として使用されている
。この様なパワーＭＯＳ Ｆ ＥＴにおいて、耐圧は主
にドレインとなるＮ型基体の比抵抗ρと厚さｄとで決定
され、耐圧を向上するには比抵抗ρを高く、厚さｄを厚
く設定すれば良い。ところが、Ｎ型基体の比抵抗ρを高
くするとオン動作時に生じるオン抵抗Ｒ，，（ｏｎ）が
高くなり、消費電力が大きくなって望ましくない。しか
しオン抵抗Ｒｎ５（ｏｎ）を下げる為にドレインの平面
積Ａを増加する（チャンネル断面積を大きくする）こと
はチップサイズを大きくし集積度を低下きせる。
上記欠点を解消する為、ドレインとなるＮ型基体表面層
の比抵抗を基体のものより低くする技術が例えば特開昭
５８−６８９７９号（ＨＯＩＬ２９／７８〉に記載され
ている。
の比抵抗を基体のものより低くする技術が例えば特開昭
５８−６８９７９号（ＨＯＩＬ２９／７８〉に記載され
ている。
斯る改良されたパワーＭＯＳＦＥＴの製造方法は、
（ａ）先ず第３図Ａに示す如く、Ｎ＋型層（１）を有す
るＮ型基体（２）の表面に深いＰ型層（３）を形成し、
素子領域全面にリン（Ｐ）のイオン注入又はデポジット
を行ってＮ型層（４）を形成する。
るＮ型基体（２）の表面に深いＰ型層（３）を形成し、
素子領域全面にリン（Ｐ）のイオン注入又はデポジット
を行ってＮ型層（４）を形成する。
（ｂ）次に第３図Ｂに示すように、基体（？）表面に形
成したゲート酸化膜（５）の上にポリシリコン（Ｐｏｌ
ｙ−５ｉｌｉｃｏｎ）から成るゲート電極（６）を形成
し、このゲート電極（５）をマスクに利用してボロン（
Ｂ）をイオン注入した後、全体に熱処理を加えることに
よってチャンネル部（７）とＮ型層（４）を拡散する。
成したゲート酸化膜（５）の上にポリシリコン（Ｐｏｌ
ｙ−５ｉｌｉｃｏｎ）から成るゲート電極（６）を形成
し、このゲート電極（５）をマスクに利用してボロン（
Ｂ）をイオン注入した後、全体に熱処理を加えることに
よってチャンネル部（７）とＮ型層（４）を拡散する。
（ｃ）次に第３図Ｃに示すように、ゲート酸化膜（６）
−上にレジスト膜を形成し、Ｐ型層（３）の表面にソー
スとなるＮ１型層（８）を選択的に形成した後、全面に
ＣＶＤ酸化膜（９）を堆積させると共に、この酸化膜（
９）にコンタクトホールを開孔してソース電極（１０）
を配設する。
−上にレジスト膜を形成し、Ｐ型層（３）の表面にソー
スとなるＮ１型層（８）を選択的に形成した後、全面に
ＣＶＤ酸化膜（９）を堆積させると共に、この酸化膜（
９）にコンタクトホールを開孔してソース電極（１０）
を配設する。
このようにドレインとなる基体（？）表面にＮ型層（４
）を形成し、基体（？）表面の比抵抗を減じることによ
ってＭＯＳＦＥＴのオン抵抗Ｒｏｓ（ｏｎ）を低減する
ものである。
）を形成し、基体（？）表面の比抵抗を減じることによ
ってＭＯＳＦＥＴのオン抵抗Ｒｏｓ（ｏｎ）を低減する
ものである。
（ハ）発明がか決しようとする課題
しかしながら、基体（地表面の不純物濃度を上げること
は、ゲート電極（６）下部に存在する寄生容量を増大せ
しめ、ＭＯＳＦＥＴのスイッチング速度の向上を防げる
欠点があった。また、上記製造方法はチャンネル部にも
Ｎ型層（りを形成するドナー不純物を均一にイオン注入
する為、第４図に示すように、チャンネル部（７）表面
のアクセプタ不純物がＮ型層（４〉のドナー不純物によ
って相殺され、実効チャンネル長Ｌ１が本来のチャンネ
ル長し、よりも短くなる短チャンネル効果を増長する欠
点があった。
は、ゲート電極（６）下部に存在する寄生容量を増大せ
しめ、ＭＯＳＦＥＴのスイッチング速度の向上を防げる
欠点があった。また、上記製造方法はチャンネル部にも
Ｎ型層（りを形成するドナー不純物を均一にイオン注入
する為、第４図に示すように、チャンネル部（７）表面
のアクセプタ不純物がＮ型層（４〉のドナー不純物によ
って相殺され、実効チャンネル長Ｌ１が本来のチャンネ
ル長し、よりも短くなる短チャンネル効果を増長する欠
点があった。
（ニ）課題を解決するための手段
本発明は衛士した欠点に鑑み成され、ドレインとなる基
体（１１）表面にＮ型低抵抗領域（１７）を形成して表
面領域の比抵抗を低減すると共に、低抵抗領域（１７）
上部のゲート電極（１８）に開孔部（２０）を設けるこ
とにより、低オン抵抗Ｒｏｓ（ｏｎ）化と高速スイッチ
ング特性の両立を実現することを特徴とする。
体（１１）表面にＮ型低抵抗領域（１７）を形成して表
面領域の比抵抗を低減すると共に、低抵抗領域（１７）
上部のゲート電極（１８）に開孔部（２０）を設けるこ
とにより、低オン抵抗Ｒｏｓ（ｏｎ）化と高速スイッチ
ング特性の両立を実現することを特徴とする。
また、上記構造を実現する為本願の製造方法は、先ずゲ
ート電極（１８）に開孔部り２０〉を形成すると共に、
この開孔部（２０）を利用して選択的に低抵抗領域（１
７）を形成することを特徴とする。
ート電極（１８）に開孔部り２０〉を形成すると共に、
この開孔部（２０）を利用して選択的に低抵抗領域（１
７）を形成することを特徴とする。
（＊）作用
本発明によれば、低抵抗領域（１７）を設けることでド
レイン電流経路の抵抗成分を減少する一方、低抵抗領域
（１７）上部の、ゲート電極（１８）を除去するので、
ゲート電極（１８）下に余分な寄生容量を作らずに済む
。
レイン電流経路の抵抗成分を減少する一方、低抵抗領域
（１７）上部の、ゲート電極（１８）を除去するので、
ゲート電極（１８）下に余分な寄生容量を作らずに済む
。
また、低抵抗領域（１７）を選択的に形成することでチ
ャンネル部（１６）のアクセプタ不純物の相殺を抑え、
さらにはゲート電極（１８）の開孔部（２０）を利用し
て低抵抗領域（１７）の形成を行うので、工程の簡略化
が図れる。
ャンネル部（１６）のアクセプタ不純物の相殺を抑え、
さらにはゲート電極（１８）の開孔部（２０）を利用し
て低抵抗領域（１７）の形成を行うので、工程の簡略化
が図れる。
（へ）実施例
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は本願のパワーＭＯＳＦＥＴの断面構造を示すも
ので、（１１）は裏面にＮ＋型Ｊｌ（１２）を有するド
レインとなるＮ型半導体基体、（１３）は基体（１１）
表面に形成した深いＰ型拡散領域、（１４）は浅いＰ型
拡散領域、（１５）はＰ型拡散領域（１３）（１４）の
−部表面に形成したＮ１型ソース領域で、ソース領域（
１５）と基体（旦）表面に挾まれた浅いＰ型拡散領域（
１４）表面がＭＯＳセルのチャンネル部（１６）となる
。（１７）はチャンネル部（１６）と隣接する基体（１
１）表面に前記チャンネル部（１６）と境を接するよう
に選択的に形成されたＮ型の低抵抗領域で、この低抵抗
領域（１７）は基体（１１）Ｎ型層よりも比抵抗が小さ
くなるような不純物濃度に設定してあり、且つ低抵抗領
域（１７）を形成するドナー不純物は浅いＰ型拡散領域
（１３）（１４）表面には導入されておらず、両者は横
方向拡散によってのみ接触するように制御されている。
ので、（１１）は裏面にＮ＋型Ｊｌ（１２）を有するド
レインとなるＮ型半導体基体、（１３）は基体（１１）
表面に形成した深いＰ型拡散領域、（１４）は浅いＰ型
拡散領域、（１５）はＰ型拡散領域（１３）（１４）の
−部表面に形成したＮ１型ソース領域で、ソース領域（
１５）と基体（旦）表面に挾まれた浅いＰ型拡散領域（
１４）表面がＭＯＳセルのチャンネル部（１６）となる
。（１７）はチャンネル部（１６）と隣接する基体（１
１）表面に前記チャンネル部（１６）と境を接するよう
に選択的に形成されたＮ型の低抵抗領域で、この低抵抗
領域（１７）は基体（１１）Ｎ型層よりも比抵抗が小さ
くなるような不純物濃度に設定してあり、且つ低抵抗領
域（１７）を形成するドナー不純物は浅いＰ型拡散領域
（１３）（１４）表面には導入されておらず、両者は横
方向拡散によってのみ接触するように制御されている。
（１Ｂ）は前記チャンネル部（１６）上に絶縁膜（１
９）を介して配設した多結晶シリコン（Ｐｏｔｙ−５ｉ
ｌｉｃｏｎ）から成るゲート電極で、低抵抗領域（１７
）上のＭＯ８動作に寄与しない部分には所望形状の開孔
部（２０）が設けられている。（２１）はＮ“型ソース
領域（１５）と深いＰ型拡散領域（１３）の両方にオー
ミックコンタクトするソース電極、（２２）はドレイン
電極である。
９）を介して配設した多結晶シリコン（Ｐｏｔｙ−５ｉ
ｌｉｃｏｎ）から成るゲート電極で、低抵抗領域（１７
）上のＭＯ８動作に寄与しない部分には所望形状の開孔
部（２０）が設けられている。（２１）はＮ“型ソース
領域（１５）と深いＰ型拡散領域（１３）の両方にオー
ミックコンタクトするソース電極、（２２）はドレイン
電極である。
このように、ドレインとなる基体（１１）表面に低比抵
抗の低抵抗領域（１７）を設けることでドレイン電流の
経路に存在する抵抗成分を低減し、動作時のオン抵抗Ｒ
ｉ＋５（ｏｎ）を低減できる。一方、基体（ｌＬ）表面
の不純物濃度を増すことで基体（１１）とゲート電極（
１８）間の寄生容量が増大する方向に働くが、斯る構造
ではＭＯ８動作に寄与しない低抵抗領域（１７）上部の
ゲート電極（１８）に開孔部（２０）を設けたので、余
分な寄生容量を増大きせずに済み、高速化を防げない、
また、本願の低抵抗領域（１７）を形成するドナー不純
物はドレインとなる部分の基体（１１）表面にのみ選択
的に形成するので、チャンネル部（１６）のアクセプタ
不純物が相殺されることによる短チャンネル効果は無い
。
抗の低抵抗領域（１７）を設けることでドレイン電流の
経路に存在する抵抗成分を低減し、動作時のオン抵抗Ｒ
ｉ＋５（ｏｎ）を低減できる。一方、基体（ｌＬ）表面
の不純物濃度を増すことで基体（１１）とゲート電極（
１８）間の寄生容量が増大する方向に働くが、斯る構造
ではＭＯ８動作に寄与しない低抵抗領域（１７）上部の
ゲート電極（１８）に開孔部（２０）を設けたので、余
分な寄生容量を増大きせずに済み、高速化を防げない、
また、本願の低抵抗領域（１７）を形成するドナー不純
物はドレインとなる部分の基体（１１）表面にのみ選択
的に形成するので、チャンネル部（１６）のアクセプタ
不純物が相殺されることによる短チャンネル効果は無い
。
上記本願の構造を達成する製造方法の一例を以下に説明
する。
する。
先ず第２図Ａに示すように、シリコン単結晶ウェハから
ドレイン取出側となる裏面にＮ０型層（１２〉を有する
Ｎ型基体（１１）を用意し、基体（１１）表面に形成し
た酸化膜（２３）パターンをマスクとして深いＰ′″型
層（１３）を形成するポロン（Ｂ）をイオン注入又はデ
ポジットする。前記Ｎ”−Ｎ基体（１１）はＮ型シリコ
ンウェハにＮ型不純物を拡散するか、若しくはＮ４型シ
リコンウエハ上にエピタキシャル成長によりＮ型層を形
成して製造する。
ドレイン取出側となる裏面にＮ０型層（１２〉を有する
Ｎ型基体（１１）を用意し、基体（１１）表面に形成し
た酸化膜（２３）パターンをマスクとして深いＰ′″型
層（１３）を形成するポロン（Ｂ）をイオン注入又はデ
ポジットする。前記Ｎ”−Ｎ基体（１１）はＮ型シリコ
ンウェハにＮ型不純物を拡散するか、若しくはＮ４型シ
リコンウエハ上にエピタキシャル成長によりＮ型層を形
成して製造する。
次に第２図Ｂに示すように、基体（１１）全体に熱処理
を加えて深いＰ４型層（１３）を拡散する。その後、図
示しないがＭＯ８素子が形成される領域を囲む位置にＮ
′″型のチャンネルストッパ等を形成する。
を加えて深いＰ４型層（１３）を拡散する。その後、図
示しないがＭＯ８素子が形成される領域を囲む位置にＮ
′″型のチャンネルストッパ等を形成する。
次に第２図Ｃに示すように、基体（１１）のＭＯ９素子
形成予定領域表面の酸化膜（２３）を除去し、基体（１
１）表面を熱酸化して膜厚１０００人のゲート酸化膜（
２４）を形成する。その上に、今度はＣＶＤ法等を利用
してゲート電極（１８）になる多結晶シリコン層（２５
）を堆積する。
形成予定領域表面の酸化膜（２３）を除去し、基体（１
１）表面を熱酸化して膜厚１０００人のゲート酸化膜（
２４）を形成する。その上に、今度はＣＶＤ法等を利用
してゲート電極（１８）になる多結晶シリコン層（２５
）を堆積する。
次に第２図りに示すように、通常のフォトリングラフイ
ー技術を利用して多結晶シリコンＪ’（ｉ（２５）をパ
ターニングし、酸化膜（２４）上にゲート電極（１８）
を形成する。その後ゲート電極（１８）をマスクにした
セルファライン方式により表面からボロン（Ｂ）をイオ
ン注入又はデポジットし、浅いＰ型拡散領域（１４）を
形成する。現段階でボロン（Ｂ）のドライブインは行わ
ない。
ー技術を利用して多結晶シリコンＪ’（ｉ（２５）をパ
ターニングし、酸化膜（２４）上にゲート電極（１８）
を形成する。その後ゲート電極（１８）をマスクにした
セルファライン方式により表面からボロン（Ｂ）をイオ
ン注入又はデポジットし、浅いＰ型拡散領域（１４）を
形成する。現段階でボロン（Ｂ）のドライブインは行わ
ない。
次に第２図Ｅに示すように、ゲート電極（１８）を覆う
ようにレジスト膜（２６）を形成し、露光・現像を行っ
た後多結晶シリコンをエツチングしてゲート電極（１８
）中央の所定の位置に開孔部（２０）を形成する。そし
て、前記開孔部（１７）を通してＮ型の低抵抗領域（１
７）を形成するリン（Ｐ）を選択的にイオン注入又はデ
ポジットする。この時、ゲート電極（１８）は少なくと
もチャンネルとなるべき領域を残して開孔するので、低
抵抗領域（１７）を形成するリン（Ｆ’）は浅いＰ型拡
散領域（１４）を形成するボロン（Ｂ）とは離間した基
体（１１）表面に導入される。
ようにレジスト膜（２６）を形成し、露光・現像を行っ
た後多結晶シリコンをエツチングしてゲート電極（１８
）中央の所定の位置に開孔部（２０）を形成する。そし
て、前記開孔部（１７）を通してＮ型の低抵抗領域（１
７）を形成するリン（Ｐ）を選択的にイオン注入又はデ
ポジットする。この時、ゲート電極（１８）は少なくと
もチャンネルとなるべき領域を残して開孔するので、低
抵抗領域（１７）を形成するリン（Ｆ’）は浅いＰ型拡
散領域（１４）を形成するボロン（Ｂ）とは離間した基
体（１１）表面に導入される。
次に第２図Ｆに示すように、基体＜其）に所定の熱処理
を加えることによりチャンネル拡散をし、浅いＰ型拡散
領域（１４）のボロン（Ｂ）と低抵抗領域＜１７）のリ
ン（Ｐ）を夫々ドライブインする。本工程で浅いＰ型拡
散領域（１４）は横方向拡散によってゲート電極（１８
）下部に廻り込み、同時に横方向拡散した低抵抗領域（
１７）と衝突する。その為、チャンネル部（１６）へは
Ｎ型低抵抗領域（１７）のドナー不純物が全く重畳しな
いか、又は前記横方向拡散によって低減した濃度分だけ
のドナー不純物しか重畳しないことになる。
を加えることによりチャンネル拡散をし、浅いＰ型拡散
領域（１４）のボロン（Ｂ）と低抵抗領域＜１７）のリ
ン（Ｐ）を夫々ドライブインする。本工程で浅いＰ型拡
散領域（１４）は横方向拡散によってゲート電極（１８
）下部に廻り込み、同時に横方向拡散した低抵抗領域（
１７）と衝突する。その為、チャンネル部（１６）へは
Ｎ型低抵抗領域（１７）のドナー不純物が全く重畳しな
いか、又は前記横方向拡散によって低減した濃度分だけ
のドナー不純物しか重畳しないことになる。
次に第２図Ｇに示すように、基体（１１）上にスピンオ
ン塗布法によってフォトレジスト膜を形成し、これを露
光・現像することで深いＰ型拡散領域（１３）表面の一
部と低抵抗領域（１７）の開孔部（２０）を覆うレジス
トパターン（２７）を形成し、再びゲート電極（１８）
を利用したセルファライン方式によりリン（Ｐ）をイオ
ン注入して浅いＰ型拡散領域（１４）表面にＮ“型のソ
ース領域＜１５）を形成する。結果、ソース領域（１５
）からドしインとなるＮ型基体（旦）までの浅いＰ型拡
散領域（１４〉の表面部分がＭＯＳＦＥＴ’のチャンネ
ル部（１６）として規定され、その長さがチャンネル長
となる。本工程では開孔部（２０）をレジストパターン
（２７）で覆うことで、低抵抗領域（１７）へのリン（
Ｐ）の再導入を避ける。これはチャンネル部のコントロ
ールが困難になるのと、ゲート容量の増大を防ぐ為であ
る。
ン塗布法によってフォトレジスト膜を形成し、これを露
光・現像することで深いＰ型拡散領域（１３）表面の一
部と低抵抗領域（１７）の開孔部（２０）を覆うレジス
トパターン（２７）を形成し、再びゲート電極（１８）
を利用したセルファライン方式によりリン（Ｐ）をイオ
ン注入して浅いＰ型拡散領域（１４）表面にＮ“型のソ
ース領域＜１５）を形成する。結果、ソース領域（１５
）からドしインとなるＮ型基体（旦）までの浅いＰ型拡
散領域（１４〉の表面部分がＭＯＳＦＥＴ’のチャンネ
ル部（１６）として規定され、その長さがチャンネル長
となる。本工程では開孔部（２０）をレジストパターン
（２７）で覆うことで、低抵抗領域（１７）へのリン（
Ｐ）の再導入を避ける。これはチャンネル部のコントロ
ールが困難になるのと、ゲート容量の増大を防ぐ為であ
る。
次に第２図Ｈに示すように、全面にＣＶＤ法等の手法に
よって酸化膜（１９〉を形成し、コンタクトホトエッチ
を行った後、ＡＩ又はＡｌ−５ｉの導電材料を蒸着パタ
ーニングしてソース電極（２１）を形成する。尚、図示
しないがゲート電極（１８）の他の部分において酸化膜
（１９）のスルーホールを通して前記導電材料を蒸着し
共通ゲート電極とする。
よって酸化膜（１９〉を形成し、コンタクトホトエッチ
を行った後、ＡＩ又はＡｌ−５ｉの導電材料を蒸着パタ
ーニングしてソース電極（２１）を形成する。尚、図示
しないがゲート電極（１８）の他の部分において酸化膜
（１９）のスルーホールを通して前記導電材料を蒸着し
共通ゲート電極とする。
以上に説明した本願の製造方法によれば、第１図に示し
た構造を達成できると共に、チャンネル部（１６〉への
ドナー不純物の直接のイオン注入を避けることができる
。その為、チャンネル部（１６）を形成するアクセプタ
不純物が低抵抗領域（１７）のドナー不純物によって相
殺されることに起因する短チャンネル効果の増大を防ぐ
ことができる。しかも、ゲート電極（１８）の開孔部（
２０）を利用し低抵抗領域（１７）の形成を行うので、
工程の効率化を図ることができる。即ち、従来例に比べ
ての工程増大は第２図Ｅの開孔部（２０）形成だけで済
み、１工程の増大だけで容量低減とオン抵抗ＲＤｓ（ｏ
ｎ）低減の両立を図り且つ短チヤンネル効果増大をも防
げるのである。
た構造を達成できると共に、チャンネル部（１６〉への
ドナー不純物の直接のイオン注入を避けることができる
。その為、チャンネル部（１６）を形成するアクセプタ
不純物が低抵抗領域（１７）のドナー不純物によって相
殺されることに起因する短チャンネル効果の増大を防ぐ
ことができる。しかも、ゲート電極（１８）の開孔部（
２０）を利用し低抵抗領域（１７）の形成を行うので、
工程の効率化を図ることができる。即ち、従来例に比べ
ての工程増大は第２図Ｅの開孔部（２０）形成だけで済
み、１工程の増大だけで容量低減とオン抵抗ＲＤｓ（ｏ
ｎ）低減の両立を図り且つ短チヤンネル効果増大をも防
げるのである。
（ト〉発明の詳細
な説明した如く、本発明によれば、開孔部（２０）を設
けたのでゲート容量を低減でき、低抵抗領域り１７）を
設けたのでオン抵抗Ｒｎ５（ｏｎ）の低減が図れ、低抵
抗領域（１７〉の形成に伴う短チャンネル効果の増大を
も防止したパワーＭＯＳＦＥＴを提供できる利点を有す
る。
けたのでゲート容量を低減でき、低抵抗領域り１７）を
設けたのでオン抵抗Ｒｎ５（ｏｎ）の低減が図れ、低抵
抗領域（１７〉の形成に伴う短チャンネル効果の増大を
も防止したパワーＭＯＳＦＥＴを提供できる利点を有す
る。
さらに、上記構造を製造するに際し、本発明によれば工
程を簡略化できる利点をも有する。
程を簡略化できる利点をも有する。
第１図は本発明を説明する為の断面図、第２図Ａ乃至第
２図Ｈは本発明の製造方法を説明する為の断面図、第３
図Ａ乃至第３図Ｃは従来の製造方法を説明する為の断面
図、第４図は従来例を説明する為の断面図である。 （１１）は半導体基体、 （１４〉は浅いＰ型拡散領域
、 （１５）はソース領域、（１６）はチャンネル部、
（１７）は低抵抗領域、 （２０）はゲート電極（１
８）の開孔部である。
２図Ｈは本発明の製造方法を説明する為の断面図、第３
図Ａ乃至第３図Ｃは従来の製造方法を説明する為の断面
図、第４図は従来例を説明する為の断面図である。 （１１）は半導体基体、 （１４〉は浅いＰ型拡散領域
、 （１５）はソース領域、（１６）はチャンネル部、
（１７）は低抵抗領域、 （２０）はゲート電極（１
８）の開孔部である。
Claims (3)
- （１）第１導電型半導体基体をドレインとし、該半導体
基体の一部に第２導電型不純物領域を形成し、この第２
導電型領域表面の一部に第１導電型不純物領域を設けて
ソースとし、ソース・ドレイン間の第２導電型表面領域
をチャンネル部としてこの上に絶縁膜を介してゲート電
極を設けたＭＯＳＦＥＴセルを多数並列接続した構造の
パワーＭＯＳＦＥＴにおいて、前記チャンネル部と隣接
する第１導電型半導体基体の表面部に選択的に基体より
も低比抵抗の第１導電型低抵抗領域を形成し、この低抵
抗領域上部のゲート電極に開孔部を形成したことを特徴
とするパワーＭＯＳＦＥＴ。 - （２）ドレインとなる第１導電型半導体基体の表面に絶
縁膜を介して多結晶シリコン層を形成し、これをパター
ニングしてゲート電極を形成する工程、 前記ゲート電極をマスクとするセルファライン手法によ
り、前記半導体基体の表面に第２導電型不純物領域のチ
ャンネル部を形成する第２導電型不純物をイオン注入す
る工程、 前記ゲート電極を覆うようにレジスト膜を形成し、この
レジスト膜を利用して前記ゲート電極の前記チャンネル
部上部を除く領域に開孔部を形成する工程、 前記開孔部を通して前記半導体基体の表面に低抵抗領域
を形成する第１導電型の不純物を選択的にイオン注入す
る工程、 前記半導体基体全体に熱処理を加えて前記チャンネル部
と低抵抗領域を拡散する工程、 前記第２導電型不純物領域の一部と前記ゲート電極の開
孔部を覆うレジスト膜を形成し、これをマスクとして前
記第２導電型不純物領域の表面にソースとなる第１導電
型不純物領域を形成する工程、 前記絶縁膜にコンタクトホールを形成し、導電材料を被
着してソース電極を配設する工程とを具備することを特
徴とするパワーＭＯＳＦＥＴの製造方法。 - （３）前記低抵抗領域を形成する第１導電型不純物は前
記チャンネル部を形成する第２導電型不純物をイオン注
入した領域とは離れた位置にイオン注入され、前記チャ
ンネル部形成の為の熱処理において、前記チャンネル部
と前記低抵抗領域とが両者の横方向拡散によって接触す
るような位置関係に制御されて成ることを特徴とする請
求項第２項に記載のパワーＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122309A JPH01291468A (ja) | 1988-05-19 | 1988-05-19 | パワーｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122309A JPH01291468A (ja) | 1988-05-19 | 1988-05-19 | パワーｍｏｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01291468A true JPH01291468A (ja) | 1989-11-24 |
Family
ID=14832767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63122309A Pending JPH01291468A (ja) | 1988-05-19 | 1988-05-19 | パワーｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01291468A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612566A (en) * | 1993-11-30 | 1997-03-18 | Siliconix Incorporated | Bidirectional blocking lateral MOSFET with improved on-resistance |
| JP2005252157A (ja) * | 2004-03-08 | 2005-09-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2007096034A (ja) * | 2005-09-29 | 2007-04-12 | Sanyo Electric Co Ltd | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582074A (ja) * | 1981-06-17 | 1983-01-07 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
-
1988
- 1988-05-19 JP JP63122309A patent/JPH01291468A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582074A (ja) * | 1981-06-17 | 1983-01-07 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612566A (en) * | 1993-11-30 | 1997-03-18 | Siliconix Incorporated | Bidirectional blocking lateral MOSFET with improved on-resistance |
| US5909139A (en) * | 1993-11-30 | 1999-06-01 | Siliconix Incorporated | Method and apparatus for providing gate drive voltage to switching device |
| JP2005252157A (ja) * | 2004-03-08 | 2005-09-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4620368B2 (ja) * | 2004-03-08 | 2011-01-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2007096034A (ja) * | 2005-09-29 | 2007-04-12 | Sanyo Electric Co Ltd | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
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