JPH01291469A - パワーｍｏｓｆｅｔの製造方法 - Google Patents
パワーｍｏｓｆｅｔの製造方法Info
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- JPH01291469A JPH01291469A JP63122308A JP12230888A JPH01291469A JP H01291469 A JPH01291469 A JP H01291469A JP 63122308 A JP63122308 A JP 63122308A JP 12230888 A JP12230888 A JP 12230888A JP H01291469 A JPH01291469 A JP H01291469A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はオン抵抗ＲＤｓ（ｏｎ）を低減したＤＳＡ（Ｄ
ｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａｌｉｇｎｍｅｎｔ ）
構造のパワーＭＯＳＦＥＴの製造方法に関する。
ｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａｌｉｇｎｍｅｎｔ ）
構造のパワーＭＯＳＦＥＴの製造方法に関する。
（ロ）従来の技術
パワーＭＯＳＦＥＴは一平面上に多数の素子（セル）を
等間隔に並べることにより高耐圧化と大電流化が図られ
、高電圧高速スイッチング用として使用されている。こ
の様なパワーＭＯＳ Ｆ ＥＴにおいて、耐圧は主にド
レインとなるＮ型基体の比抵抗ρと厚さｄとで決定され
、耐圧を向上するには比抵抗ρを高く、厚さｄを厚く設
定すれば良い、ところが、Ｎ型基体の比抵抗ρを高くす
るとオン動作時に生じるオン抵抗ＲＤ、（ｏｎ）が高く
なり、消費電圧が大きくなって望ましくない。しかしオ
ン抵抗ＲＤｓ（ｏｎ）を下げる為にドレインの平面ＭＡ
を増加する（チャンネル断面積を大きくする）ことはチ
ップサイズを大きくし集積度を低下させる。
等間隔に並べることにより高耐圧化と大電流化が図られ
、高電圧高速スイッチング用として使用されている。こ
の様なパワーＭＯＳ Ｆ ＥＴにおいて、耐圧は主にド
レインとなるＮ型基体の比抵抗ρと厚さｄとで決定され
、耐圧を向上するには比抵抗ρを高く、厚さｄを厚く設
定すれば良い、ところが、Ｎ型基体の比抵抗ρを高くす
るとオン動作時に生じるオン抵抗ＲＤ、（ｏｎ）が高く
なり、消費電圧が大きくなって望ましくない。しかしオ
ン抵抗ＲＤｓ（ｏｎ）を下げる為にドレインの平面ＭＡ
を増加する（チャンネル断面積を大きくする）ことはチ
ップサイズを大きくし集積度を低下させる。
上記欠点を解消する為、ドレインとなるＮ型基体表面層
の比抵抗を基体のものより低くする技術が例えば特開昭
５８−６８９７９号（ＨＯＩＬ。
の比抵抗を基体のものより低くする技術が例えば特開昭
５８−６８９７９号（ＨＯＩＬ。
２９／７８ ）に記載されている。
斯る改良きれたパワーＭＯＳ Ｆ ＥＴの製造方法は、
（ａ）先ず第２図Ａに示す如く、Ｎ１型層（１）を有す
るＮ型基体（？）の表面に深いＰ型層（３）を形成し、
素子領域全面にリン（Ｐ）のイオン注入又はデポジット
を行ってＮ型層（４）を形成する。
るＮ型基体（？）の表面に深いＰ型層（３）を形成し、
素子領域全面にリン（Ｐ）のイオン注入又はデポジット
を行ってＮ型層（４）を形成する。
（ｂ）次に第２図Ｂに示すように、基体（幻表面に形成
したゲート酸化膜（５）の上にポリシリコン（Ｐｏ１ｙ
−５ｉｌｉｃｏｎ ）から成るゲート電極（６）を形成
し、このゲート電極（６）をマスクに利用してボロン（
Ｂ）をイオン注入した後、全体に熱処理を加えることに
よってチャンネル部（７）とＮ型層（４）を拡散する。
したゲート酸化膜（５）の上にポリシリコン（Ｐｏ１ｙ
−５ｉｌｉｃｏｎ ）から成るゲート電極（６）を形成
し、このゲート電極（６）をマスクに利用してボロン（
Ｂ）をイオン注入した後、全体に熱処理を加えることに
よってチャンネル部（７）とＮ型層（４）を拡散する。
（ｃ）次に第２図Ｃに示すように、ゲート酸化膜（６）
上にレジスト膜を形成し、Ｐ型層（４）の表面にソース
となるＮ＋型層（８）を選択的に形成した後、全面にＣ
ＶＤ酸化膜（９）を堆積きせると共に、この酸化膜（９
）にコンタクトホールを開孔してソース電極（１０）を
配設する。
上にレジスト膜を形成し、Ｐ型層（４）の表面にソース
となるＮ＋型層（８）を選択的に形成した後、全面にＣ
ＶＤ酸化膜（９）を堆積きせると共に、この酸化膜（９
）にコンタクトホールを開孔してソース電極（１０）を
配設する。
（ハ）発明が解決しようとする課題
しかしながら、上記製造方法は、チャンネル部（７）に
もＮ型層（４）の不純物を均一にイオン注入する為、第
３図に示すように、チャンネル部（７）表面のアクセプ
タ不純物がＮ型層（４）のドナー不純物に相殺され、実
効チャンネル長Ｌｌが本来のチャンネル長し、よりも短
くなる短チャンネル効果を増長する欠点があった。
もＮ型層（４）の不純物を均一にイオン注入する為、第
３図に示すように、チャンネル部（７）表面のアクセプ
タ不純物がＮ型層（４）のドナー不純物に相殺され、実
効チャンネル長Ｌｌが本来のチャンネル長し、よりも短
くなる短チャンネル効果を増長する欠点があった。
（ニ）課題を解決するための手段
本発明は所出した欠点に鑑みて成され、ゲート電極（１
８）下にＮ型層（１６）を選択的に導入することにより
、短チャンネル効果を抑制したパワーＭＯ３ＦＥＴの製
造方法を提供するものである。
８）下にＮ型層（１６）を選択的に導入することにより
、短チャンネル効果を抑制したパワーＭＯ３ＦＥＴの製
造方法を提供するものである。
（ネ）作用
本発明によれば、Ｎ型層（１６）が横方向拡散によって
のみチャンネル部（１９）と接触するので、Ｎ型層（１
６）のドナー不純物によるチャンネル部（１９）のアク
セプタ不純物の相殺量は極く少い。その為、短チャンネ
ル効果の増長を防止できる。
のみチャンネル部（１９）と接触するので、Ｎ型層（１
６）のドナー不純物によるチャンネル部（１９）のアク
セプタ不純物の相殺量は極く少い。その為、短チャンネ
ル効果の増長を防止できる。
（へ）実施例
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
先ず第１図Ａに示すように、シリコン単結晶ウェハから
ドレイン取出側となる裏面にＮ＋型層（１１）を有する
Ｎ型基体（罠）を用意し、基体（聾）表面に形成した酸
化膜（１３）パターンをマスクとじて深いＰ０型層（１
４）を形成するボロン（Ｂ）をイオン注入する。前記Ｎ
”−Ｎ基体（坪）は、Ｎ型シリコンウェハにＮ型不純物
を拡散するか、若しくはＮ＋梨型シリコンウェハ上エピ
タキシャル成長によりＮ型層を形成して製造する。
ドレイン取出側となる裏面にＮ＋型層（１１）を有する
Ｎ型基体（罠）を用意し、基体（聾）表面に形成した酸
化膜（１３）パターンをマスクとじて深いＰ０型層（１
４）を形成するボロン（Ｂ）をイオン注入する。前記Ｎ
”−Ｎ基体（坪）は、Ｎ型シリコンウェハにＮ型不純物
を拡散するか、若しくはＮ＋梨型シリコンウェハ上エピ
タキシャル成長によりＮ型層を形成して製造する。
次に第１図Ｂに示すように、基体（坪）全体に熱処理を
加えて深いＰ１型層（１４）を拡散する。その後、図示
しないがＭＯ８素子が形成される領域を囲む位置にＮ＋
型のチャンネルストッパ等を形成する。
加えて深いＰ１型層（１４）を拡散する。その後、図示
しないがＭＯ８素子が形成される領域を囲む位置にＮ＋
型のチャンネルストッパ等を形成する。
次に第１図Ｃに示すように、ＭＯ３素子形成領域表面の
酸化膜（１３）を取去り、その表面にレジスト膜（１５
）パターン形成すると共に、レジスト膜（１５）パータ
ンをマスクとして深いＰ１型層（１４）に挾まれた位置
に選択的にＮ型層（１６）を形成するリン（Ｐ）をイオ
ン注入又はデポジットする。
酸化膜（１３）を取去り、その表面にレジスト膜（１５
）パターン形成すると共に、レジスト膜（１５）パータ
ンをマスクとして深いＰ１型層（１４）に挾まれた位置
に選択的にＮ型層（１６）を形成するリン（Ｐ）をイオ
ン注入又はデポジットする。
次に第１図りに示すように、露出したＮ型基体（坪）の
表面に新たにゲート酸化によって厚さ１０００人程度０
ゲート酸化膜（１７）を形成する。尚、第１図Ｃにおけ
るリン（Ｐ）のイオン注入は、木工程のゲート酸化膜（
１７）形成後に行っても良い。即ち、ゲート酸化膜（１
７）上に第１図Ｃの如きレジスト膜（１５）パターンを
形成し、ゲート酸化膜（１７）を通してリン（Ｐ）をイ
オン注入するものである。
表面に新たにゲート酸化によって厚さ１０００人程度０
ゲート酸化膜（１７）を形成する。尚、第１図Ｃにおけ
るリン（Ｐ）のイオン注入は、木工程のゲート酸化膜（
１７）形成後に行っても良い。即ち、ゲート酸化膜（１
７）上に第１図Ｃの如きレジスト膜（１５）パターンを
形成し、ゲート酸化膜（１７）を通してリン（Ｐ）をイ
オン注入するものである。
次に第１図Ｅに示すように、ゲート酸化膜（１７）上に
ポリシリコン（Ｓｉ）を堆積し、ホトエッチすることに
より、ポリシリコンから成るゲート電極（１８）を形成
する。続いて、ゲート電極（１８）をマスクとしたセル
ファラインにより表面からポロン（Ｂ）をイオン注入し
、チャンネル部となる浅いＰ型層（１９）を形成する。
ポリシリコン（Ｓｉ）を堆積し、ホトエッチすることに
より、ポリシリコンから成るゲート電極（１８）を形成
する。続いて、ゲート電極（１８）をマスクとしたセル
ファラインにより表面からポロン（Ｂ）をイオン注入し
、チャンネル部となる浅いＰ型層（１９）を形成する。
次に第１図Ｆに示すように、基体（坪）全体に熱処理を
加えることによって浅いＰ型層（１９）とゲート電極（
１８）下のＮ型層（１６）を夫々ドライブインする０本
工程のドライブインによって浅いＰ型層（１８）はゲー
ト電極（１８）の下に廻り込み、Ｎ型層り１６）は横方
向拡散が成されることにより、廻り込んだ浅いＰ型層（
１４）と接触する。その後、深いＰ型層（１４）上にレ
ジスト膜（２０）パターンを形成し、再度ゲート電極（
１８）をマスクの一部として自己整合的にリン（Ｐ）を
イオン注入することにより、浅いＰ型、’！１１（１９
）の表面にＮ＋型のソース領域（２１）を形成する。結
果、ソース領域（１２）からドレインとなるＮ型基体（
１２）までの浅いＰ型層（１９）の表面部分がＭＯＳＦ
ＥＴのチャンネル部を形成し、その長さがＭＯＳＦＥＴ
のチャンネル長となる。
加えることによって浅いＰ型層（１９）とゲート電極（
１８）下のＮ型層（１６）を夫々ドライブインする０本
工程のドライブインによって浅いＰ型層（１８）はゲー
ト電極（１８）の下に廻り込み、Ｎ型層り１６）は横方
向拡散が成されることにより、廻り込んだ浅いＰ型層（
１４）と接触する。その後、深いＰ型層（１４）上にレ
ジスト膜（２０）パターンを形成し、再度ゲート電極（
１８）をマスクの一部として自己整合的にリン（Ｐ）を
イオン注入することにより、浅いＰ型、’！１１（１９
）の表面にＮ＋型のソース領域（２１）を形成する。結
果、ソース領域（１２）からドレインとなるＮ型基体（
１２）までの浅いＰ型層（１９）の表面部分がＭＯＳＦ
ＥＴのチャンネル部を形成し、その長さがＭＯＳＦＥＴ
のチャンネル長となる。
次に第１図Ｇに示すように、全面にＣＶＤ法等によって
酸化膜（２２）を形成し、コンタクトホトエッチを行っ
た後、Ａ１又はＡｌ−５ｉを蒸着、バターニングしてソ
ース電極（２３）を形成する。尚、図示しないがゲート
１ｙ極（１８）の他の部分において酸化膜（２２）のス
ルーホールを通してＡ１又はＡｌ−５ｉを蒸着しゲート
電極とする。
酸化膜（２２）を形成し、コンタクトホトエッチを行っ
た後、Ａ１又はＡｌ−５ｉを蒸着、バターニングしてソ
ース電極（２３）を形成する。尚、図示しないがゲート
１ｙ極（１８）の他の部分において酸化膜（２２）のス
ルーホールを通してＡ１又はＡｌ−５ｉを蒸着しゲート
電極とする。
以上に説明した本願の製造方法によれば、ゲート電極（
１８）下のＮ型層（１６）の形成を選択的に行ったので
、チャンネル部形成予定領域へのドナー不純物（リン等
）のイオン注入を避けることができる。その為、浅いＰ
型層（１９）を形成するアクセプタ不純物は余分なドナ
ー不純物による相殺を受けずに済むので、ゲート電極（
１８）の下に所定のチャンネル部を形成することができ
、Ｎ型層（１６）のドナー不純物による短チャンネル効
果は無い。尚、上記短チヤンネル効果防止とオン抵抗Ｒ
ｏｓ（ｏｎ）の両立を図る為、Ｎ型層（１６）は第１図
Ｆの熱処理時において横方向拡散してきた浅いＰ型層（
１９）と丁度Ｎ型層（１６）の横方向拡散により接触す
るように・制御するのが良く、第１図Ｃにおけるレジス
ト膜（１５）パターンはこの様な条件を満足する位置関
係に開孔部を有するものとする。横方向拡散により接触
するように制御すれば、仮に両者が重畳しても、Ｎ型層
（１６）のドナー不純物濃度は相当低下しているので、
アクセプタ不純物を相殺することによる短チャンネル効
果は殆ど無い。
１８）下のＮ型層（１６）の形成を選択的に行ったので
、チャンネル部形成予定領域へのドナー不純物（リン等
）のイオン注入を避けることができる。その為、浅いＰ
型層（１９）を形成するアクセプタ不純物は余分なドナ
ー不純物による相殺を受けずに済むので、ゲート電極（
１８）の下に所定のチャンネル部を形成することができ
、Ｎ型層（１６）のドナー不純物による短チャンネル効
果は無い。尚、上記短チヤンネル効果防止とオン抵抗Ｒ
ｏｓ（ｏｎ）の両立を図る為、Ｎ型層（１６）は第１図
Ｆの熱処理時において横方向拡散してきた浅いＰ型層（
１９）と丁度Ｎ型層（１６）の横方向拡散により接触す
るように・制御するのが良く、第１図Ｃにおけるレジス
ト膜（１５）パターンはこの様な条件を満足する位置関
係に開孔部を有するものとする。横方向拡散により接触
するように制御すれば、仮に両者が重畳しても、Ｎ型層
（１６）のドナー不純物濃度は相当低下しているので、
アクセプタ不純物を相殺することによる短チャンネル効
果は殆ど無い。
（ト）発明の効果
以上に説明した如く、本発明によれば、Ｎ型層（１６）
を形成するドナー不純物を選択的に導入したので、ＭＯ
ＳＦＥＴの短チャンネル効果を防止したパワーＭＯＳＦ
ＥＴの製造方法を提供できる利点を有する。そして、Ｎ
型層（１６）によりオン抵抗Ｒｏｔ（’ｎ）を低減する
と共に、短チャンネル効果を防止することで微細化した
、高性能のパワーＭＯＳＦＥＴを提供できる利点を有す
る。
を形成するドナー不純物を選択的に導入したので、ＭＯ
ＳＦＥＴの短チャンネル効果を防止したパワーＭＯＳＦ
ＥＴの製造方法を提供できる利点を有する。そして、Ｎ
型層（１６）によりオン抵抗Ｒｏｔ（’ｎ）を低減する
と共に、短チャンネル効果を防止することで微細化した
、高性能のパワーＭＯＳＦＥＴを提供できる利点を有す
る。
第１図Ａ乃至第１図Ｇは夫々本発明の説明仁供する為の
断面図、第２図Ａ乃至第２図Ｃと第３図は夫々従来例の
説明に供する為の断面図である。 （襲）は半導体基体、 （１４）は深いＰ型層、 （１
６）はＮ型層、 （１８）はゲート電極、 （１９）
は浅いＰ型層である。
断面図、第２図Ａ乃至第２図Ｃと第３図は夫々従来例の
説明に供する為の断面図である。 （襲）は半導体基体、 （１４）は深いＰ型層、 （１
６）はＮ型層、 （１８）はゲート電極、 （１９）
は浅いＰ型層である。
Claims (3)
- （１）第１導電型半導体基体をドレインとし、該半導体
基体表面の一部に第２導電型不純物領域を形成し、この
第２導電型領域表面の一部に第１導電型不純物領域を設
けてソースとし、ソース・ドレイン間の第２導電型表面
領域をチャンネル部としてこの上に絶縁膜を介してゲー
ト電極を設けたパワーＭＯＳＦＥＴの製造方法において
、前記基体表面のチャンネル部に挾まれる予定の領域に
選択的に第１導電型の拡散領域を形成する工程と、前記
基体の表面にゲート電極を配設する工程と、該ゲート電
極をマスクとして前記チャンネル部を形成する第２導電
型の不純物をイオン注入する工程と、前記基体全体に熱
処理を加え、前記チャンネル部と前記第１導電型の拡散
領域を拡散する工程とを具備することを特徴とするパワ
ーＭＯＳＦＥＴの製造方法。 - （２）前記熱処理中において前記チャンネル部と前記第
１導電型の拡散領域とが夫々の横方向拡散により接触す
るように制御したことを特徴とする請求項第１項に記載
のパワーＭＯＳＦＥＴの製造方法。 - （３）前記基体表面を露出してその表面にゲート絶縁膜
を形成し、前記ゲート絶縁膜を貫通させて前記第１導電
型の拡散領域と前記チャンネル部を形成する不純物を夫
々イオン注入することを特徴とする請求項第１項又は第
２項に記載のパワーＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122308A JPH01291469A (ja) | 1988-05-19 | 1988-05-19 | パワーｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122308A JPH01291469A (ja) | 1988-05-19 | 1988-05-19 | パワーｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01291469A true JPH01291469A (ja) | 1989-11-24 |
Family
ID=14832743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63122308A Pending JPH01291469A (ja) | 1988-05-19 | 1988-05-19 | パワーｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01291469A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997011497A1 (en) * | 1995-09-20 | 1997-03-27 | Hitachi, Ltd. | Fabrication method of vertical field effect transistor |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| WO2014038225A1 (ja) * | 2012-09-06 | 2014-03-13 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
Citations (2)
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| JPS6225457A (ja) * | 1985-07-25 | 1987-02-03 | Tdk Corp | 縦形半導体装置の製造方法 |
| JPS6321875A (ja) * | 1986-07-16 | 1988-01-29 | Matsushita Electronics Corp | 半導体装置 |
-
1988
- 1988-05-19 JP JP63122308A patent/JPH01291469A/ja active Pending
Patent Citations (2)
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| WO2014038225A1 (ja) * | 2012-09-06 | 2014-03-13 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JPWO2014038225A1 (ja) * | 2012-09-06 | 2016-08-08 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
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