JP4860858B2 - 低いオン抵抗を有する高電圧パワーｍｏｓｆｅｔ - Google Patents

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Description

【０００１】
関連出願
本出願は、１９９９年６月３日に出願された米国仮特許出願、発明の名称「比較的オン抵抗が低い高電圧ＭＯＳゲート構造（A High Voltage MOS-Gated Structure with a Relatively Low On-Resistance）」に関連する。
【０００２】
【技術分野】
本発明は、半導体装置に関し、特に、パワーＭＯＳＦＥＴデバイスに関するものである。
【０００３】
【背景技術】
パワーＭＯＳＦＥＴデバイスは、自動車の電気系統、電源のような用途、及び電力管理用途に採用されている。このようなデバイスは、オフ状態においては高電圧を維持し、オフ状態においては低電圧及び高飽和電流密度を生じなければならない。
【０００４】
図１は、Ｎ−チャネルパワーＭＯＳＦＥＴの一般的な構造を示している。Ｎ＋シリコン基板２上に形成されたＮ−エピタキシャルシリコン層（以下、単にエピタキシャル層ともいう。）１は、デバイスの２つのＭＯＳＦＥＴセル用のｐ−ボディ領域５ａ、６ａと、Ｎ＋ソース領域７、８とを備えている。また、ｐ−ボディ領域５、６は、深いｐ−ボディ領域５ｂ、６ｂを備えている。Ｎ ＋ ソース領域（以下、単にソース領域ともいう。）７、８とｐ − ボディ領域（以下、単にボディ領域ともいう。）５、６を接続するために、ソース／ボディ電極１２が、エピタキシャル層１の特定の表面部分に亘って延びている。両セル用のＮ型ドレインは、Ｎ − にドーピングされたエピタキシャル層１の一部が図１に示す半導体表面に延びることによって、形成される。Ｎ＋ シリコン基板（以下、単に基板ともいう。）２の底面には、ドレイン電極（図示していない）が設けられている。酸化物層と、ポリシリコン層とからなる絶縁ゲート電極１８は、ボディ領域５、６のチャネル部分及びドレイン部分上に設けられている。
【０００５】
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、主に、エピタキシャル層１のドリフト領域の抵抗によって決定される。次に、ドリフト領域の抵抗は、エピタキシャル層１のドーピング濃度及び層の厚さによって決定される。しかしながら、デバイスの降伏電圧を高くするためには、エピタキシャル層１のドーピング濃度を下げ、その一方で層の厚さを増加させなければならない。図２中の曲線２０は、従来のＭＯＳＦＥＴの降伏電圧の関数としての単位面積当たりのオン抵抗を示している。曲線２０に示すように、デバイスの降伏電圧を高くするにつれて、オン抵抗も急速に大きくなる。ＭＯＳＦＥＴをより高い電圧、特に数百ボルトよりも高い電圧で動作させる場合、抵抗のこのような急速な増大によって問題が生じる。
【０００６】
図３は、高い電圧で動作させても、低いオン抵抗で動作するように設計されたＭＯＳＦＥＴを示している。このＭＯＳＦＥＴは、１９９８年の国際電子デバイス会議の会報（Proceedings of the IEDM）の文献Ｎｏ．２６．２、ｐ．６８３に開示されている。このＭＯＳＦＥＴは、ボディ領域５、６の下からデバイスのドリフト領域内に延びるｐ型ドーピング領域４０、４２を備えている点を除いて、図２に示す従来のＭＯＳＦＥＴと類似している。ｐ型ドーピング領域４０、４２は、従来のＭＯＳＦＥＴのような垂直方向だけでなく、同様に水平方向にも逆電圧を生じる。その結果、このデバイスは、従来のデバイスにおいてエピタキシャル層１の厚さを薄くし、ドリフト領域のドーピング濃度を高くしたものと同様の逆電圧を達成することができる。図２中の曲線２５は、図３に示すＭＯＳＦＥＴの単位面積当たりのオン抵抗を、降伏電圧の関数として示している。曲線２５に示すように、高い動作電圧におけるこのデバイスのオン抵抗は、図１に示すデバイスと比較して大幅に小さく、基本的には、降伏電圧に線形的に増加する。
【０００７】
図３に示す構造は、複数回のエピタキシャル成長工程を含む処理手順で製造することができ、各エピタキシャル成長工程の後に、適切なドーパントを導入する。不都合なことに、エピタキシャル成長工程の実行は、コストが高く、したがって、この構造の製造するのに高いコストがかかってしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、より安いコストで製造できるように、蒸着工程の回数を最少限に抑えた、図３に示すＭＯＳＦＥＴ構造を製造する方法を提供することが望ましい。
【課題を解決するための手段】
【０００９】
本発明に基づくパワーＭＯＳＦＥＴ形成方法によって形成されるパワーＭＯＳＦＥＴは、第１の伝導型の基板を備える。また、第１の伝導型のエピタキシャル層が基板上に成長されている。第１及び第２のボディ領域がエピタキシャル層内に配置され、両ボディ領域間にドリフト領域が画定されている。第１及び第２のボディ領域は、第２の伝導型を有する。第１の伝導型の第１及び第２のソース領域が、第１及び第２のボディ領域内にそれぞれ配置されている。エピタキシャル層のドリフト領域内の第１及び第２のボディ領域の下に、複数のトレンチが設けられている。トレンチは、第１及び第２のボディ領域から基板の方向に延びており、第２の伝導型のドーパントを含む材料で充填されている。ドーパントは、トレンチから、エピタキシャル層のトレンチに隣接した部分に拡散され、これにより、垂直方向においてと同様に水平方向においても増加する逆電圧を発生する、ｐ型ドーピング領域が形成される。
【００１２】
本発明の他の実施の形態によれば、トレンチを充填する材料は、例えば二酸化ケイ素のような誘電体である。
【００１４】
本発明に基づくパワーＭＯＳＦＥＴを形成する方法を提供する。この方法は、第１の伝導型の基板を準備し、この基板上にエピタキシャル層を成長することから始まる。このエピタキシャル層は第１の伝導型のものである。エピタキシャル層内に第１及び第２のボディ領域が形成されることで、両ボディ領域間にドリフト領域が画定される。このボディ領域は第２の伝導型のものである。第１及び第２のボディ領域内に、それぞれ第１の伝導型の第１及び第２のソース領域が形成される。エピタキシャル層のドリフト領域内に複数のトレンチが形成される。トレンチは、第２の伝導型のドーパントを含む材料で充填される。トレンチは、第１及び第２のボディ領域から基板に延びている。ドーパントの少なくとも一部が、トレンチから、このトレンチ付近にあるエピタキシャルの部分内に拡散される。トレンチを充填する材料は、ポリシリコンと誘電体とを含み、ポリシリコンを高温で再結晶化して、単結晶シリコンを形成する。トレンチを充填する工程では、トレンチを、まず、ドーピングされたポリシリコンで部分的に充填し、次に、誘電体を堆積させて、トレンチを完全に充填する。
【００１５】
本発明に基づいて、図３に示すｐ型ドーピング領域（以下、単にｐ型領域ともいう。）４０、４２は、まずｐ型領域４０、４２を配置する位置を中心として位置決めされた１対のトレンチをエッチングすることによって、形成される。トレンチは、その後、ドーパントを豊富に含む材料で充填される。材料内のドーパントは、トレンチから、デバイスのドリフト領域を形成する隣接したエピタキシャル層内に拡散される。得られるエピタキシャル層のドーピングされた部分は、ｐ型領域を形成する。トレンチを充填している材料は、トレンチの外に拡散されなかったドーパントと共に、最終的なデバイスに残る。したがって、この材料は、デバイスの特性に悪影響を及ぼさないように、選択しなければならない。トレンチを充填する材料として用いることができる例示的な材料には、ポリシリコン、あるいは誘電体、例えば二酸化ケイ素がある。
【００１６】
図４〜図６は、エピタキシャルシリコン層（以下、単にエピタキシャル層ともいう。）１に形成されたトレンチ４４、４６を充填するために用いることができる幾つかの異なる材料の組合せを示している。図面を明確にするために、図４〜図６では、トレンチ４４、４６と、エピタキシャル層１と、基板２とを示しているが、図４〜図６は、ｐ−ボディ領域（以下、単にボディ領域ともいう。）と、ソース領域とを含むパワーＭＯＳＦＥＴ構造の上部は示していない。
【００１７】
図４では、トレンチ４４、４６を、ドーピングされた誘電体、例えばホウ素がドーピングされた二酸化ケイ素で充填している。トレンチ４４、４６を充填した後、ホウ素を、隣接したエピタキシャル層１内に拡散して、ｐ型領域４０、４２を形成する。トレンチ４４、４６を充填している、ホウ素がドーピングされた二酸化ケイ素は、最終的なＭＯＳＦＥＴデバイスに残る。
【００１８】
図５では、トレンチ４４、４６を、ホウ素がドーピングされた多結晶シリコン、すなわちポリシリコンによって、少なくとも部分的に充填している。トレンチ４４、４６を充填した後、ホウ素を、隣接したエピタキシャル層１内に拡散して、ｐ型領域４０、４２を形成する。トレンチ４４、４６を充填している、ホウ素がドーピングされたポリシリコンは、最終的なＭＯＳＦＥＴデバイスに残る。あるいは、二酸化ケイ素を形成する拡散工程を実行した後に、ポリシリコンを、全て又は部分的に酸化させてもよい。したがって、最終的なＭＯＳＦＥＴデバイスに残るトレンチ４４、４６は、誘電体、すなわち二酸化ケイ素と、あらゆる残りのポリシリコンとで充填されている。他の実施の形態では、トレンチ４４、４６内の、ホウ素がドーピングされたポリシリコンを全て高温で再結晶化して、単結晶シリコンを形成する。この場合、最終的なＭＯＳＦＥＴデバイスに残るトレンチ４４、４６は、単結晶シリコン、あるいは二酸化ケイ素又は他の誘電体と結合した単結晶シリコンで充填されている。
【００１９】
図６では、トレンチ４４、４６を、まず、ドーピングされたポリシリコンで部分的に充填し、次に、誘電体を堆積させて、トレンチ４４、４６を完全に充填している。トレンチ４４、４６を完全に充填した後、ホウ素を、隣接したエピタキシャル層１内に拡散して、ｐ型領域４０、４２を形成する。トレンチ４４、４６を充填している、ホウ素がドーピングされたポリシリコン及び誘電体は、最終的なＭＯＳＦＥＴデバイスに残る。場合によっては、ホウ素がドーピングされたポリシリコンを高温で再結晶化して、単結晶シリコンを形成する。したがって、最終的なＭＯＳＦＥＴデバイスに残るトレンチ４４、４６は、単結晶シリコンと誘電体の両方によって充填されている。
【００２０】
図７は、本発明に基づいて構成されたパワーＭＯＳＦＥＴを示している。このＭＯＳＦＥＴは、基板２と、エピタキシャル層１と、ｐ−ボディ領域５ａ、６ａと、深いｐ−ボディ領域５ｂ、６ｂと、ソース領域７、８と、ｐ型領域４０、４２とを備え、ｐ型領域４０、４２にはトレンチ４４、４６がそれぞれ設けている。また、図７に示すように、ＭＯＳＦＥＴは、ゲート電極と、ソース／ボディ電極とを備え、ゲート電極は、酸化物層４８と、ポリシリコン層４９とを有し、ソース／ボディ電極は、金属被覆層５０を有している。
【００２１】
図７に示す本発明に係るパワーＭＯＳＦＥＴは、あらゆる従来の加工技術を用いて、製造することができる。例えば、以下に示す一連の例示的な工程を実行して、図７のパワーＭＯＳＦＥＴを形成することができる。
【００２２】
まず、エピタキシャル層１の表面を酸化物層で覆うことによって、酸化物マスク層を形成し、そして、これを従来の方法で露光及びパターン化して、トレンチ４４、４６の位置を画定するマスク部を残す。トレンチ４４、４６を、マスク開口を介して、反応性イオンエッチングで、通常は１０〜４０ミクロンの深さまでドライエッチングする。トレンチ４４、４６の側壁を平坦化してもよい。まず、反応性イオンエッチング工程で生じた損傷を取り除くために、ドライ化学エッチングを使って、トレンチ側壁から酸化物の薄膜（通常は約５００〜１０００Å）を除去する。次に、トレンチ４４、４６及びマスク部上に犠牲二酸化ケイ素層を成長させる。バッファ酸化物エッチング又はＨＦエッチングのいずれかによって犠牲二酸化ケイ素層及びマスク部を除去し、得られるトレンチ側壁を可能な限り平坦化する。
【００２３】
トレンチ４４、４６を、上述した材料、例えばポリシリコン、二酸化ケイ素又はこれらの組合せのいずれかで充填する。堆積中、ポリシリコン又は酸化物をドーパント、例えばホウ素でドーピングする。後続の拡散工程を実行して、ドーパントをトレンチ４４、４６から周囲のエピタキシャル層１内に拡散する。トレンチ４４、４６に残る材料がポリシリコンの場合、ポリシリコンは、酸化又は再結晶化することができる。
【００２４】
次に、従来のＮ ＋ にドーピングされた基板２上に、Ｎ− にドーピングされたエピタキシャル層１を成長させる。通常、エピタキシャル層１の厚さは、抵抗率が１５〜６０ｏｈｍ・ｃｍの４００〜８００Ｖデバイスでは１５〜５０ミクロンである。次に、活性領域マスク及び多結晶シリコンの層を堆積し、ドーピングし、酸化した後に、ゲート酸化膜を成長させる。採用する場合、深いｐ−ボディ領域５ｂ、６ｂを、従来のマスク、イオン注入、拡散工程を用いて、形成する。深いｐ−ボディ領域５ｂ、６ｂのドーズ量は、通常、約１×１０１４〜５×１０１５/ｃｍ２である。次に、ｐ−ボディ領域５ａ、６ａを、従来のマスク、イオン注入、拡散工程によって形成する。ｐ−ボディ領域５ａ、６ａにホウ素を４０〜６０ＫｅＶで注入して、ドーズ量を約１×１０１３〜５×１０１４/ｃｍ２ とする。
【００２５】
次に、フォトレジストマスク工程を用いて、ソース領域７、８を画定するパターン化されたマスク層を形成する。そして、注入及び拡散工程によって、ソース領域７、８を形成する。例えば、ソース領域７、８にヒ素を８０ＫｅＶで注入して、通常、２×１０１５〜１．２×１０１６ ／ｃｍ２ の濃度とすることができる。注入の後、ヒ素を約０．５〜２．０ミクロンの深さまで拡散する。
【００２６】
深いｐ−ボディ領域５ｂ、６ｂの深さは、約２．５〜５ミクロンであり、一方、ｐ − ボディ領域５ａ、６ａの深さは、約１〜３ミクロンである。最後に、従来の方法でマスク層を除去して、図７に示す構造を形成する。
【００２７】
ＤＭＯＳトランジスタは、酸化物層を形成及びパターン化してコンタクト開口を形成する従来方法で完成することができる。また、金属被覆層５０を堆積及びマスク化して、ソース／ボディ電極及びゲート電極を画定する。また、パッドマスクを用いて、パッドコンタクトを画定する。最後に、基板２の底面上にドレインコンタクト層（図示せず）を形成する。
【００２８】
なお、上述した工程では、ｐ−ボディ領域５ａ、６ａ及び深いｐ−ボディ領域５ｂ、６ｂを形成する前に、トレンチ４４、４６を形成しているが、本発明は、残るドーピング領域の一部又は全部を形成する前に又はその後に、トレンチを形成する工程を含むものである。さらに、パワーＭＯＳＦＥＴを製造する特定の処理手順を説明したが、本発明の範囲に入るこれ以外の処理手順を用いることもできる。
【００２９】
本発明に基づいて構成されたパワーＭＯＳＦＥＴデバイスは、従来技術で構成された従来のデバイスと比較して、幾つかの利点を有する。例えば、ｐ型領域の垂直方向のドーパント勾配は、殆どゼロである。水平方向のドーパント勾配は、導入するドーパントの量と、拡散工程で用いる熱サイクルの回数及び継続時間とを変えることによって、正確に制御することができる。さらにまた、デバイスの降伏電圧とオン抵抗の両方を最適化するように、導入するドーパント量と横方向のドーパント勾配とを変えることができる。
【００３０】
図７に示す本発明の実施の形態では、ｐ型のトレンチ４４、４６は、ボディ領域５、６の下に形成されている。なお、ｐ型のトレンチの全てが、それに関連したボディ領域を有する必要があるというわけではなく、特にダイの周辺部、あるいはパッド又は相互接続を含む領域は、不要である。
【００３１】
以上、様々な実施の形態を図示し、詳細に説明したが、本発明の精神及び意図した範囲から逸脱することなく、本発明を、上述した教示に基づいて変更及び修正することができ、これらの変更及び修正は、請求の範囲に含まれることは言うまでもない。例えば、様々な半導体領域の伝導性がここで説明したものと逆であるパワーＭＯＳＦＥＴを、本発明に基づいて提供することができる。
【図面の簡単な説明】
【図１】 従来のパワーＭＯＳＦＥＴ構造を示す断面図である。
【図２】 従来のパワーＭＯＳＦＥＴと、本発明に基づいて構成されたパワーＭＯＳＦＥＴとの単位面積当たりのオン抵抗を、降伏電圧の関数として示すグラフである。
【図３】 図１に示す構造と同じ電圧で、より低い単位面積当たりのオン抵抗で動作するように設計されたＭＯＳＦＥＴ構造を示す断面図である。
【図４】 本発明に基づいて構成されたパワーＭＯＳＦＥＴの実施の形態の一部を示す断面図である。
【図５】 本発明に基づいて構成されたパワーＭＯＳＦＥＴの実施の形態の一部を示す断面図である。
【図６】 本発明に基づいて構成されたパワーＭＯＳＦＥＴの実施の形態の一部を示す断面図である。
【図７】 本発明に基づいて構成された完全なパワーＭＯＳＦＥＴを示す断面図である。

Claims (6)

  1. パワーＭＯＳＦＥＴを形成するパワーＭＯＳＦＥＴ形成方法において、
    第１の伝導型の基板を準備する工程と、
    上記基板上に第１の伝導型のエピタキシャル層を成長させる工程と、
    上記エピタキシャル層内に、それらの間にドリフト領域を画定する第２の伝導型の第１及び第２のボディ領域を形成する工程と、
    上記第１及び第２のボディ領域内に、第１の伝導型の第１及び第２のソース領域をそれぞれ形成する工程と、
    上記エピタキシャル層の上記ドリフト領域内であって、上記第１及び第２のボディ領域から上記基板の方向に延びる複数のトレンチを形成する工程と、
    上記トレンチを、第２の伝導型のドーパントを含む材料で充填する工程と、
    上記ドーパントの少なくとも一部を、上記トレンチから、上記エピタキシャル層の該トレンチに隣接した部分に拡散させる工程と、
    上記トレンチを充填する材料は、ポリシリコンと誘電体とを含み、該ポリシリコンを高温で再結晶化して、単結晶シリコンを形成する工程とを有し、
    上記トレンチを充填する工程では、上記トレンチを、まず、ドーピングされたポリシリコンで部分的に充填し、次に、誘電体を堆積させて、該トレンチを完全に充填することを特徴とするパワーＭＯＳＦＥＴ形成方法。
  2. 上記誘電体は、二酸化ケイ素であることを特徴とする請求項１記載のパワーＭＯＳＦＥＴ形成方法。
  3. 上記ドーパントは、ホウ素であることを特徴とする請求項１記載のパワーＭＯＳＦＥＴ形成方法。
  4. 上記第１及び第２のボディ領域は、深いボディ領域を有することを特徴とする請求項１記載のパワーＭＯＳＦＥＴ形成方法。
  5. 上記トレンチは、少なくとも１つのトレンチを画定するマスク層を設け、該マスク層によって画定された該トレンチをエッチングすることによって、形成されることを特徴とする請求項１記載のパワーＭＯＳＦＥＴ形成方法。
  6. 上記第１及び第２のボディ領域は、上記基板内にドーパントを注入し、拡散することによって、形成されることを特徴とする請求項１記載のパワーＭＯＳＦＥＴ形成方法。
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU5458400A (en) * 1999-06-03 2000-12-28 General Semiconductor, Inc. High voltage power mosfet having low on-resistance
FR2800515B1 (fr) * 1999-11-03 2002-03-29 St Microelectronics Sa Procede de fabrication de composants de puissance verticaux
US7186609B2 (en) * 1999-12-30 2007-03-06 Siliconix Incorporated Method of fabricating trench junction barrier rectifier
US6376878B1 (en) * 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
US6660571B2 (en) * 2000-06-02 2003-12-09 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US6465304B1 (en) * 2001-10-04 2002-10-15 General Semiconductor, Inc. Method for fabricating a power semiconductor device having a floating island voltage sustaining layer
JP3701227B2 (ja) * 2001-10-30 2005-09-28 三菱電機株式会社 半導体装置及びその製造方法
US6566201B1 (en) * 2001-12-31 2003-05-20 General Semiconductor, Inc. Method for fabricating a high voltage power MOSFET having a voltage sustaining region that includes doped columns formed by rapid diffusion
US6846746B2 (en) * 2002-05-01 2005-01-25 Applied Materials, Inc. Method of smoothing a trench sidewall after a deep trench silicon etch process
DE10235371A1 (de) * 2002-08-02 2004-02-12 Robert Bosch Gmbh Verfahren zur Herstellung einer mikromechanischen Vorrichtung, insbesondere einer mikromechanischen Schwingspiegelvorrichtung
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
CN1311561C (zh) * 2003-03-13 2007-04-18 世界先进积体电路股份有限公司 侧面扩散金属氧化半导体晶体管的结构及其制作方法
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
JP4813762B2 (ja) * 2003-12-25 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7268395B2 (en) 2004-06-04 2007-09-11 International Rectifier Corporation Deep trench super switch device
US7352036B2 (en) * 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
KR100582374B1 (ko) * 2004-09-08 2006-05-22 매그나칩 반도체 유한회사 고전압 트랜지스터 및 그 제조 방법
AT504998A2 (de) * 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
CN101467258B (zh) * 2006-04-21 2012-02-08 意法半导体股份有限公司 用于制造功率半导体器件的工艺和相应功率半导体器件
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7381618B2 (en) * 2006-10-03 2008-06-03 Power Integrations, Inc. Gate etch process for a high-voltage FET
KR20100134375A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 리프레쉬 동작을 수행하는 메모리 시스템
KR101630734B1 (ko) 2007-09-21 2016-06-16 페어차일드 세미컨덕터 코포레이션 전력 소자
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US7960781B2 (en) * 2008-09-08 2011-06-14 Semiconductor Components Industries, Llc Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
CN101728430B (zh) * 2008-10-17 2011-06-29 尼克森微电子股份有限公司 高压金氧半导体组件及其制作方法
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
FR2970811B1 (fr) * 2011-01-24 2013-01-25 Commissariat Energie Atomique Dispositif a effet de champ muni d'une contre-électrode amincie et procédé de réalisation
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
DE112012002136T5 (de) 2011-05-18 2014-03-13 Vishay-Siliconix Halbleitervorrichtung
TWI446459B (zh) * 2012-02-14 2014-07-21 Anpec Electronics Corp 具有超級介面之功率電晶體元件之製作方法
US9093520B2 (en) * 2013-08-28 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. High-voltage super junction by trench and epitaxial doping
JP6340200B2 (ja) * 2014-01-27 2018-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9312382B2 (en) 2014-07-22 2016-04-12 Empire Technology Development Llc High voltage transistor device with reduced characteristic on resistance
US10263070B2 (en) 2017-06-12 2019-04-16 Alpha And Omega Semiconductor (Cayman) Ltd. Method of manufacturing LV/MV super junction trench power MOSFETs
CN109326653A (zh) * 2018-11-09 2019-02-12 上海昱率科技有限公司 功率器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61135109A (ja) * 1984-12-06 1986-06-23 Canon Inc 半導体装置の製造方法
JPS61229317A (ja) * 1985-02-23 1986-10-13 エステイ−シ−　ピ−エルシ− 半導体セル形成方法及び集積回路
JPH08264772A (ja) * 1995-03-23 1996-10-11 Toyota Motor Corp 電界効果型半導体素子
JPH09213939A (ja) * 1996-01-30 1997-08-15 Nec Corp 半導体装置
JPH11354788A (ja) * 1998-06-12 1999-12-24 Nissan Motor Co Ltd 半導体装置およびその製造方法
JP2000012842A (ja) * 1998-06-18 2000-01-14 Denso Corp Ｍｏｓトランジスタ及びその製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US94635A (en) * 1869-09-07 Improvement in grain-mills
US70418A (en) * 1867-11-05 Moritz crohjt
US3658584A (en) * 1970-09-21 1972-04-25 Monsanto Co Semiconductor doping compositions
US5191396B1 (en) 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4782036A (en) * 1986-08-29 1988-11-01 Siemens Aktiengesellschaft Process for producing a predetermined doping in side walls and bases of trenches etched into semiconductor substrates
US4819052A (en) * 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
US5404040A (en) 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5326711A (en) * 1993-01-04 1994-07-05 Texas Instruments Incorporated High performance high voltage vertical transistor and method of fabrication
DE4332057A1 (de) * 1993-09-21 1995-03-30 Siemens Ag Integrierte mikromechanische Sensorvorrichtung und Verfahren zu deren Herstellung
DE59711481D1 (de) * 1996-02-05 2004-05-06 Infineon Technologies Ag Durch Feldeffekt steuerbares Halbleiterbauelement
DE19611045C1 (de) 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
GB2314206A (en) * 1996-06-13 1997-12-17 Plessey Semiconductors Ltd Preventing voltage breakdown in semiconductor devices
US5789802A (en) * 1996-06-21 1998-08-04 Advanced Micro Devices, Inc. Dopant profile spreading for arsenic source/drain
JPH10108564A (ja) 1996-10-04 1998-04-28 Takagi Ind Co Ltd 栽培基材及び栽培装置
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
JPH1143321A (ja) 1997-07-25 1999-02-16 Toshiba Ceramics Co Ltd 石英原料粉の製造方法
JP3628613B2 (ja) 1997-11-03 2005-03-16 インフィネオン テクノロジース アクチエンゲゼルシャフト 半導体構成素子のための耐高圧縁部構造
DE19748523C2 (de) * 1997-11-03 1999-10-07 Siemens Ag Halbleiterbauelement, Verfahren zum Herstellen eines derartigen Halbleiterbauelementes und Verwendung des Verfahrens
DE19800647C1 (de) * 1998-01-09 1999-05-27 Siemens Ag SOI-Hochspannungsschalter
EP0973203A3 (de) 1998-07-17 2001-02-14 Infineon Technologies AG Halbleiterschicht mit lateral veränderlicher Dotierung und Verfahren zu dessen Herstellung
US6452230B1 (en) * 1998-12-23 2002-09-17 International Rectifier Corporation High voltage mosgated device with trenches to reduce on-resistance
AU5458400A (en) * 1999-06-03 2000-12-28 General Semiconductor, Inc. High voltage power mosfet having low on-resistance
DE19935442C1 (de) * 1999-07-28 2000-12-21 Siemens Ag Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors
DE60136742D1 (de) 2000-11-08 2009-01-08 Kimberly Clark Co Schaumbehandlung von tissueprodukten
US6608350B2 (en) 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US7221011B2 (en) * 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61135109A (ja) * 1984-12-06 1986-06-23 Canon Inc 半導体装置の製造方法
JPS61229317A (ja) * 1985-02-23 1986-10-13 エステイ−シ−　ピ−エルシ− 半導体セル形成方法及び集積回路
JPH08264772A (ja) * 1995-03-23 1996-10-11 Toyota Motor Corp 電界効果型半導体素子
JPH09213939A (ja) * 1996-01-30 1997-08-15 Nec Corp 半導体装置
JPH11354788A (ja) * 1998-06-12 1999-12-24 Nissan Motor Co Ltd 半導体装置およびその製造方法
JP2000012842A (ja) * 1998-06-18 2000-01-14 Denso Corp Ｍｏｓトランジスタ及びその製造方法

Also Published As

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