DE3322669C2 - Verfahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden

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Abstract

Die Source- und Basisgebiete und ein ohmscher Kurzschluß (69) zwischen Source und Basis werden durch eine selbstjustierende Maskiertechnik gebildet. In dem Fall eines MOSFET (104) beginnt das Verfahren mit einer Halbleiterscheibe (z.B. aus Silicium), die ein Draingebiet, eine am Anfang gleichmäßig auf der Oberfläche desselben hergestellte Gateisolierschicht und eine leitende Polysiliciumgateschicht (91) enthält. Durch aufeinanderfolgende Maskier- und Ätzschritte werden Kanäle durch die Polysiliciumgateschicht hindurch wenigstens bis zu dem Draingebiet geätzt. Die ungeätzten Teile bilden Polysiliciumgateelektroden (70) in gegenseitigem Abstand längs des Draingebietes. Bei einer ebenfalls beschriebenen zweistufigen Polysiliciumätzprozedur werden in einem Anfangsätzschritt relativ schmale Kanäle hergestellt. Die ungeätzten Teile der Polysiliciumschicht werden dann als Masken zum Bilden einer Kurzschlußverlängerung des Basisgebietes benutzt, vorzugsweise durch Ionenimplantation. In einem anschließenden lateralen Ätzschritt werden die zuvor ungeätzten Teile der Polysiliciumgateelektrodenschicht (91) geätzt, um isolierte Polysiliciumgateelektrodenstrukturen (70) festzulegen, die sich von der Hauptoberfläche nach oben und in gegenseitigem Abstand längs derselben erstrecken. Dann werden die MOSFET-Source- und Basisgebiete durch vertikale Ionenimplantation gebildet, wobei die Polysiliciumgateelektrodenstrukturen als Masken dienen. Schließlich wird eine Elektrodenmetallisierung (110, .

Description

dadurch gekennzeichne', daß
al) zunächst die Gateisolierschi· M (72) und eine Gateelektrodenschicht (91) gebildet werden,
a2) miitels einer Ätzschutzmaske (52) in der Gateelektrodenschicht (91) wenigstens bis zu der Gateisolierschicht (72) reichende Öffnungen bei minimaler Unterschneidung der Ätzschutzmaske (92) angebracht werden,
a3) im Halbleiterkörper (56) unterhalb der Öffnungen in der Ätzschutzmaske (92) und der Gateelektrodenschicht (91) die Kurzschlußgebiete (69) gebildet werden,
a4) die Gateelektrodenschicht (91) zur Bildung der Gateelektroden (70) lateral geätzt wird, und sodann Schritte b) bis d) ausgeführt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verunreinigungen zur Bildung des Kurzschlußgebiets (69) durch Ionenimplantation eingebracht werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Ionenimplantation der Kurzschlußgebietsverunreinigungen (P+) durch die Gateisolierschicht (72) hindurch erfolgt.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Verunreinigungen für das Basisgebiet (64) und das obere Elektrodengebiet (62) durch Ionenimplantation eingebracht werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Ionenimplantation durch die Gateeisolierschicht (72) hindurch erfolgt.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß zumindest der Schritt des Einbringens von Basisgebietsverunreinigungen eine Gasquellendiffusion beinhaltet.
7. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Verunreinigungen für das Basisgebiet (64) und das obere Elektrodengebiet (62) durch eine Gasquellendiffusion eingebracht werden.
8- Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß im Anschluß an das Bilden der leitenden Gateelektrodenschicht (S3) auf dieser eine Schicht aus schwer schmelzbarem Metallsilicid (102) derart gebildet wird, daß dieses einen Teil der fertigen Gateelektrode (70) bildet und daß während der Oxidation der Gateelektrodenseitenwände wenigstens die frei liegenden Seitenflächen (79) der aus schwer schmelzbarem Metallsilicid bestehenden Teile der Gateelektroden (70) oxidiert werden.
Die Erfindimg bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden gemäß dem Oberbegriff des Anspruchs 1.
Ein Herstellungsverfahren dieser Art ist in der GB-PS 20 82 385 beschrieben. Dieses bekannte Verfahren dient zur Herstellung eines Leistungs-MOSFET, der auf einer einzigen Siliciumhalbleiterscheibe gebildet wird und aus einer Vielzahl von einzelnen, elektrisch parallel geschalteten Einheitszellen besteht. Als gemeinsames Draingebiet wird ein N-leitender Halbleiterkörper verwendet, der epitaktisch auf einem N+-leitenden Substrat gebildet wird. Anschließend werden mit Hilfe einer ersten Maske in dem Halbleiterkörper Kurzschlußgebiete des P+-Leitungstyps gebildet, indem durch entsprechende Öffnungen in der Maske Boratome implantiert werden. Nachdem mit Hilfe von zweiten und dritten Masken eine isolierende Oxidschicht sowie Gar ^elektroden aufgebracht wurden, werden unter Verwendung der Gateelektroden als Maske Basisgebiete und obere Elektrodengebiete hergestellt. Nach Oxidierung der Gateelektrodenseitenwände werden schließlich Anschlüsse in ohmschem Kontakt mit den oberen Elektrodengebieten und den Kurzschlußgebieten sowie ohmsche Gatean-Schlüsse hergestellt.
In einer Leistungs-MOSFET-Struktur entsprechen die Source-, Basis- und Draingebiete bekanntlich dem Emitter, der Basis und dem Kollektor eines parasitären Bipolartransistors. Wenn dieser parasitäre Bipolartransistor während des Betriebs des Leistungs-MOSFET einschalten kann, verschlechtert sich die Blockierspannung und das Verhältnis dV/df wesentlich. Da bei dem bekannten Verfahren jedoch ein Kurzschlußgebiet gebildet wird, das diejenigen Schichten, die die Source- und Basisgebiete enthalten, kurzschließt, wird das Einschalten des parasitären Bipolartransistors vorteilhaft verhindert. Diesem und anderen bekannten Verfahren ist hingegen der Nachteil zu eigen, daß eine hohe Zahl von Maskierschritten erforderlich ist, von denen darüber hinaus einige mit hoher Genauigkeit gegenseitig justiert sein müssen. Die große Anzahl von Maskierschritten und die Notwendigkeit der Justierung führen aber zu einer geringeren Ausbeute. Da es weiterhin notwendig ist, Toleranzen vorzusehen, um Fehlausrichtungen auszugleichen, wird die Einheitszellengröße größer als erforderlich, so daß sich die Ausbreitungswiderstände entsprechend erhöhen.
Der Erfindung liegt die Aufgabe zugrunde, ein Ver-
fahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden gemäß dem Oberbegriff des Anspruchs 1 derart weiterzubilden, daß zur Herstellung der Kurzschlußgebiete, der Basisgebiete und der oberen Elektrodengebiete nur eine einzige Maske benötigt wird.
Diese Aufgabe wird ei findungsgemäß mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Verfahrensschritten gelöst
Durch die erfindungsgemäß vorgesehenen Verfahrensschritte wird —reicht daß zur Herstellung der Kurzschlußgebiete, der Basisgebiete und der oberen Elektrodengebiete lediglich eine Maske benötigt wird. Dadurch ist sichergestellt, daß diese Gebiete absolut exakt zueinander ausgerichtet sind. Die Zuverlässigkeit des Verfahrens sowie die Ausbeute an fertigen I lalbleitervorrichtungen werden somit bedeutend erhöht
Gemäß der im Anspruch 8 angegebenen vorteilhaften Weiterbildung der Erfindung können die Gateelektroden eine Schicht aus einem schwer schmelzbaren Metallsilicid aufweisen. Dadurch wird eine höhere elektrische Leitfähigkeit erreicht, da ein Metallsilicid eine höhere elektrische Leitfähigkeit als selbst stark dotiertes Polysilicium hat
Weitere vorteilhafte Verfahrensschritte der Erfindung sind Gegenstand der Ansprüche 2 bis 7.
Die Erfindung wird nachstehend anhand der Be-Schreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert
Es zeigt
F i g. 1 eine Querschnittansicht des aktiven Teiles einer Halbleitervorrichtung in Form eines MOSFET mit umhülltem Gate,
Fig.2 einen Anfangsvorbereitungsschritt zur Herstellung des MOSFET gemäß F i g. 1,
Fig.3A und 3B anschließende Ätzschritte an der Halbleiterscheibe nach Fig.2 mit minimaler Unterschneidung, wobei F i g. 3A das selektive Ätzen zum Herstellen '·οη im wesentlichen vertikalen Seitenwänden und F i g. 3B isotropes Ätzen zeigt,
Fig.4A und 4B einen vertikalen Implantierungsschritt zum Herstellen eines Kurzschlußgebietes in den Halbleiterscheiben gemäß F i g. 3A bzw. 3B,
Fig.5A und 5B einen anschließenden lateralen Ätzschritt in r"en Halbleiterscheiben gemäß Fig.4A und 4 B,
F i g. 6 die Halbleiterscheibe gemäß F i g. 2, nachdem Photolack entfernt und Basis- und Sourcegebiete implantiert wurden.
Fig. 7 die selektive Oxidation der Polysiliciumgate-Oberseiten und -seitenwände,
F i g. 8 die Halbleiterscheibe gemäß F i g. 2 im Anschluß an das Ätzen des Gateoxids zum Freilegen des Sourcegebietes, unmittelbar vor der Metallisierung zum Herstellen der Struktur gemäß F i g. 1,
F i g. 9 eine Draufsicht, die in überlappender Oberdeckung drei aufeinanderfolgende Masken zum Herstellen des in F i g. 1 gezeigten MOSFET zeigt,
Fig. 10 eine Variante des dreimaskigen Verfahrens zum Herstellen einer Struktur mit umhülltem Gate, die eine Molybdän-Silicid-Schicht über der Polysiliciumgateelektrode aufweist,
Fig. 11 die Halbleiterscheibe gemäß Fig. 10 im Anschluß an das Unterätzen und selektive Oxidieren der Gateelektrode, P5
Fig. 12 die Halbleiterscheibe gemäß Fig. 10, nachdem das Gateisoliergebiet über der Source entfernt worden ist und die Basis- und Sourcegebiele durch Gasquellendiffusion gebildet wurden,
Fig. 13 den Anfangsvorbereitungsschritt eines eit.-maskigen Verfahrens, bei dem metallisierte Gateelektroden verwendet werden,
Fig. 14 einen ersten Ätzschritt an der Halbleiterscheibe gemäß F i g. 13 mit minimalem Unterschnitt,
Fig. 15 eine vertikale Implantierung zum Bilden eines Kurzschlußgebietes,
F i g. 16 einen anschließenden lateralen Ätzschritt,
Fig. 17 das Bilden von Source- und Basisgebseten und
F i g. 18 einen abschließenden Metallisierungsschritt
Vorweg sei angemerkt, daß das erfindungsgemäße Herstellungsverfahren der Einfachheit halber anhand eines MOSFET beschrieben wird, der N+-leitende Source-, P-leitende Halbleiterbasis- oder Kanalgebiete und N--leitende Halbleiterdraingebiete aufweist Das Herstellungsverfahren wird anhand einer Halbleitervorrichtung mit isolierten Gateelektroden (IG) beschrieben, die ein N+-leitendes obei^ Anschlußgebiet ein P-leitendes Basisgebiet und ein N-Litendes erstes Gebiet hat Es sei jedoch angemerkt daß die Erfindung gleichermaßen bei Halbleitervorrichtungen anwendbar ist bei denen die gebildeten aktiven Gebiete vom entgegengesLizten Leitungstyp sind.
Die Halbleitervorrichtung hat Gateelektroden, die von isolierendem Oxid umhüllt sind, welches seinerseits durch eine obere Anschlußgebietmetallisierung umgeben ist Ferne Gatekontakte werden verwendet In der Gateelektrode ist nur eine einzige elektrisch leitende Schicht erforderlich, obgleich bei einigen Ausführungsformen eine zweite Schicht benützt wird, um den Gateeingangswiderstand zu senken. Diese Ausführungsform der Halbleitervorrichtung wird mit Hilfe von Drei-Masken-Verfahren hergestellt wie sie insbesondere unter Bezugnahme auf die Fig. 1 bis 12 beschrieben werden.
Die Erfindung ist außerdem bei Halbleitervorrichtungen anwendbar, die metallisierte Gateanschlußfinger für «iinen niedrigen Gateeingangswiderstand haben, um einen Hochfrequenzbetrieb zu gestatten. Diese Ausführungsform wird mit Hilfe von EI N-Masken-Verfahren hergestellt die unter Bezugnahme auf die F i g. 13 bis 18 beschrieben werden.
Trotzdem sei angemerkt, daß das Drei-Masken-Verfahren mit umhüllter Gateelektrode eine Anzahl von Vorteilen hat So können nämlich die Source-, Basis- und Kurzschlußgebiete alle implantiert werden, ohne daß eine abgewinkelte Ionenimplantation zum Herstellen der Source- und Basisgebiete erforderlich ist, wie es der Fall ist wenn eine Überhangschicht vorhanden Ui. Weiter ist es nicht erforderlich, eine Schutzschicht auf den oberen Flächen der Polysiüciumgateelektroden herzustellen, die in der Lage ist, eine Hochtempertturbehandlung auszuhalten. Bei einigen besonderen Ausführungsformen braucht keine Maskierschicht die Hochtemperaturbehandlung auszuhalten.
Es sei weiter ar gemerkt daß die Verfahren, die im folgenden ausführlich beschrieben sind, besondere Durchführungsformen sind, die gegenwärtig bevorzugt werden. Es ist jedoch klar, daß die Verfahren und die Verfahrensvariationen in Kombinationen benutzt werden können, die sich von den beschriebenen unterscheiden, und daß weiter üvt verschiedenen Verfahrensschritte in einer Anzahl von Reihenfolgen ausgeführt werden können, die sich von den hier speziell beschriebenen unterscheiden.
Halbleitervorrichtungen mit umhüllter Gateelektrode
F i g. 1 zeigt in einem Teilquerschnitt den aktiven Teil eines Leistungs-MOSFET 50, wobei eine Einheitszelle 52 vollständig gezeigt ist und benachbarte Einheitszellen teilweise gezeigt sind. Ein Leistungs-MOSFET enthält bekanntlich eine Anzahl von Einheitszeiten, die in einem einzigen Halbleiterkörper in Form einer Scheibe 54 gebildet und elektrisch parallel geschaltet sind. Die Eiiiheitszellen 52 haben ein gemeinsames Draingebiet 56 aus Siliciumhalbleitermaterial vom N--Leitungstyp, mit dem ein gemeinsamer metallisierter Anschluß 58 über ein stark dotiertes N+ -leitendes Substrat 60 in ohmschen Kontakt ist. Silicium ist zwar das gegenwärtig bevorzugte Halbleitermaterial, es gibt aber weitere Möglichkeiten, wie beispielsweise Galliumarsenid.
Die Einheitszeiien 52 haben einzelne N+ -leitende Source- und P-Ieitende Basisgebiete 62 bzw. 64. die innerhalb des Draingebietes 56 gebildet sind. An der Oberfläche 66 der Scheibe 54 existiert jedes Basisgebiet 64 als ein Band 68 auc Halbleitermaterial vom P-Leitungstyp zwischen dem Sourcegebiet 62 vom N-Typ und dem Draingebiet 56. Um das Einschalten des parasitären Bipolartransistors zu verhindern, der durch das N+-Sourcegebiet 62, das P-Basisgebiet 64 und das N- -Draingebiet 66 gebildet wird, ist ein Source-Basis-Kurzschluß vorgesehen, der ein P+-leitendes Kurzschlußgebiet 69 oder eine Verlängerung des Basisgebietes 64 aufwärts durch das Sourcegebiet 62 bis zu der Oberfläche des Sourcegebietes 62 enthält. Der Kurzschluß wird durch einen Teil der Sourcemetallisierung vervollständigt
Zum Erzeugen eines Anreicherungsbetriebskanals für den Feldeffekttransistorbetrieb sind leitende Gateelektroden, die insgesamt mit 70 bezeichnet und durch eine insgesamt mit 72 bezeichnete Gateisolierschicht voneinander getrennt sind, auf der Oberfläche 66 wenigstens über dem Band 68 aus dem Halbleitermaterial vom P-Typ angeordnet, das das Basisgebiet 64 umfaßt. Somit sind zwischen den Gateelektroden 70 Kanäle gebildet, wobei sich die Sourcegebiete 62 (und die Kurzschlußgebiete 69) am Boden der Kanäle befinden.
In einer Ausführungsform hat die Gateisolierschicht 72 einen Sandwichaufbau. Aus Gründen, die nachstehend ausführlicher beschrieben sind, umfaßt diese Form der Gateisolierschicht eine erste Oxidschicht 74, die aus Siliciumdioxid besteht, eine Nitridschicht 76, die aus Siliciumnitrid besteht, und, bei Bedarf, eine zweite Oxidschicht 78, die ebenfalls aus Siliciumdioxid besteht.
Die Polysiliciumga'eelektroden 70 sind vollständig in eine schützende Oxidschicht 79 eingehüllt, die sowohl Seitenwände als auch Oberseiten aufweist Eine Sourcemetallisierung 88 bedeckt den gesamten aktiven Teil der Scheibe einschließlich der umhüllten Polysiliciumgateelektroden 70. Demgemäß sind ferne Gatekontakte erforderlich, was zu einem höheren Gateeingangswiderstand führt (Es sei jedoch angemerkt, daß das unter Bezugnahme auf die Fi g. 10—12 beschriebene Ausführungsbeispiel einen niedrigeren Gatewiderstand hat.)
Gemäß F i g. 1 ist die Sourcemetallisierung 88 sowohl mit dem Sourcegebiet 62 als auch mit dem Kurzschlußgebiet 69 in ohmschem Kontakt, um eine elektrische Verbindung zwischen dem Sourcegebiet 62 und dem Basisgebiet 64 herzustellen.
Das Basisgebiet 64, das Sourcegebiet 62 und das Kurzschlußgebiet 69 nach F i g. 1 erhalten ihre endgültige Lage mit Hilfe von thermischen Diffusionsverfahren, die im folgenden beschrieben werden. Die ungefähre Lage dieser Gebiete ist in Fig. I gezeigt, wo zu erkennen ist, daß der Basisoberflächenteil 68 vollständig unter der leitenden Gateelektrode 70 liegt und daß demgemäß eine Überlappung an der Stelle 90 des Sourcrgebietes 62 unter der leitenden Gatselektrode 70 vorhanden ist. Die Diffusionsverfahren müssen so gesteuert werden, daß die Überlappung 90 größer als oder wenigstens gleich Null ist, d. h., die Überlappung 90 muß vorhanden sein.
ίο Im Betrieb ist jede Einheitszelle normalerweise nichtleitend, und zwar bis zu einer relativ hohen Sperrspannung. Wenn eine positive Spannung an die Gateelektrode 70 angelegt wird, wird ein elektrisches Feld erzeugt, das sich durch die Gateisolierschicht 72 in das Basisgebiet 64 erstreckt und Elektronen aus dem P-Basisgebict 64 herauszieht, so daß ein dünner N-Ieitender Kanal unmittelbar unter der Oberfläche 66 unter der Gateelektrode 70 und der Isolierschicht 72 gebildet wird. Je positiver die Gatespannung ist, um so leitender wird bekanntlich dieser Kanal und um so mehr Arbeitsstrom fließt. Der Strom fließt horizontal nahe der Oberfläche 66 zwischen dem Sourcegebiet 62 und dem Draingebiet 56 und dann vertikal durch das übrige Draingebiet 56 und durch das Substrat 60 zu dem metallischen Drainan-Schluß 58.
Halbleitervorrichtungen
mit isolierten Gateelektroden
Das erfindungsgemäße Verfahren ist für verschiedene MOSFET-Strukturen gleichermaßen anwendbar. Beispielsweise würde zum Herstellen eines IG-Gleichrichters (IGR) das Substrat 60 vom P+-Leitungstyp sein, wie alternativ in F i g. 1 angegeben, und würde das Gleichrichteranodengebiet enthalten. Das N--leitende Gebiet 56 wird dann hier allgemeiner als erstes Gebiet bezeichnet, und das Substrat 60 wird hier allgemeiner als zweites Gebiet bezeichnet. Das Sourcegebiet 62 enthält die Gleichrichterkathode und wird hier allgemeiner als oberes Anschlußgebiet bezeichnet.
Ebenso kann, obgleich nicht im einzelnen dargestellt, ein MOS-gesteuerter Thyristor geschaffen werden, indem ein drittes Gebiet (nicht dargestellt) vom N+ -Leitungstyp unter einem mäßig dotierten, P-Ieitenden zweiten Gebiet 60 hergestellt wird. Das dritte Gebiet würde dann einen Thyristorhauptanschluß bilden.
Übliche Herstellungsverfahren beginnen im allgemeinen mit der unteren Gebietsschicht, d. h. im Falle eines MOS-gesteuerten Thyristors mit dem dritten Gebiet.
und die oberen Schichten werden dann nacheinander gebildet, beispielsweise durch epitaktisches Aufwachsen.
Dreimaskiges Verfahren mit umhüllter Gateelektrode
(Fig. 2 bis 9)
Gemäß Fig.2 wird zunächst die Siliciumhalbieiterscheibe 54, die das Draingebiet 56 vom N~-Leitungstyp enthält hergestellt, indem mit einem Scheibensubstrat
eo 60 mit geeignetem niedrigem spezifischem Widerstand begonnen wird. Dabei kann es sich beispielsweise um ein N+-leitendes Substrat von 0,25 mm (ten mil) mit 0,001 Ohm-Zentimeter handeln. Das Draingebiet 56 läßt man auf der Scheibe 60 epitaktisch aufwachsen, wobei es beispielsweise 0,05 mm (two mils) dick ist und einen spezifischen Widerstand von 25 Ohm-Zentimeter hat. Dies stellt eine typische 500-Volt-Struktur dar.
Danach wird die Gateisolierschicht 72 auf der Ober-
fläche 66 des Draingebietes 56 durch aufeinanderfolgendes Aufwachsen der ersten Oxidschicht 74, der Nitridschicht 76 und der zweiten Oxidschicht 78 gebildet. Die Oxidschichten 74 und 78 kann man durch thermische Oxidation bzw. durch chemisches Bedampfen aufwachsen kissen. Die Nilridschichl 76 kann man durch chemisches bedampfen aufwachsen lassen. Die Nitridschicht 76 wird vorgesehen, um die selektive Oxidation der Seitenwände der Polysiliciumgates 70 zu erleichtern, kann aber weggelassen werden, wenn eine Nifkloxidationsmaske in einem späteren Verfahrensschritt gebildet wird oder wenn ein zusätzlicher Maskierschritt benutzt wird, um Sourcekontaktfenster zu öffnen. Die zweite Gateoxidschicht 78 ist ebenfalls fakultativ, sie ist aber vorgesehen, um die selektive Oxidation des Polysiliciumgateelektrodenmaterials zu erleichtern und gleichzeitig die Nitridschicht 76 zu schützen, da viele Polysiliciumätzmittel Siliciumnitrid angreifen, während Siliciumdioxid nicht angegriffen wird. Weiter werden durch die Oxidschicht 78 mechanische Spannungen in der Gateisolierschicht 72 und an der Grenzfläche zwischen der Gateisolicrschicht 72 und der Polysiliciumschicht verringert.
Danach wird eine PolysiliciumschichtiM hoher Leitfähigkeit und geeigneter Dicke für die endgültige Gateelektrode 70 (z. B. 1 μΐη) und über der Gateisolierschicht 72 gebildet. Vorzugsweise besteht die Gateelektrodenschicht 91 aus Polysilicium, das entweder mit N+- oder mit P+-leitenden Verunreinigungen stark dotiert ist, wob~i N+-leitende Verunreinigungen dargestellt sind. Es gibt jedoch weitere Materialien, die für die leitende Gateelektrodenschicht 91 benutzt werden können, wie beispielsweise ein Metallsilicid. Ungeachtet dessen, welches Material benutzt wird, ist es insgesamt erforderlich, daß es (1) kontrolliert oxidierbar ist, daß es (2) durch ein Verfahren oder ein Ätzmittel, welches Oxid nicht ätzt, ätzbar ist, daß es (3) eine gute elektrische Leitfähigkeit hat und daß es (4) einen Wärmeausdehnungskoeffizienten hat, der dem von Silicium gleicht.
Im Anschluß an die anfängliche Scheibenbearbeitung wird eine erste Ätzschutzmaske 92 photolithographisch hergestellt, die öffnungen 94 hat, welche die endgültige Lage der Source- und der Kurzschlußgebiete festlegen, was nachfolgend unter Bezugnahme auf Fig.9 beschrieben wird.
Daraufhin wird ein Anfangsätzschritt ausgeführt, wie er in den F i g. 3A und 3B gezeigt ist. Dieser Anfangsätzschritt wird in Bereichen, die durch die öffnungen 94 der ersten Maske 92 festgelegt sind, durch die Polysiliciumgateelektrodenschicht 91 hindurch bis hinab zu der Gateisolierschicht 72 ausgeführt F i g. 3A zeigt das Ergebnis einer bevorzugten Ätzung, und F i g. 3B zeigt die Ergebnisse einer noch akzeptablen isotropen Ätzung.
Die bevorzugte Ätzung gemäß F i g. 3A wird im Falle von Vorrichtungen mit umhüllter Gateelektrode bevorzugt weil sie eine kleinere Einheitszellengröße ergibt Im Falle von Vorrichtungen mit metallisierter Gateelektrode, die unter Anwendung eines einmaskigen Verfahrens hergestellt werden, wie es weiter unten mit Bezug auf die F i g. 16—18 beschrieben ist kann ein gerichtetes Ätzen zum Herstellen von vertikalen Seitenwänden als wesentlich betrachtet werden, um das automatische Aufteilen der Metallisierung in Source- und Gateanschlüsse zu erleichtern. Zum im wesentlichen vertikalen Ätzen durch Polysilicium kann eine Anzahl bekannter Verfahren benutzt werden, die insgesamt als Trockenätzverfahren bekannt sind and bei denen die Gerichtetheit mittels elektrischer Felder erzielt wird. Ein Trokkenätzverfahren, das zur Durchführung der Erfindung besonders geeignet ist, ist das reaktive Ionenätzen.
Die Gegenwart der zweiten Oxidschicht 78 hilft bei
dem Ätzprozeß, indem sie die Nitridschicht 76 vor dem Polysiliciumätzmittel schützt. Beispielsweise ätzen viele Plasmaatzmittel Polysilicium gut und Siliciumnitrid ziemlich schlecht, greifen aber Siliciumdioxid nicht an.
Im Anschluß an den Anfangsätzschritt werden Verunreinigungen zum Bilden des Kurzschlußgebietes 69 in
ίο das Draingebiet 56 mittels Ionenimplantation durch die Gateisolierschicht 72 hindurch eingebracht. Gemäß F i g. 4A und 4B erfolgt diese Implantation von Kurzschlußgebietsverunreinigungen im wesentlichen vertikal, wobei die Ätzschutzmaske 92 und die ungeätzten Teile der Gateelektrodeschicht 91 während der Implantation als Maske dienen. Diese Implantation von Verunreinigungen zum Bilden des Kurzschlußgebietes 69 ist eine relativ seichte Implantation und/oder erfolgt mit einer relativ langsamer diffundierenden Verunreinigung vom P-Typ, wie beispielsweise Indium, weil am Schluß des Verfahrens die Tiefe des Kurzschlußgebiets 69 nicht viel größer sein sollte als die Tiefe des Sourcegebietes 62.
Es können bekannte lonenimplantierungsverfahren angewandt werden, wie sie beispielsweise in J. F. Gibbons, »Ion Implantation in Semiconductors — Part I: Range Distribution Theory and Exp-riments«, Proc. IEEE, Band 56, Nr. 3, S. 295-319 (März 1968), und in J. F. Gibbons, »Ion Implantation in Semiconductors — Part II: Damage Production and Annealing«, Proc. IEEE, Band 60, Nr. 9, S. 1062-1096 (September 1972), beschrieben sind.
Dann wird gemäß F i g. 5A und 5B nach dem Einbringen von Kurzschlußgebietsverunreinigungen der vorher ungeätzte Teil der Gateelektrodenschicht 91 lateral geätzt, um die Maske 92 zu unterschneiden und um die endgültige Größe der Gateelektroden 70 festzulegen.
Die erste Ätzschutzmaske 92 wird dann beseitigt
Daraufhin werden gemäß F i g. 6 Verunreinigungen in das Draingebiet zwischen den Polysiliciumgateelektroden 70 eingebracht, die geeignet sind, das Basisgebiet 64 und das Sourcegebiet 62 zu bilden. Diese Gebiete können durch Diffusion oder durch Ionenimplantation gebildet werden, wie es speziell in F i g. 6 gezeigt ist Es ist festzuhalten, daß die Ionenimplantation vertikal erfolgen kann, da an den Gateelektroden 70 kein Überhang vorhanden ist
Um zu gewährleisten, daß keine PN-Obergänge in den Polysiliciumelektroden 70 gebildet werden, kann eine Nitridschicht (nicht dargestellt), die durch chemisches Bedampfen gebildet wird, unter der Ätzschutzmaske 92 vorgesehen und nach der Ionenimplantation entfernt werden.
Danach werden die Oberseiten und die Seitenwände der Gateelektrode 70 selektiv oxidiert, um die umhüllende Oxidschicht 79 aufwachen zu lassen, was die Struktur gemäß F i g. 7 ergibt
Als eine bedeutsame Hilfe für diese selektive Oxidation erfolgt die vorherige Ionenimplantation der Verunreinigungen des Kurzschlußgebiets 69, des Basisgebiets 64 und des Sourcegebiets 62, wie oben beschrieben, durch die Gateisolierschicht 72 hindurch, die im wesentlichen intakt bleibt Nach der Implantation werden die Verunreinigungen durch thermische Diffusion eingetrieben, um das Basisgebiet 64 und das Sourcegebiet 62 geeignet zu lokalisieren. Diese Diffusion kann auf einmal oder in Stufen erfolgen. (Der Übersichtlichkeit halber zeigen die F i g. 1 und 7 die Positionen derselben
nach der Diffusion, weshalb die F i g. 1 und 7 deren Positionen unmittelbar im Anschluß an die Implantation nicht genau zeigen.)
Vorzugsweise erfolgt die Diffusion der Verunreinigungen des Basisgebietes 64 und des Sourcegebietes 62, um sie in ihre endgültigen Plätze einzubringen, gleichzeitig mit dem selektiven Oxidationsschritt, der in F i g. 7 gezeigt is'_ Bei dem wirksamsten Prozeß erfolgen sämtliche Implantationen gleichzeitig, und alle Verunreinigungen werden dann gleichzeitig während des selektiven Oxidationsschritts eingetrieben.
Gemäß F i g. 7 werden die Seitenwände der Polysiliciumgateelektroden 70 selektiv oxidiert, und zwar durch Erhitzen in Gegenwart von Sauerstoff, um die Oxidschicht 79 aufwachsen zu lassen, die viel dicker ist als die erste Oxidschicht 74 der Gateisoliergebietsschicht 72. Die Oxidation des Sourcegebietes 62 zwischen den Polysiliciumgateelektroden 70 wird durch die Nitridschicht 76 in der Gateisoüergebietsschicht 72 maskiert. Vorzugsweise wird die zweite Gateoxidschicht 78 im Sourcegebiet selektiv geätzt, um die Siliciumnitridschicht 76 freizulegen, bevor die selektive Oxidation der Seitenwände der Polysiliciumgateelektroden 70 erfolgt. Weitere Information über die Technik der selektiven Oxidation findet sich in einem Aufsatz von T. Huy, T. J. Chiu, S. Wong und W. G. Oldham »Selective Oxidation Technologies for High Density MOS«, IEEE Electron Device Letters, Band EDL-2, Nr. 10, S. 244-247 (Oktober 1981).
Zu diesem Zeitpunkt ist die Halbleitervorrichtung zur endgültigen Bearbeitung bereit, durch die das Sourcegebiet 62 und das Kurzschlußgebiet 69 für die Metallisation freigelegt werden, um Gatekontaktfenster zu öffnen, zu metallisieren und Metallisierungsmuster aufzubringen.
Gemäß F i g. 8 werden die Nitridschicht 76 und die Oxidschichten 74 und 78 (soweit noch vorhanden) der Gateisolierschicht 72 zwischen den Gateelektroden durch selektives Ätzen beseitigt, wobei ein geeignetes Ätzmittel benutzt wird, wie beispielsweise gepufferte Fluorwasserstoffsäure für Oxide und heiße Phosphorsäure für Nitrid, um reines Silicium an der Oberfläche des Sourcegebietes 62 freizulegen. Das Ätzen der Oxidschichten 74 und 78 in den Gateisolierschichten 72 erfolgt einfach ohne Entfernen der Gateumhüllungsoxidschicht 79 (die gemäß F i g. 7 gebildet wurde), weil die Gateumhüllungsoxidschicht 79 viel dicker is ^. Sie wird zwar etwas angeätzt, aber nicht durchgeätzt
Ferne Gatekontaktöffnungen werden dann in der umhüllenden Oxidschicht 79 auf einem Teil der Halbleiterscheibe hergestellt, bei dem es sich nicht um das aktive Gebiet der Halbleitervorrichtung 50 handelt. Bekanntlich erfolgt das mittels einer zweiten Maske 98, deren Umriß in F i g. 9 dargestellt ist
Metall 88 wird dann auf die gesamte Scheibe aufgedampft, wie in Fig. 1 gezeigt ist und dann gemustert wobei eine dritte Maske 100 (F i g. 9) benutzt wird, um die Metallisierung in Source- und Gategebiete zu trennen.
Verfahren für höhere elektrische Leitfähigkeit
mit vergrabenem Gate (F i g. 10 bis 12)
Zum Verringern des Gateeingangswiderstands in der Struktur mit umhüllten Gateelektroden und fernen Gatekontakten kann die Gateelektrode 70 eine Schicht aus einem schwer schmelzbaren Metallsilicid, wie beispielsweise Molybdänsilicid, über der Polysiliciumschicht 91 aufweisen. Molybdänsilicid ist elektrisch leitfähiger als selbst stark dotiertes Polysilicium und kann trotzdem an der Oberfläche oxidiert werden, um das Umhüllen der Gateelektrodenstruktur 70 zu gestatten. Gemäß Fig. 10 sind die anfänglichen Vorbereitungsschritte im wesentlichen so wie die oben mit Bezug auf die Fig. 2 und 3A beschriebenen, mit der Ausnahme, daß eine Molybdänsilicidschicht 102 über der Polysiliciumgateelektrodenschicht 91 unter der ersten Ätzschutzmaske 92 gebildet wird. Das Kurzschlußgebiet 69
ίο wird, genau wie oben beschrieben, durch Ionenimplantation von Verunreinigungen vom P-Typ in ausreichender Konzentration zum Bilden des P+-leitenden Gebietesgebildet.
Danach wird gemäß F i g. 11 eine Unterätzung vorgenommen. Anders als bei dem unter Bezugnahme auf die Fig.2—9 beschriebenen Verfahren wird gemäß der Darstellung in F i g. 11 die selektive Oxidation vor dem Einbringen der Source- und Basisgebietsverunreinigungen vorgenommen, und diese Verunreinigungen werden mit Hilfe einer Gasquellendiffusion eingebracht, die unter Bezugnahme auf F i g. 12 beschrieben wird.
Gemäß F i g. 11 wird die Oxidschicht 79 nicht nur auf den Polysiiiciumteilen 91 der Gateelektroden 70 gebildet, sondern auch auf den Molybdänsilicidteilen 102.
Danach wird gemäß Fig. 12die Gateisolierschicht 72 zwischen den Gateelektroden 70 beseitigt und es werden Verunreinigungen aus einer Gasquelle eingebracht, um das Basisgebiet 64 und das Sourcegebiet 62 zu bilden. Die Gebiete 62 und 64 werden durch thermische Diffusion in einer nichtoxidierenden Atmosphäre an ihre endgültigen Plätze getrieben.
Nach diesem Verfahrensschritt geht die weitere Bearbeitung zum Herstellen von fernen Gatekontakten auf die unter Bezugnahme auf die F i g. 8 und 9 beschriebene Weise weiter.
Ein Vergleich des Verfahrens nach den F i g. 2—9 mit dem Verfahren nach den F i g. !0— !2 zeigt, daß zahlreiche Varianten in der besonderen Reihenfolge der Verfahrensschritte möglich sind, insbesondere hinsichtlich des Zeitpunkts, bei dem die selektive Oxidation erfolgt
Verfahren zum Vermeiden des Siliciumnitrids in der Gateisolierschicht
Bei den bis hierher beschriebenen Verfahren wird eine Siliciumnitridschicht 76 in der Gateisolierschicht 72 vorgesehen, um die selektive Oxidation der Seitenwände der Polysiliciumgateelektroden 70 zu erleichtern. Nach der selektiven Oxidation der Seitenwände der Polysiliciumgateelektroden 70 dienen die ungeätzten Teile der Nitridschicht 76 zwar keinem weiteren Zweck, notwendigerweise verbleiben sie aber im aktiven Teil des Gateisoliergebietes zwischen den elektrisch leitenden Gateelektroden 70 und der Oberfläche 68 des Basisgebietes 64.
Es hat sich gezeigt daß Siliciumdioxid/Siliciumnitridschichtenfolgen eingebaute Ladungen oder instabile Ladungen haben können, die sich meistens in der Nitrid/ Oxid-Grenzfläche befinden. Diese Ladungen sind ausreichend, um Schwierigkeiten in den sie enthaltenden MOS-Strukturen hervorzurufen, indem sie es beispielsweise schwierig machen, den leitenden Kanal zu invertieren.
Demgemäß wird entsprechend dieser Verfahrensalternative keine Nitridschicht in der Gateisolieroxidscöicht vorgesehen, die während der anfänglichen Scheibenbearbeitung gebildet wird, und eine Nitridoxidationsmaskenschicht wird in einem späteren Zwisehenschritt gebildet Diese Verfahrensalternative wird
hier zusammenfassend beschrieben.
Eine Silicinmhalbleiterscheibe weist ein Draingebiet .56 auf. Statt der geschichteten Gateisolierschicht 72 gemäß F i g. 1 wird jedoch eine einzige Gateisolieroxidschicht, wie die erste Oxidschicht 74, auf der Draingebietsoberfläche 66 gebildet. Die übrigen Anfangsbehandlungsschritte gehen auf oben beschriebene Weise vor sich, wobei der einzige Unterschied darin besteht, daß in der Gateisolierschicht kein Siliciumnitrid vorgesehen ist.
Zu einem geeigneten Zeitpunkt während dts Verfahrens wird eine Siliciumnitridoxidationsmaskenschicht (nicht dargestellt) über dem Kurzschlußgebiet 69 und dem Sourcegebiet 62 zwischen den Polysiliciumgateelektroden 70 gebiidet, um die selektive Oxidation der Seitenwände der Polysiliciumgateelektroden 70 zu erleichtern. Gemäß der Beschreibung in den obenerwähnten Aufsatz von Huy et al, »Selective Oxidation Technologies for High Density MOS«, gibt es verschiedene Möglichkeiten zum Bilden der Nitridoxidationsmaskenschicht (nicht dargestellt). Beispielsweise wird die Niiridoxidationsmaske durch Ionenimplantation gebildet, und zwar bei Bedarf unter einem Winkel, so daß das gesamte Sourcegebiet zwischen den Polysiliciumgateelektroden 70 bedeckt wird, aber die Polysiliciumgateclektrodenseitenwände selbst ausgelassen werden. Bei den lonenimplantationsverfahren wird der Stickstoff unmittelbar in das Silicium implantiert oder, falls die Oxidschicht 74 noch nicht beseitigt ist, sowohl in das Oxid als auch in das Silicium.
Statt dessen kann die Nitridoxidationsmaske durch chemisches Bedampfen bei niedrigem Druck gebildet werden. Noch eine weitere Alternative ist die Zerstäubung. Vorzugswachstumstechniken oder eine abgewinkelte Dampfrichtung sollten benutzt werden, um das Bilden einer Nitridschicht auf den Seitenwänden der Poiysiiiciumgateeiektroden 70 zu vermeiden.
Alternative Verfahren ohne Nitridselektivoxidationsmaske
Die Verfahren können etwas vereinfacht werden, jedoch um den Preis eines weiteren Maskierschritts, indem weder die Siliciumnitridschicht 76 in der Gateisolierschicht vorgesehen wird, wie oben unter Bezugnahme auf die F i g. 2—12 beschrieben, noch eine Nitridoxidationsmaskenschicht (nicht dargestellt) gebildet wird. Statt dessen wird der Oberfläche des Scurcegebietes 62 zur selben Zeit, zu der das Gateumhüllungsoxid 79 aufwächst, eine Oxidierung ermöglicht, und die Sourcekontaktfenster werden später durch Beseitigung des Sourcegebietsoxids gebildet. Typisch werden die Sourcekontaktfenster geöffnet, ii.riem wie üblich eine präzise justierte Maske benutzt wird. Es könnten auch andere Verfahren benutzt werden, wie beispielsweise das reaktive lonenätzen oder das lonenfräsen mit einem kollimierten Strahl, der ein hohes Selektivitätsverhältnis für Siliciunmdioxid gegenüber Silicium hat
In jedem Fall wird der eine kritische Justierung erfordernde Maskierschritt, der bei der Kurzschlußbildung zwischen Source und Basis üblicherweise erforderlich ist, bei den erfindungsgemäßen Verfahren vermieden.
Einmaskiges Verfahren für metallisierte Gateeiektroden (F i g. 13 bis 18)
Es wird nun ein alternatives zweistufiges Polysiliciumätzverfahren zum Herstellen einer IG-Halbleitervorrichtung mit metallisierten Gateelektroden beschrieben, wobei die fertige Halbleiterstruktur durch den MOSFET104 in F i g. 18 wiedergegeben ist.
Gemäß F i g. 13 beginnt das Verfahren genau wie unter Bezugnahme auf Fig.2 beschrieben, mi. der Ausnahme, daß eine Schicht 106 aus schwer schmelzbarem Metallsilicid, wie beispielsweise Molybdänsilicid, und eine Schutzschicht 108, beispielsweise aus Siliciumnitrid, über der Polysiliciumgateelektrodenschicht 91 und unter der photolithographisch hergestellten Ätzschutzmaske 92 gebildet werden.
Teile der leitenden Schicht 106 verbleiben in der fertigen Halbleiterstruktur 104 nach Fig. 18, weshalb die elektrisch leitende Schicht 106 auch als zweite elektrisch leitende Gateelektrodenschicht bezeichnet werden kann, wobei die Polysiliciumschicht. 91 die erste elektrisch leitende Gateelektrodenschicht bildet und wobei die Gateanschlußmetallisierung 110 (F i g. 18) eine dritte elektrisch leitende Gateelektrodenschicht bildet Es gibt verschiedene Ausführungsmöglichkeiten für die zweite elektrisch leitende Gateelektrodenschicht 106, die bevorzugte Ausführungsmöglichkeit ist aber gemäß Fig. 13 eine Molybdänsilicidschicht 106, die ihrerseits durch eine Siliciumnitridschicht 108 geschützt ist. Es sei angemerkt, daß die Schicht 106, wenn sie vorhanden ist, mehrere Vorteile hat, jedoch nicht wesentlich ist. Ein Vorteil ist eine niedrigere Gateeingangsimpedanz in der fertigen Halbleiterstruktur. Ein weiterer Vorteil besteht gemäß Fig. 18 darin, daß diejenigen Teile der Schicht 106, die in der fertigen Halbleiterstruktur 104 verbleiben, über den übrigen Teil der Strukturen der Gateelektroden 70 überhängen, wodurch die automatische Trennung der Metallisierung in die Gateanschlußmetallisierung 110 und die Sourceanschlußmetallisierung 112 wesentlich erleichtert wird.
Statt dessen kann die elektrisch leitende Schicht 106 weggelassen werden, und die Siiiciumnitridschutzschicnt 108 wird direkt auf die Polysiliciumgateelektrodenschicht 91 aufgebracht Die Siliciumnitridschicht 108 schützt in diesem Fall die Oberseite der Polysiliciumschicht 91 vor Oxidation, so daß die Gatemetallisierung 110 direkt auf die oberen Teile der Polysiliciumgateelektrodenschicht 91 aufgebracht werden kann. _:i diesem Fall gibt es jedoch keinen Überhang, so daß die automatische Trennung der Metallisierung nicht so zuverlässig erfolgt. Ein leichter oder schneller Metallätzschritt ist deshalb erforderlich.
F i g. 14 zeigt einen Anfangsätzschritt, der das im wesentlichen vertikale Durchätzen durch die Siliciumnitridschicht 108, die Molybdänsilicidschicht 106 und die Polysiliciumschicht 91 bis zu der Gateisoliergebietsschicht 72 beinhaltet Fig. 14 ist daher mit der oben beschriebenen F i g. 3A vergleichbar, mit Ausnahme der zusätzlich vorhandenen Schichten 106 und 108. Anschließend wird gemäß F i g. 15 das Kurzschlußgebiet 69 vom P+-Leitungstyp durch vertikale Ionenimplantation durch die Gateisoliergebietsschicht 72 auf dieselbe Weise, wie unter Bezugnahme auf Fig.4A oder F i g. 10 beschrieben wurde, gebildet Danach werden gemäß F i g. 16 die zuvor ungeätzten Teile der Polysiliciumgateelektrodenschicht 91 lateral eingeätzt um die isolierten Polysiliciumgateelektrodenstrukturen 70 festzulegen, wie unter Bezugnahme auf F i g. 5A beschrieben wurde. Daher werden die Molybdänsilicidschicht 106 und die schützende Nitridschicht 108 unterschnittea Die sich ergebenden Polysiliciumgateelektrodenstrukturen 70 werden dann als Masken benutzt um die Basis- und Sourceeebiete 62 hTw. 64 Hps
Halbleiters zu bildea
Bei dem Verfahren gemäß den Fig. 13—18 werden diese Source- und Basisgebiete 62 bzw. 64 durch Gasquellendiffusion gebildet, wie bei der Verfahrensalternative, die unter Bezugnahme auf Fig. 12 beschrieben wurde. Demgemäß werden zum vorteilhaften Ausnutzen der Nitridschicht 76, die in der Gateisoliergebietsschicht 72 vorhanden ist, als selektive Oxidationsmaske in F i g. 16 die Seitenwände der Polysiliciumgateelektrodenstrukturen 70 selektiv oxidiert um Seitenwandoxid 114 zu bilden, bevor die Gateisoüergebietsschicht 72 zwischen den Gateelektroden 70 beseitigt wird und bevor die Source- und Basisdiffusion erfolgt Das Gateisoliergebiet zwischen der Polysiliciumgateelektroden 70 wird anschließend beseitigt wie in F i g. 17 gezeigt ist
Die Source- und Basisgebiete können auch durch Ionenimplantation gebildet werden. Diese Ionenimplantation kann durch die Gateisoliergebietsschicht 72 hindurch und vor der selektiven Oxidation zum Bilden des Polysiliciumgateelektrodenseitenwandoxids 114 erfolgen, in diesem Fall soiite jedoch wegen der überhängenden Molybdänsilicidschicht 106 die Ionenimplantation zum Bilden der Source- und Basisgebiete 62 bzw. 64 unter Winkeln erfolgen, um die gesamte Oberfläche 66 des Draingebiets 56 zwischen den Polysiliciumgateelektrodenstrukturen 70 zu bedecken.
Zum Beseitigen der Nitridschicht 76 und der Oxidschichten 74 und 78 (soweit noch vorhanden) der Gateisoliergebietsschicht 72 zwischen den Gateelektroden 70 wird, wie oben beschrieben, eine selektive Ätztechnik angewandt Beispielsweise ist gepufferte Fluorwasserstoffsäure ein geeignetes Ätzmittel für Oxide, und heiße Phosphorsäure ist ein geeignetes Ätzmittel für Nitrid. Das Ätzen der Oxidschichten 74 und 78 in der Gateisoliergebietsschicht 72 kann leicht vorgenommen werden, ohne daß die Gateseitenwandöxidschichi ίί4 entfernt wird, weil die Gateseitenwandoxidschicht 114 viel dikker ist Die Schicht 114 wird zwar etwas angeätzt sie wird aber nicht durchgeätzt
Schließlich werden sämtliche Masken- und Schutzüberzüge über der Molybdänsilicidschicht 106 beseitigt falls sie picht bereits durch frühere Ätzschritte beseitigt worden sind. Vorzugsweise ist die Nitridschicht 108 oder ein anderer Schutzüberzug über der Molybdänsilicidschicht 106 dicker als die Nitridschicht 76 innerhalb des Gateisolierschichtsandwich 7Z enthält aber kein Oxid, das dicker ist als die Gateisolieroxidschicht 74. Infolgedessen wird das Silicium an aer Oberfläche des Sourcegebiets 62 (einschließlich des Kurzschlußgebiets 69) freigelegt Die oberen Teile der Molybdänsilicidschichtteile 106 werden ebenfalls freigelegt.
Zu diesem Zeitpunkt wird zum Vervollständigen der fertigen Halbleiterstruktur gemäß Fig. 18 Metall, wie z. B. Aluminium, aufgebracht (beispielsweise durch Aufdampfen auf die Scheibe), um so metallisierte vertiefte Sourceelektrodenanschlüsse 112 in ohmschem Kontakt mit dem Sourcegebiet 62 und dem Kurzschlußfortsatz 69 sowie metallisierte Gateschichtanschlüsse 110 in ohmschem Kontakt mit der Gatestruktur 70 zu bilden.
Diese Metallisierung wird, wie oben erwähnt, automatisch in das höhere Gebiet 110. das die Gateanschlüsse enthält, und das untere Gebiet 112 über dem Sotircegcbicl 62 niifgcircnnt. Während der Metallisierung isi eine teilweise Bedeckung der Seitenwände der Gatcelektroden 70 wegen der isolierenden Oxidschicht 114 nicht nachteilig.
Die Drainkontaktmetallisierung 58 wird auf das Substrat 60 zu geeigneter Zeit aufgedampft, um die Halblei terstruktur zu vervollständigen.
Obgleich es in der Draufsicht auf den fertigen Halbleiter in Fig. 18 nicht im einzelnen dargestellt ist hat dieser eine vertiefte kammartige Struktur, die die Sour-
5 cemetallisierung 112 enthält wobei die einzelnen Sourcemetallisierungsfinger jeweils an einem ihrer Enden mit einer gemeinsamen vertieften Sourcekontaktanschlußfläche verbunden sind. Eine erhöh*e kammartige Struktur, die die Gatemetallisierung 110 enthält ist zwi-
10 sehen der vertieften kammartigen Struktur der Sourcemetailisierung angeordnet wobei die einzelnen Gatemetallisierungsfinger jeweils an einem ihrer Enden mit einer gemeinsamen Gateelektrode verbunden sind, die bezüglich der vertieften Sourceelektrode in die entge-
15 gengesetzte Richtung weist
Hierzu 6 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Verfahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden, bei dem
a) in einem Halbleiterkörper des einen Leitungstyps stark dotierte Kurzschlußgebiete des entgegengesetzten Leitungstyps und auf dem Halbleiterkörper eine Gateisolierschicht und darüber die Gateelektroden gebildet werden,
b) unter Verwendung der Gateelektroden als Maske zunächst Verunreinigungen des entgegengesetzten Leitungstyps zur Bildung von Basisgebieten, die an die Kurzschlußgebiete angrenzen, und dann Verunreinigungen des einen Leitungstyps zur Bildung von oberen Elektrodengebieten, die in den Basisgebieten liegen und an die Kurzschlußgebiete angrenzen, eingebracht werden und diese Verunreinigungen so eindiffundiert werden, daß die Basisgebiete wenigstens teilweise unterhalb der Gateelektroden liegen,
c) wenigstens die Gateelektrodenseitenwände oxidiert werden und
d) Anschlüsse, die in ohmsche.ii Kontakt mit den oberen Elektrodengebieten und den Kurzschlußgebieten stehen, und weitere Anschlüsse, die in ohmschem Kontakt mit den Gateelektroden stehen, angebracht werden,
DE3322669A 1982-07-08 1983-06-23 Verfahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden Expired DE3322669C2 (de)

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