DE2719314A1 - Isolierschicht-feldeffekttransistor - Google Patents

Isolierschicht-feldeffekttransistor

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Description

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It 3889
SONY CORPORATION Tokyo / Japan
Isolierschicht-Feldeffekttransistor
Die Erfindung bezieht sich auf einen Isolierschicht-Feldeffekttransistor (im folgenden als MIS-FFT bezeichnet) .
Auf dem Gebiet der FETs besteht vor allem für Leistumrs-MIS-FETs Interesse. Der Leistungs-MIS-FET hat Eigenschaften, wie die, daß aufgrund der negativen Temperaturkoeffizienten des Drainstroms keine thermische Instabilität auftritt, daß die Eingangsimpedanz hoch ist, daß mit hoher Geschwindigkeit geschaltet werden kann und daß eine Verstärkung leicht erzielbar ist.
Für den Leistungs-MIS-FET wurde eine doppelt diffundierte Vertikalkonstruktion angewandt. Bei dieser Konstruktion ist der Drainbereich durch ein Halbleitersubstrat gebildet, so daß die Stromdichte pro Flächeneinheit leicht erhöht werden kann. Wie Fig. 1 zeiqt, besteht der doppelt diffundierte MIS-FET mit vertikalem Aufbau aus einem N-Halbleitersubstrat 1, das als Drainbereich dient, einem P-Basisbereich bzw. einem Kanalbereich 2, der durch selektive Diffusion gebildet und der einer Hauptfläche 1a des HalbleiterSubstrats zugewandt ist, und einem N-Sourcebereich 3, der auf dem Basisbereich 2 z.B. durch selektive Diffusion gebildet ist. Eine V-förmige Nut 5 ist durch Ätzen
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oder dergleichen von der Hauptfläche 1a des Substrats aus gebildet, die durch den Sourcebereich 3 und den Basisbereich 2 eindringt. In der V-förmigen Nut 5 ist ein Gateisolierschicht 6 abgelagert, auf der eine Steuerelektrode 7 angeordnet ist. Ein Bereich 4A hoher Konzentration, von dem ein Drainanschluß D herausgeführt ist, ist der anderen Hauptfläche 1b des Substrats 1 zugewandt und dient als Drainbereich 4. Mit 8 ist eine Sourcelektrode bezeichnet, die sich über den Sourcebereich 3 und den Basisbereich 2 erstreckt, und S und G bezeichnen einen Sourceanschluß und einen Steuerelektrodenanschluß.
Bei dem zuvor beschriebenen MIS-FET ist in dem
2 an dem die Gateisolierschicht 6 in der geätzten Nut 5 berührenden Teil ein Kanal 9 gebildet. Die Kanallänge, d.h. der Abstand zwischen dem Source- und dem Drainbereich
3 und 4 mit dem Kanal 9 dazwischen ist durch die Differenz zwischen den Diffusionstiefen des Basis- und Sourcebereichs 2 und 3 bestimmt. Daher kann eine sehr kleine Kanallänge durch richtige Wahl der Diffusionstiefen der Bereiche 2 und 3 erhalten werden.
Der MIS-FET mit diesem Aufbau hat die Nachteile, daß der Vorgang der Bildung der Nut 5 sehr schwierig ist, und daß es auch schwierig ist, MIS-FETs mit gleichmäßigen Kennlinien zu produzieren.
Der Erfindung liegt daher die Aufgabe zugrunde, einen MIS-FET zu schaffen, der von den Nachteilen des Standes der Technik frei ist, der zusammen mit in Sperrichtung vorgespannten Gateschutzdioden herstellbar ist und der einen Trennbereich hat, um zu verhindern, daß die Source- und Drainzonen kurzgeschlossen werden.
Die Erfindung schafft einen MIS-FET mit einem Drainbereich von einem ersten Leitfähigkeitstyp, der beiden
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Hauptflächen eines Halbleitersubstrats zugewandt ist, einem Trennbereich eines zweiten Leitfähigkeitstyps, der der einen Hauptfläche zugewandt und mit der" Drainbereich verbunden ist, einem PN-Übergang zwischen diesem Basisbereich und dem Drainbereich, einem Sourcebereich des ersten Leitfähigkeitstyps, der der einen Hauptfläche zugewandt und in dem Basisbereich von diesem umgeben gebildet ist, einer Sourceelektrode, die den Trennbereich und den Sourcebereich kurzschließt, einer Drainelektrode an dem Drainbereich, der der anderen Hauptfläche des Substrats zugewandt ist, und einer Steuerelektrode an dem Basisbereich, der der einen Hauptfläche über eine Gateisolierschicht zugewandt ist.
Die Erfindung wird nachstehend anhand der Figuren 1 bis beispielsweise erläutert. Es zeigt:
Figur 1 vergrößert einen Querschnitt eines bekannten MIS-FET mit doppelt diffundiertem Vertikalaufbau,
Figur 2 vergrößert einen Querschnitt eines doppelt diffundierten Vertikal-MIS-FET vom Planartyp zur Erläuterung der Erfindung,
Figur 3A bis 3F vergrößerte Querschnitte, aus denen das Herstellungsverfahren des MIS-FET in Fig. hervorgeht,
Figur 4A bis 41 vergrößerte Querschnitte, aus denen das Herstellungsverfahren eines MIS-FET gemäß der Erfindung hervorgeht,
Figur 5 vergrößert eine Aufsicht des Trennbereichmusters, und
Figur 6 eine vergrößerte Aufsicht des Musters der Abdeckschicht.
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Zum besseren Verständnis der Erfindung wird zunächst ein doppelt diffundierter Vertikal-MIS-FET mit planarem Aufbau anhand der Fig. 2 beschrieben, in der Elemente, die denen in Fig. 1 entsprechen, mit den gleichen Bezugsziffern versehen sind und daher nicht beschrieben werden. Der Basisbereich 2 ist kamm- bzw. gitterförmig gebildet und der Drainbereich 4 erstreckt sich zu der Hauptfläche 1a des Substrats 1 und ist zur Bildung von Teilen 4a von dem Basisbereich 2 umgeben, während der Sourcebereich 3 in dem Basisbereich 2 durch selektive Diffusion gebildet ist. Die selektive Diffusion der Bereiche 2 und 3 wird derart durchgeführt, daß deren Diffusionsfenster an ihren Seitenrändern gemeinsam ist, die den Teilen 4a zugewandt sind, so daß der Abstand zwischen den Bereichen 2 und 3 durch die Differenz beider Diffusionstiefen bestimmt ist. Danach wird die Steuerelektrode 7 auf dem Teil 4a derart angeordnet, daß sie sich über die Seitenränder beider Bereiche 2 und 3 durch die Gateisolierschicht 6 erstreckt. Der Sourcebereich 3 in dem Basisbereich 2 hat einen Aussparungsbereich 3a, durch den ein Teil des Basisbereichs 2 der Hauptfläche 1a des Substrats 1 zugewandt ist, wo die Sourceelektrode 8 sich über den Basisbereich ebenso wie über den Sourcebereich 3 erstreckt.
Bei dem in dieser Weise aufgebauten MIS-FET tritt, da die Nut 5 in Fig. 1 nicht gebildet ist, keine Schwierigkeit bei der Bildung einer solchen Nut 5 auf, während die anderen Nachteile wie die geringe Zuverlässigkeit und dergleichen auftreten. Um dies verständlich zu machen, wird ein Beispiel des Herstellungsverfahrens des MIS-FET mit dem in Fig. 2 gezeigten Aufbau anhand der Fig. 3A bis 3F beschrieben.
Zunächst wird ein Halbleitersubstrat 1, das z.B. den N-Drainbereich 4 bildet, vorgesehen, wie Fig. 3A zeigt.
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Das Halbleitersubstrat 1 besteht aus einer Halbleiterschicht 11a, die einen Teil des Drainbereichs 4 mit relativ niedriger Verunreinigungskonzentration auf ihrer einen Hauptfläche 1a und einen Halbleiterbereich 11b mit hoher Verunreinigungskonzentration bildet, der einen Teil 4A mit hoher Verunreinigungskonzentration des Drainbereichs 4 an der anderen Hauptfläche 1b darstellt.
Auf die Hauptfläche 1a des Substrats 1 wird eine Isolierschicht 10 aufgebracht, die z.B. aus SiO2 besteht und als Diffusionsmaske dient. Durch die Isolierschicht wird ein Diffusionsfenster 10a gebildet, um durch dieses den Basisbereich z.B. in einem kammartigen Muster zu diffundieren.
Dann wird, wie Fig. 3B zeigt, die Halbleiterschicht 11a des Substrats 11 selektiv mit P-Verunreinigungen durch das Diffusionsfenster 10a von der Hauptfläche 1a her gebildet, um den Basisbereich 2 herzustellen. In Falle dieser Diffusion wird die Isolierschicht 10, die aus einem Oxidfilm besteht, wieder auf dem Basisbereich gebildet, um das Diffusionsfenster 10a zu schließen, wie durch 10A angegeben ist.
Als nächstes wird, wie Fig. 3C zeigt, die Isolierschicht 10 zur Bildung eines Sourcebereichs durch ein Diffusionsfenster 10b durchbrochen.
Dann werden, wie Fig. 3D zeigt, Verunreinigungen mit hoher Konzentration durch das Diffusionsfenster 10b diffundiert, um den Sourcebereich 3 zu bilden. Der Seitenrand des Diffusionsfensters 10b, der dem umfang des Basisbereichs 2 zugewandt ist, wird in Übereinstimmung mit dem Rand des Diffusionsfensters 1Oa des Basisbereichs 2 gebildet, wie Fig. 3A zeigt. Ein Teil 1OA der Isolierschicht 10 bleibt jedoch in dem Fenster 10b zur Bildung des Abschnittes 3a an einem Teil des
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Sourcebereichs 3 in dem Basisbereich 2. Durch diesen Abschnitt 3a erstreckt sich ein Teil des Basisbereichs 2 zu der Hauptfläche 1a.
Nun wird, wie Fig. 3E zeigt, die Isolierschicht 10 an dem Abschnitt 4a des Drainbereichs 4, der von dem Basisbereich 2 umgeben und der Hauptfläche 1a des Substrats 1 zugewandt ist, und an dem Basisbereich 2 zwischen dem Abschnitt 4a und dem Sourcebereich 3 gegenüber ersterem teilweise entfernt.
Danach wird, wie Fig. 3F zeigt, die Gateisolierschicht 6 in erforderlicher Dicke auf dem Teil aufgebracht, an dem die Isolierschicht 10 entfernt ist, und die Gateelektrode 7 wird auf dieser Gateisolierschicht 6 aufgebracht. Ein Sourceelektrodenfenster wird durch die Isolierschicht 10 gebildet, das sich über die Sourceelektrode und den Basisbereich 2 erstreckt, der der Hauptflache 1a durch den Abschnitt 3a zugewandt ist, und die Sourceelektrode 8 wird darauf aufgebracht.
Der MIS-FET der Fig. 2 wird somit in der zuvor erläuterten Weise aufgebaut. Dabei wird die Kanallänge des Kanals 9, der zwischen dem Sourcebereich 3 und dem Abschnitt 4a des Drainbereichs 4 gebildet wird, durch die Differenz zwischen den Diffusionstiefen bzw. der seitlichen Erstreckung des Basisbereichs 2 und des Sourcebereichs 3 bestimmt.
Bei dem zuvor beschriebenen MIS-FET ist jedoch bei der Diffusion des Sourcebereichs 3, wenn der dünne Oxidfilm 10A, der bei der Diffusion des Basisbereichs 2 auftritt, wie anhand der Fig. 3C erwähnt wurde, als Maske zur Bildung des Sourceaussparungsabschnittes 3a verwendet, da der dünne Oxidfilm 10A zur Bildung von öffnungen geeignet
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ist, seine Maskenwirkung nicht ausreicherd, so daß der Abschnitt 3a des Sourcebereichs 3 nicht vollkommen gebildet wird und daher der Basisbereich 2 manchmal nicht vollständig unter der Sourceelektrode 8 liegt. Daher können der Basisbereich 2 und der Sourcebereich 3 durch die Sourceelektrode 8 bei geringem Widerstand nicht kurzgeschlossen werden. Um diese Nachteile zu vermeiden, wird, wie zuvor erwähnt wurde, in Betracht gezoaen, daß die Isolierschicht 1OA als Maske zur Bildung des Abschnittes 3a des Sourcebereichs 3 mit einem dicken Oxidfilm zur Ergänzung der Dicke dieses Teils überzogen wird bzw. ein Si3N«-Film oder dergleichen vor der Diffusion des Sourcebereichs darauf abgelagert wird. Dieser Arbeitsvorgang ist jedoch schwierig und es treten die Nachteile auf, daß die Seitenränder der Fenster 10a und 10b an der den Kanal bildenden Seite nur schwer in Übereinstimmung gebracht werden können, und daß der folgende Vorgang der Entfernung des Si3N4-FiImS sehr kompliziert ist.
Die Sourceelektrode 8, die auf dem Basisbereich 2 und dem Sourcebereich 3 gebildet wird, besteht normalerweise aus Aluminium wie im Falle der anderen Elektroden. Aluminium dringt jedoch durch den Basisbereich 2 durch Wanderung ein und erreicht den Drainbereich 4, so daß die Source- und Drainbereiche 3 und 4 durch die Sourceelektrode 8 im wesentlichen kurzgeschlossen werden. Zusätzlich hat der Sourcebereich 3 aufgrund seiner hohen Konzentration eine Störung verursacht und damit tritt eine abnormale Diffusion auf. Daher kann eine Teildiffusion, die den Sourcebereich 3 und den Drainbereich 4 über den Basisbereich 2 verbindet, auftreten, die zu einem Kurzschluß der Source- und Drainbereiche führt.
Es wird nun eine Ausführungsform des MIS-FET gemäß der Erfindung einschließlich seines Herstellungsverfahrens
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anhand der Fig. 4A bis 41 beschrieben.
Bei diesem Beispiel ist ein MIS-FET vom N-Typ verwendet. Zuerst wird ein Halbleitersubstrat 21 vorgesehen, das einen Drainbereich 2 bildet, wie Fig. 4A zeigt. Das Halbleitersubstrat 21 besteht aus einer Halbleiterschicht mit einer relativ niedrigen Verunreinigungskonzentration auf der Seite seiner Hauptfläche 21a und einer Halbleiterschicht hoher Verunreinigungskonzentration, die den Drainbereich 2OA hoher Dichte auf der Seite der anderen Hanptflache 21B bildet. Das Halbleitersubstrat 21 kann derart gebildet werden, daß auf einem N-Substrat hoher Dichte, das einen Bereich 2OA bildet, epitaxial eine N-HaIbleiterschicht mit einer relativ niedrigen Verunreinigungskonzentration und einer Dicke von z.B. 15 um hergestellt wird. Dann wird auf dem Substrat 21 eine Isolierschicht 22 aus SiO2 oder dergleichen gebildet, die als Diffusionsmaske dient. Die Isolierschicht 22 auf der Hauptfläche 21a wird einem Fotoätzvorgang unterworfen, um ein Basisdiffusionsfenster 22a z.B. in Maschen- oder Gitterform zu bilden. Gleichzeitig mit der Bildung des Fensters 22a wird ein weiteres Diffusionsfenster 22a' seitlich von die sem geb ildet.
P-Verunreinigungen werden durch diese Fenster 22a unc? 22a' selektiv diffundiert, um einen TrennbereJcn 23 für den Basisbereich und einen Anodenbereich 24 für eine Schutzdiode mit einer relativ hohen Konzentration, beispielsweise mit einer Oberflächenkonzentration von etwa
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10 /cm oder mehr zu bilden, wie Fig. 4B zeigt. Der Trennbereich 23 kann in Gitterform mit Durchgangsöffnungen 23a gebildet werden, wie Fig. 5 in einer vergrößerten Teilaufsicht zeigt.
Wie Fig. 4C zeigt, wird, nachdem die Isolierschicht 22 und eine Oxidschicht, die bei der Diffusion der Bereiche
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23 und 24 gebildet wurde, auf deir. Substrat 21 auf seiner Fläche 21a eine dicke Isolierschicht 25 z.B. aus SiO2 gebildet, die als Maske zur selektiven Verunreinigungsdotierung dient, wie später beschrieber wird. Die Schicht 25 wird einem Fotoätzvorgang unterworfen, um zwei Fenster 25a und 25b auf dem Bereich 24 und ein Fenster 25c auf jeder öffnung 23a des Trennbereichs 2 3 zu bilden.
Danach wird, wie Fig. 4D zeigt, auf den jeweiligen Teilen auf der Oberfläche 21a des Substrats 21, die durch die Fenster 25a, 25b und 25c frei liegt, vollständig eine Maskenschicht mit einem Oxidationswiderstand bzw. Maskenwirkung für Sauerstoff, z.B. eine Si3N--Schicht 27 durch z.B. in eine SiO^-Schicht 26 gebildet. Eine Maskenschicht 28 z.B. aus SiO-1 die als Maske zur selektiven Ätzung für die Maskenschicht 27 dient, wird außerdem darauf gebildet.
Dann wird die Si-N.-Schicht 27 teilweise durch Ätzen entfernt, wie Fig. 4E zeigt. Dies bedeutet, daß die Schicht 28 einem bekannten Fotoätzvorgang mit dem erforderlichen Muster unterworfen und dann als Maske zum Ätzen der Si.,N.-Schicht 27 unter dieser verwendet wird.
Fig. 6 ist eine vergrößerte Aufsicht, die das Muster der dicken Isolierschicht 25 und der Maskenschicht 28 zeiqt, wobei das Fenster 25c der dicken Isolierschicht 2 5 so ausgebildet ist, daß sein Randabschnitt innerhalb des Trennbereichs 23 in einem erforderlichen Abstand W von dessen Außenumfang und von jeder öffnung 23a des Trennbereichs 23 in einem erforderlichen Abstand d liegt. Die Maskenschicht 27 ist z.B. mit einem quadratischen ringförmigen Fenster 27a versehen, das den Umfang jeder öffnung 23a des Trennbereichs '3 umgibt.
Danach werden, wie Fig. 4F zeigt, wobei die dicke Isolierschicht 25 und die Maskenschicht 27 als gemeinsame
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Maske verwendet werden, P-Verunreinigungen und N-Verunreinigungen selektiv durch.die dünne SiOj-Schicht 26 durch Ionenimplantation dotiert und danach wird eine thermische Behandlung in Dampf durchgeführt. Dadurch wird ein ringförmiger P-Basisbereich 29 durch jedes Fenster 27a der Maskenschicht 27 innerhalb des Fensters 25c der dicken Isolierschicht 25 gebildet, und ein Sourcebereich 30, der flacher als dieser ist, wird darauf gebildet. Bei der Bildung dieser Bereiche 29 und 30 werden P-Bereiche 31a und 31b und N-Kathodenbereiche 32a und 32b auf dem Bereich
24 durch die Fenster 25a und 25b der Dickenisolierschicht
25 gebildet. Dabei wird der Basisbereich 29 so gebildet, daß er sich von dem Trennbereich 23 über jede öffnung 23a erstreckt, und die Maskenschicht 27 bestimmt die Abmessung und Lage seines Fensters 27a derart, daß die öffnung 23a in ihrer Mitte einen Abschnitt ohne Bereich 29 bzw. eine Durchgangsöffnung 29a hat. Die Konzentration des Basisbereichs 29 wird so gewählt, daß sie ausreichend niedrig im Vergleich zu der des Trennbereichs 23 ist, z.B. 10 bis 10 /cm , während die Konzentration des Sourcebereichs 30, der auf ersterem gebildet wird, im
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Bereich von 10 /cm gebildet wird. Da die Verunreinigungskonzentration des Basisbereichs 29 niedrig gewählt wird, wie zuvor erwähnt wurde, wird die Konzentration der Bereiche 31a. und 31b, die gleichzeitig mit der Bildung dieses Bereichs 29 gebildet werden, und damit wird die Konzentration des Anodenbereichs 24 durch die der Bereiche 31a und 31b wenig beeinflußt. Bei dem zuvor beschriebenen Beispiel werden Verunreinigungen durch Ionenimplantation dotiert. Dabei kann die Verunreinigungsdotierung durch die dünne SiO_-Schicht 26 durch geeignete Wahl der Auftreffenergie der Verunreinigungsionen gebildet werden. Wenn dagegen die Verunreingiungsdotierung durch Diffusion gebildet wird, wird die SiO^-Schicht 26 innerhalb der jeweiligen Fenster 25a, 25b und 27a zuvor entfernt.
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Die Tiefe des Trennbereichs 2 3 kann zu etwa 5 bis 7 um, die des Basisbereichs 29 zu 2 bis 3 um und die des Sourcebereichs 30 zu etwa 1 um gewählt werden.
Danach werden die Maskenschichten 27 und 26 durch Ätzen entfernt, wie Fig. 4G zeigt. Da die dicke Oxidschicht an dem Abschnitt gebildet worden ist, wo die Maskenschicht 27 während der thermischen Behandlung der Fig. 4F nicht gebildet wurde, wenn die Ätzung der Maskenschicht 26, die aus einer dünnen SiO2-Schicht besteht, unter der Maskenschicht 27 bei der Fertigstellung beendet wird, bleibt die dicke Oxidschicht bzw. die Isolierschicht 25 vorhanden und die Fläche zwischen den jeweiligen Basisbereichen ist nach außen frei.
Dann wird, wie Fig. 4H zeigt, die freiliegende Fläche mit einer Gateisolierschicht 3
derlichen Dicke überzogen.
einer Gateisolierschicht 33 z.B. aus SiO_ in der erfor-
Danach wird, wie Fig. 41 zeigt, eine Steuerelektrode 34 auf der Gateisolierschicht 33 gebildet, während die Isolierschicht 33 auf dem Basistrennbereich 23, insbesondere auf dem Abschnitt zwischen den Sourcebereichen 30, entfernt und auf dem entfernten Abschnitt eine Sourceelektrode in ohmschen Kontakt damit auf den Sourcebereichen und dem Trennbereich gebildet wird. Auf den Kathodenbereichen 32a und 32b werden Elektroden 36a und 36b gebildet. Die eine Elektrode 36b wird mit der Steuerelektrode 34 und die andere Elektrode 36a wird mit der Sourceelektrode elektrisch verbunden. Außerdem wird eine Drainelektrode 37 auf der Fläche 21b des Bereichs 2OA hoher Verunreinigungskonzentration des Drainbereichs 20 bzw. an dem Substrat 1 gebildet.
Auf diese Weise entsteht der MIS-FET 38 gemäß der Erfindung. Der Drainbereich 20 ist als sich zu beiden HauptflMchen 21a und 21b des Halbleitersubstrats 21 erstreckend ge-
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bildet, der Trennbereich 23 hoher Konzentration weist zu der einen Hauptfläche 21a des Substrats 21 und auch ein Basisbereich 29, der mit diesem Trennbereich 23 verbunden und zu der Hauptfläche 21a gerichtet ist, ist als sich zu der öffnung 23a des Trennbereichs 23 erstreck gebildet, und der Sourcebereich 30 ist auf dem Basisbereich 29 von diesem umgeben gebildet, wodurch sich der Aufbau des MIS-FET ergibt. Der MIS-FET gemäß der Erfindung hat einen sog. doppelt diffundierten Aufbau, d.h., daß die Länge L des Kanals (41) des Basisbereichs 29 zwischen den Source- und Drainbereichen 30 und 20, die beide der Hauptfläche 21a zugerichtet sind, durch die Differenz zwischen den seitlichen Erstreckungen der Bereiche 30 und 29 gebildet wird. Diese Kanalläncre L kann klein sein und etwa 0,5 um betragen. Dieser MIS-FET hat auch einen vertikalen Aufbau. Zusätzlich zu dem obigen MIS-FET ist das Substrat 21 mit zwei Kathodenbereichen 32a und 32b zusammen mit einem gemeinsamen Anodenbereich 24 versehen, die zur Bildung von Schutzdioden D eigensinnig geschaltet sind.
Wie zuvor beschrieben wurde, wird unabhängig von dem doppelt diffundierten vertikalen Aufbau keine Nut gebildet, so daß der zuvor erwähnte Nachteil vermieden werden kann, der durch die Nutbildung verursacht wird. Da außerdem der Trennbereich 23 hoher Konzentration unter der Sourceelektrode 35 vorhanden ist, kann der elektrische Widerstand des kurzgeschlossenen Abschnittes zwischen den Source- und Basisbereichen sehr klein gemacht werden.
Zwischen der Sourceelektrode 35 und dem Drainbereich ist der Trennbereich 23 vorhanden, der eine relativ große Dicke hat, und daher ist es nicht möglich, daß ein Kurzschluß zwischen den Source- und Drainbereichen durch Wanderung der Sourceelektrode 35 auftritt.
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Der Trennbereich 23 erstreckt sich so weit wie möglich unter den Sourcebereich 30. Durch diese Anordnuno ist der Trennbereich 23 in dem größeren Bereich zwischen dem Sourcebereich 30 und dem Drainbereich 20 vorhanden, so daß, selbst wenn eine anormale Diffusion in dem Sourcebereich 30 auftritt, ein Kurzschluß zwischen den Source- und Drainbereichen wirksam vermieden werden kann.
Ein weiterer Vorteil liegt darin, daß der MIS-FET zusammen mit seinen Schutzdioden Ds ohne Erhöhung der Anzahl der Herstelluncrsabschnitte oebildet werden kann.
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Claims (4)

  1. - j-r-
    Ansprüche 271931H
    { 1.)MIS-FET, gekennzeichnet durch ein Halbleitersubstrat, ~~ einen Drainbereich in dem Substrat mit einem ersten Leitfähigkeitstyp, der zu beiden Jiauptflächen des? Halbleitersubstrats gerichtet ist, einem Trennbereich eines zweiten LeitfMhigkeitstyps, der zu der einen Hauptfläche des Halbleitersubstrats gerichtet ist, einem Basisbereich des zweiten Leitfähigkeitstyps, der zu der einen Hauptfläche gerichtet, mit deir Trennbereich verbunden ist und einen PN-Übergang mit dem Drainbereich bildet, einen Sourcebereich des ersten Leitfähigkeitstyps, der zu der einen Hauptfläche gerichtet, in dem Basisbereich gebildet und von dem Basisbereich umgeben ist, eine Sourceelektrode an deir Trennbereich und dem Sourcebereich, eine Drainelektrode an dem Drainbereich, die zur anderen Hauptfläche des Substrats gerichtet ist, eine Gateisolierschicht und eine Gateelektrode an der Gateisolierschicht, die zu der einen Hauptfläche durch die Gateisolierschicht gerichtet ist.
  2. 2. MIS-FET nach Anspruch 1, dadurch gekennzeichnet, daß der Trennbereich tiefer als der Basisbereich ist.
  3. 3. MIS-FET nach Anspruch 1, dadurch gekennzeichnet, daß der Trennbereich sich unter den Sourcebereich erstreckt.
  4. 4. MIS-FET nach Anspruch 1, dadurch gekennzeichnet, daß
    der Trennbereich eine höhere Verunreinigungskonzentration als der Basisbereich hat.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3241184A1 (de) * 1981-12-18 1983-07-07 Nissan Motor Co., Ltd., Yokohama, Kanagawa Leistungs-mos-fet

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS54144183A (en) * 1978-05-01 1979-11-10 Handotai Kenkyu Shinkokai Insulated gate type electrostatic induction transistor and semiconductor integrated circuit
US4199774A (en) * 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
DK157272C (da) * 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US4546370A (en) * 1979-02-15 1985-10-08 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
US5130767C1 (en) * 1979-05-14 2001-08-14 Int Rectifier Corp Plural polygon source pattern for mosfet
DE3012185A1 (de) * 1980-03-28 1981-10-08 Siemens AG, 1000 Berlin und 8000 München Feldeffekttransistor
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
JPS5784178A (en) * 1980-11-14 1982-05-26 Fujitsu Ltd Field-effect transistor
JPS57141962A (en) * 1981-02-27 1982-09-02 Hitachi Ltd Semiconductor integrated circuit device
JPS5825264A (ja) * 1981-08-07 1983-02-15 Hitachi Ltd 絶縁ゲート型半導体装置
DE3200660A1 (de) * 1982-01-12 1983-07-21 Siemens AG, 1000 Berlin und 8000 München Mis-feldeffekttransistor mit ladungstraegerinjektion
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
US4574209A (en) * 1982-06-21 1986-03-04 Eaton Corporation Split gate EFET and circuitry
US4571606A (en) * 1982-06-21 1986-02-18 Eaton Corporation High density, high voltage power FET
US4574208A (en) * 1982-06-21 1986-03-04 Eaton Corporation Raised split gate EFET and circuitry
DE3224618A1 (de) * 1982-07-01 1984-01-05 Siemens AG, 1000 Berlin und 8000 München Igfet mit ladungstraegerinjektion
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
US4489341A (en) * 1982-09-27 1984-12-18 Sprague Electric Company Merged-transistor switch with extra P-type region
FR2537780A1 (fr) * 1982-12-08 1984-06-15 Radiotechnique Compelec Dispositif mos fet de puissance a structure plane multicellulaire
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
DE3465225D1 (en) * 1983-02-17 1987-09-10 Nissan Motor A vertical-type mosfet and method of fabricating the same
JPS59181679A (ja) * 1983-03-31 1984-10-16 Nippon Denso Co Ltd 半導体装置
JPH0612828B2 (ja) * 1983-06-30 1994-02-16 株式会社東芝 半導体装置
US4686554A (en) * 1983-07-02 1987-08-11 Canon Kabushiki Kaisha Photoelectric converter
JPH061816B2 (ja) * 1983-09-30 1994-01-05 日本電気株式会社 半導体装置の製造方法
US4618872A (en) * 1983-12-05 1986-10-21 General Electric Company Integrated power switching semiconductor devices including IGT and MOSFET structures
US4721986A (en) * 1984-02-21 1988-01-26 International Rectifier Corporation Bidirectional output semiconductor field effect transistor and method for its maufacture
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
US4837606A (en) * 1984-02-22 1989-06-06 General Electric Company Vertical MOSFET with reduced bipolar effects
US4783694A (en) * 1984-03-16 1988-11-08 Motorola Inc. Integrated bipolar-MOS semiconductor device with common collector and drain
US4672407A (en) * 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
US4599554A (en) * 1984-12-10 1986-07-08 Texet Corportion Vertical MOSFET with current monitor utilizing common drain current mirror
US4639754A (en) * 1985-02-25 1987-01-27 Rca Corporation Vertical MOSFET with diminished bipolar effects
US5309013A (en) * 1985-04-30 1994-05-03 Canon Kabushiki Kaisha Photoelectric conversion device
EP0229362B1 (de) * 1986-01-10 1993-03-17 General Electric Company Halbleitervorrichtung und Methode zur Herstellung
US4962411A (en) * 1986-03-21 1990-10-09 Nippondenso Co., Ltd. Semiconductor device with current detecting function
US4883767A (en) * 1986-12-05 1989-11-28 General Electric Company Method of fabricating self aligned semiconductor devices
US4761679A (en) * 1986-12-22 1988-08-02 North American Philips Corporation Complementary silicon-on-insulator lateral insulated gate rectifiers
JPH0821713B2 (ja) * 1987-02-26 1996-03-04 株式会社東芝 導電変調型ｍｏｓｆｅｔ
US5237186A (en) * 1987-02-26 1993-08-17 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
US5105243A (en) * 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
JPH01116888U (de) * 1988-02-01 1989-08-07
JP2653095B2 (ja) * 1988-04-22 1997-09-10 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔ
US4988632A (en) * 1990-01-02 1991-01-29 Motorola, Inc. Bipolar process using selective silicon deposition
GB2241827B (en) * 1990-02-23 1994-01-26 Matsushita Electric Works Ltd Method for manufacturing optically triggered lateral thyristor
JP2715399B2 (ja) * 1990-07-30 1998-02-18 株式会社デンソー 電力用半導体装置
GB2257830B (en) * 1991-07-12 1995-04-05 Matsushita Electric Works Ltd Low output-capacity, double-diffused field effect transistor
US5243211A (en) * 1991-11-25 1993-09-07 Harris Corporation Power fet with shielded channels
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
US5323036A (en) * 1992-01-21 1994-06-21 Harris Corporation Power FET with gate segments covering drain regions disposed in a hexagonal pattern
JP3016298B2 (ja) * 1992-02-26 2000-03-06 日本電気株式会社 半導体装置
US5242841A (en) * 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate
DE4244272A1 (de) * 1992-12-28 1994-06-30 Daimler Benz Ag Feldeffektgesteuertes Halbleiterbauelement
JP2910489B2 (ja) * 1993-03-22 1999-06-23 日本電気株式会社 縦型二重拡散ｍｏｓｆｅｔ
EP0621636B1 (de) * 1993-04-21 1999-07-14 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Integrierte Schutzschaltungsstruktur zum Schutz von logischen MOS-Leistungshalbleitenbauelementen von elektrostatischen Entladungen
US5395776A (en) * 1993-05-12 1995-03-07 At&T Corp. Method of making a rugged DMOS device
EP0646964B1 (de) * 1993-09-30 1999-12-15 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Integrierte aktive Klammerungsstruktur für den Schutz von Leistungsanordnungen gegen Überspannungen, und Verfahren zu ihrer Herstellung
EP0665597A1 (de) * 1994-01-27 1995-08-02 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe IGBT und Herstellungsverfahren dafür
EP0683521B1 (de) * 1994-05-19 2002-08-14 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Integrierte Leistungsschaltung ("PIC") und Verfahren zur Herstellung derselben
DE69432407D1 (de) * 1994-05-19 2003-05-08 Cons Ric Microelettronica Integrierte Leistungsschaltung ("PIC") mit vertikalem IGB und Verfahren zur Herstellung derselben
DE69428894T2 (de) * 1994-08-02 2002-04-25 St Microelectronics Srl Bipolartransistor mit isolierter Steuerelektrode
US5701023A (en) * 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
JPH08172139A (ja) * 1994-12-19 1996-07-02 Sony Corp 半導体装置製造方法
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US5869371A (en) * 1995-06-07 1999-02-09 Stmicroelectronics, Inc. Structure and process for reducing the on-resistance of mos-gated power devices
EP0768714B1 (de) * 1995-10-09 2003-09-17 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Herstellungsverfahren für Leistungsanordnung mit Schutzring
DE69533134T2 (de) * 1995-10-30 2005-07-07 Stmicroelectronics S.R.L., Agrate Brianza Leistungsbauteil hoher Dichte in MOS-Technologie
DE69534919T2 (de) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
DE69515876T2 (de) * 1995-11-06 2000-08-17 St Microelectronics Srl Leistungsbauelement in MOS-Technologie mit niedrigem Ausgangswiderstand und geringer Kapazität und dessen Herstellungsverfahren
EP0782201B1 (de) * 1995-12-28 2000-08-30 STMicroelectronics S.r.l. MOS-Technologie-Leistungsanordnung in integrierter Struktur
US5818084A (en) * 1996-05-15 1998-10-06 Siliconix Incorporated Pseudo-Schottky diode
KR100200485B1 (ko) * 1996-08-08 1999-06-15 윤종용 모스 트랜지스터 및 그 제조방법
US6140692A (en) * 1997-05-29 2000-10-31 Micron Technology, Inc. Isolated anti-fuse structure and method for fabricating same
DE69839439D1 (de) 1998-05-26 2008-06-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
KR20000000549A (ko) * 1998-06-01 2000-01-15 구자홍 가스방전표시장치의 게타구조
DE19840032C1 (de) * 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
EP1009036B1 (de) * 1998-12-09 2007-09-19 STMicroelectronics S.r.l. Leistungsbauelement mit MOS-Gate für hohe Spannungen und diesbezügliches Herstellungsverfahren
KR100297705B1 (ko) 1999-03-29 2001-10-29 김덕중 낮은 온저항과 높은 항복전압을 갖는 전력용 반도체소자
US6245610B1 (en) * 1999-09-28 2001-06-12 United Microelectronics Corp. Method of protecting a well at a floating stage
US6819089B2 (en) * 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
US6825514B2 (en) * 2001-11-09 2004-11-30 Infineon Technologies Ag High-voltage semiconductor component
US6979861B2 (en) * 2002-05-30 2005-12-27 Apd Semiconductor, Inc. Power device having reduced reverse bias leakage current

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4916236B1 (de) * 1970-07-24 1974-04-20
US3711940A (en) * 1971-02-08 1973-01-23 Signetics Corp Method for making mos structure with precisely controlled channel length
JPS5123432B2 (de) * 1971-08-26 1976-07-16

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3241184A1 (de) * 1981-12-18 1983-07-07 Nissan Motor Co., Ltd., Yokohama, Kanagawa Leistungs-mos-fet

Also Published As

Publication number Publication date
CA1083262A (en) 1980-08-05
NL7704633A (nl) 1977-11-01
GB1556276A (en) 1979-11-21
JPS6145396B2 (de) 1986-10-07
FR2349958B1 (de) 1982-08-13
JPS52132684A (en) 1977-11-07
FR2349958A1 (fr) 1977-11-25
US4072975A (en) 1978-02-07

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