FR2530079A1 - Procede de fabrication de dispositifs a semi-conducteurs de puissance a grille isolee - Google Patents
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Abstract
PROCEDE DE FABRICATION DE DISPOSITIFS SEMI-CONDUCTEURS A GRILLE ISOLEE TELS QUE DES MOSFETS. IL CONSISTE A FORMER UNE PASTILLE SEMI-CONDUCTRICE 54 COMPORTANT UNE REGION DE DRAIN 56, UNE COUCHE D'ISOLATION DE GRILLE 72 FORMEE UNIFORMEMENT SUR LA SURFACE 66 DE LA REGION DE DRAIN 56 ET UNE COUCHE D'ELECTRODE DE GRILLE 91 EN SILICIUM POLYCRISTALLIN. AU MOYEN D'ETAPES SUCCESSIVES DE MASQUAGE ET D'ATTAQUE ON REALISE DES CANAUX DANS LA COUCHE D'ELECTRODE VERS LA REGION DE DRAIN 56; LES PARTIES NON ATTAQUEES DEFINISSANT DES ELECTRODES DE GRILLE 70 ESPACEES LE LONG DE LA REGION DE DRAIN. UNE PREMIERE ATTAQUE REALISE DES CANAUX RELATIVEMENT ETROITS ET ON UTILISE LES PARTIES NON ATTAQUEES DE LA COUCHE 91 COMME MASQUE POUR FORMER UN PROLONGEMENT DE COURT-CIRCUIT DE LA REGION DE BASE 64 PAR IMPLANTATION IONIQUE. ENSUITE UNE DEUXIEME ATTAQUE LATERALE DES PARTIES NON ATTAQUEES DE LA COUCHE D'ELECTRODE DE GRILLE PERMET DE REALISER DES STRUCTURES D'ELECTRODE DE GRILLE ISOLEES EN SILICIUM POLYCRISTALLIN, REPARTIES SUR LA SURFACE 66. ON FORME ALORS LES REGIONS DE SOURCE 62 ET DE BASE 64 DU MOSFET PAR IMPLANTATION IONIQUE VERTICALE EN UTILISANT LES STRUCTURES D'ELECTRODES COMME MASQUE. APPLICATION AUX DISPOSITIFS SEMI-CONDUCTEURS.
Description
La présente invention concerne de manière générale des procédés de
fabrication de dispositifs semi-conducteurs de puissance à grille isolée tels que les MOSFE Ts, ainsi que des dispositifs plus complexes comportant des structures semblables à des MOSFET s, tels que des redresseurs à gâchette isolée (IGR), des thyristors à gâchette MOS, ou d'autres combinaisons de transistors MOS ou de thyristors MOS. L'invention concerne plus particulièrement des
procédés pour former des régions de base et d'électrode su-
périeure de ces dispositifs sans aucune des étapes de mas-
quage alignées de manière critique, réduisant ainsi la
taille minimum de la cellule.
Les MOSFE Ts de puissance connues comportent géné-
ralement une multiplicité de cellules unitaires (dans cer-
tains cas des milliers ou des dizaines de milliers) formées sur une seule pastille semi-conductrice de silicium d'une taille d'environ 7,62 mm 2 et reliée électriquement en
parallèle Chaque cellule a de manière classique, une lar-
geur d'environ 25 microns Un certain nombre de dispositions
géométriques des cellules est possible, y compris une dis-
position en raies allongées.
Un procédés particulier bien connu de fabrication
des MOSFE Ts de puissance est une technique de double dif-
fusion qui commence par une région de drain commune en ma-
-2-
tériau semi-conducteur de conductivité de type N, par exemp-
le, formée sur un substrat de conductivité de type N+ A l'intérieur de la région de drain, on forme une région de base au moyen d'une première diffusion pour introduire des impuretés d'un premier type, et ensuite on forme une région de source entièrement à l'intérieur de la région de base au moyen d'une seconde diffusion qui permet d'introduire des impuretés de type opposé Si la région de drain est de type
N, la première des diffusions est effectuée avec des impu-
retés de type accepteur pour produire une région de base de type P, et la seconde diffusion est faite avec des impuretés
de type donneur pour donner une région de source de type N+.
A la surface de la région de drain, la région de base existe sous la forme d'une bande entre les régions de source et de
drain.
On forme les électrodes de grille conductrices sur la surface recouvrant la bande de la région de base et on les sépare par une couche d'isolation de grille pour définir
une structure d'électrode de grille isolée De manière clas-
sique, les électrodes de grille sont formées à partir de si-
licium polycristallin fortement dopé Quand on applique la
tension de polarité convenable aux électrodes de grille pen-
dant le fonctionnement, un champ électrique s'étend à tra-
vers la couche d'isolation de grille dans la région de base,
induisant un canal conducteur juste en dessous de la sur-
face Le courant circule horizontalement entre la région de
source et la région de drain à travers le canal conducteur.
Pour former la structure d'électrode de grille isolée, pendant la préparation initiale de la pastille, on fait croître sur la région de drain une couche uniforme d'oxyde d'isolation de grille et ensuite une couche uniforme
de silicium polycristallin fortement dopé, avant toute in-
troduction d'impureté pour former les régions de source et de base On réalise les canaux par attaque de la couche de silicium polycristallin et de la couche d'oxyde d'isolation -3- de grille pour définir les structures d'électrodes de grille en silicium polycristallin réparties le long de la région de drain.
Dans une structure MOSFET de puissance, les ré-
gions de source, base et drain correspondent respectivement à l'émetteur, base et collecteur d'un transistor bipolaire
parasite Ainsi qu'il est connu, si on permet à ce transis-
tor bipolaire parasite de s'amorcer pendant le fonctionne-
ment du MOSFET de puissance, la tension de blocage et la limite dv/dt du MOSFET de puissance sont substantiellement diminuées En conséquence, de manière à empêcher l'amorçage du transistor bipolaire parasite pendant le fonctionnement du MOSFET de puissance, les couches constituant les régions
de source et de base sont normalement court-circuitées en-
semble au moyen d'une connexion ohmique.
Cette même structure générale de MOSFET peut être
incluse dans d'autres dispositifs plus complexes Par exemp-
le, plutôt qu'un substrat de conductivité de type N+, on
peut utiliser un substratconductivité de type P+, qui de-
vient la région d'anode d'un thyristor à gâchette MOS ou d'un redresseur à grille isolée en fonction de la densité de court-circuit Oh forme la région de drain antérieur de conductivité de type N comme avant, mais elle' est appelée dans ce cas, d'une manière plus générale, "une première région", tandis que l'anode de conductivité de type P+ est appelée ici, une "deuxième région" On forme la région de base de conductivité de type P comme auparavant, dans la première région, et on forme la région de conductivité de type N+ dans la région de base Dans le cas d'un IGR, cette derniière région de conductivité de type N+ n'est pas appelée à une région de source comme auparavant, mais plutôt une région de cathode de redresseur ou de manière plus générale
une région d'électrode supérieure.
Dans un autre exemple, on peut réaliser une troi-
sième région de conductivité de type N+ en-dessous d'une ' 79 -seconde région dopée P modéréëent de mani&re à former une
région d'électrode principale neférieure d'un thyristor com-
s> -mandé MOS.
Dans tous ces cas, on remarquera que la structure de grille MOS est pour l'essentiel identique, et que les
seules variations -substantielles de l'ensemble de la struc-
ture du dispositif se trouve dans les couches en dessous de
la première région Un court-circuit entre la région d'élec-
trode supérieure iqu'elle soit appelée une source MOSFET, une cathode IGR, ou une r-gioni d'électrode principale d'un
thyristor à gâchette MOS) et la région de base est souhai-
table dans tous les cas, et on relie les bornes de métalli-
sation du dispositif à la région d'électrode supérieure du
dispositif et aux électrodes de grille.
Par commodité, on décrira ici l'invention princi-
palement dans le cadre d'un MOSFET Cependant, on remar-
quera, au vu de ce qui a été dit précédemment, que l'inven-
tion est également applicable à différents dispositifs semi-
conducteurs à grille isolée.
Les modèles de MOSFET de puissance connus qui sont fabriqués demandent classiquement de cinq à sept étapes de masquage, dont certaines doivent être alignées l'une par rapport à l'autre avec une précision extrême pour fournir des dispositifs qui fonctionnent En particulier pour former le court-circuit source-base on applique, entre la première et la deuxième étape de diffusion, une barrière de diffusion au moyen d'un masquage sélectif sur une partie de l'aire de la surface de diffusion de base pour empêcher la diffusion de source ultérieure de pénétrer dans la diffusion de base dans l'aire sélectivement masquée Ainsi un prolongement de
court-circuit de la région de base s'étend vers la surface.
Ensuite on enlève le masque sélectif, et on applique une me-
tallisation sur l'électrode de source Une partie de la mé-
tallisation de source sert aussi de contact ohmique avec l - l'aire de la surface antérieurement masquée de la région de base.
Le grand nombre d'étapes de masquage et la néces-
sité d'un alignement dans le procédé de l'art antérieur diminue le rendement du procédé En outre, du fait de la
nécessité d'avoir des tolérances pour défaut d'alignement,.
la taille de la cellule unitaire est supérieure à ce qu'elle serait autrement, augmentant de manière non désirée les effets de résistance dispersée De plus, les procédés de l'art antérieur fournissent généralement des structures
d'électrode de grille enfermées ayant des contacts d'élèc-
trode de grille éloignés, augmentant ainsi l'impédance
d'entrée de la grille.
On connait différents procédés de fabrication des
MOSFE Ts de puissance et de dispositifs similaires Ces pro-
cédés sont caractérisés par le nombre minimum d'étapes de masquage photolithographique qu'ils comportent et parce
qu'ils sont, sous bien des aspects, "fixes après défail-
lance" On fabrique des MOSFE Ts à grille en silicium poly-
cristallin à partir d'une pastille semi-conductrice compor-
tant une région de drain, une couche d'isolation de grille formée uniformément sur la surface de la région de drain, et
une couche conductrice de grille en silicium polycristallin.
Au moyen des étapes ultérieures de masquage et d'attaque, on
fabrique des canaux à travers la couche de grille en sili-
cium polycristallin, puis à travers la couche d'isolation de grille vers la région de drain En général on utilise une seule étape d'attaque sous entaille qui laisse une couche en surplomb au-dessus des électrodes de grille en silicium polycristallin Les parties non attaquées définissent des structures d'électrode de grille en silicium polycristallin réparties le long de la région de drain En utilisant ces structures d'électrode de grille en silicium polycristallin comme des masques, on introduit des impuretés dans la région de drain à travers la surface entre les électrodes de grille
-530079
-6- et ensuite on les entraîne par une diffusion thermique vers les régions appropriées des sources et de drain La région de source est située à la fois latéralement et verticalement
à l'intérieur de la région de base Selon différents pro-
cédés spécifiques, on introduit les impuretés de source et de base, soit par implantation ionique, ou à partir d'une source gazeuse, ou une combinaison des deux Dans le cas d'implantation ionique, on introduit les impuretés, dans certaines variantes du procédé, dans la couche d'isolation de grille On connait un certain nombre d'autres procédés de fabrication d'un prolongement de court-circuit de la région de base jusque dans et vers une partie de la surface de la région de source Plusieurs de ces autres procédés utilisent le surplomb laissé par l'attaque sous entaille de la partie de la surface de la région de source et sont par conséquent auto-masqués On forme deux structures de MOSFE Ts de manière générale selon ces procédés Une des structures comporte des bornes de grille métallisées et est formée en utilisant un procédé à un seul masque L'autre structure comporte des
bornes de grille enfermées dans une couche d'oxyde d'isola-
tion et reliées à des contacts de grille éloignés, et est
formée en utilisant des procédés à trois masques Les procé-
dés recommandés pour les deux structures demandent une oxy-
dation sélective du matériau d'électrode de grille en sili-
cium polycristallin et on décrira différentes approches de
cette oxydation sélective.
On connait des procédés différents caractérisés généralement par l'usage d'un procédé d'attaque en deux étapes pour former le court-circuit sourcebase sans aucun
autre recours à une attaque sous entaille laissant un sur-
plomb pour l'auto-masquage (Cependant, pour la séparation automatique-de la métallisation de source et de grille, une couche en surplomb d'un matériau conducteur réfractaire est bénéfique).
En bref, la variante du procédé utilise la séquen-
-7- ce suivante pour former le court-circuit source-base: ( 1) Après préparation initiale de la pastille, on effectue une attaque étroite vers la région de drain pour former un canal étroit; ( 2) on forme une région de base initiale et ensuite on forme un masque de nitrure, tous les deux en employant les côtés du canal étroit comme masque; ( 3) on effectue une attaque latérale pour élargir le canal en laissant le masque
de nitrure espacé des grilles; ( 4) on effectue une diffu-
sion pour former les régions de base et de source et une oxydation sélective des parois de grille, les deux procédés
utilisant le masque de nitrure.
La présente invention réalise une variante du
procédé d'attaque en deux étapes pour former le court-cir-
cuit source-base En conséquence la présente invention a pour objet de
réaliser un procédé d'auto-alignement pour fabri-
quer des'dispositifs semi-conducteurs à grille isolée et, particulièrement, dans le cas qui sert d'exemple d'un M 4 OSFET
pour former les régions de source et de base et le court-
circuit ohmique entre les régions de source et de base; fournir des procédés qui soient adaptés pour les dispositifs comportant des contacts de grille métallisés
directs ou des contacts d'électrode de grille éloignés.
En bref, et selon un dés modes de réalisation de
l'invention, un procédé auto-aligné de fabrication d'un dis-
positif semi-conducteur à grille isolée débute par la réali-
sation d'une pastille semi-conductrice, telle que du sili-
cium, comportant une première région, telle qu'une région de
drain de MOSFET d'un premier type de conductivité, par exem-
ple le type N, comportant une surface principale Cette pas-
tille est préparée initialement en formant successivement
une couche d'isolation de grille, par exemple à base de di-
oxyde de silicium et une couche d'électrode de grille con-
ductrice, telle que du silicium fortement dopé, par exemple de conductivité de type N+ Si le MOSFET de puissance ainsi 250 e 79 forme est du tyvr aya 2 n S r f 11 l r 11 i enferm é dans
l'oxyde d'isolation t X ^ o't Ects de grille éloi-
gnés, la couche d'électrode de rille en silicium polycris-
tallin est pre'te pour e rsu3 Si on a fabriqué une structure de MOSBET cormportent des doigts terminaux de grille métalsl on formera de preeence une couche de
masquage supérieu e qui supporterl des procédés à tempéra-
ture élevée, par cxemple une couchie en nitrure de silicium
sur la couche d'électrode de grille en silicium polycristal-
lin.
Ensuite on formera d'une manière générale, un mas-
que résistant à l'attaque, sur la pastille Le masque résis-
tant à l'attaque comportant des ouvertures qui définissent d'une manière générale les derniers emplacements des régions de source Un des modes de réalisation spécifique du procédé pour former des structures de MOSFÉT à électrode de grille enfermée est un procédé à trois masques En conséquence, ce masque résistant à l'attaque est le premier masque utilisé dans le procédé Un autre mode de réalisation spécifique du procédé pour former un MOSFET de puissance comportant des doigts terminaux de grille métallisés, est un procédé à un seul masque et le masque résistant à l'attaque est le seul
masque utilisé dans le procédé.
On utilise une procédure d'attaque du silicium polycristallin en deux étapes On débute par la première étape d'attaque Au moyen d'un procédé d'attaque approprié on attaque la couche d'électrode de grille conductrice en
silicium polycristallin au moins jusqu'à la couche d'isola-
tion de grille pour former des canaux relativement étroits.
On introduit alors dans la région de drain des
impuretés appropriées pour former des régions de court-cir-.
cuit de conductivité de type opposé, par exemple de conduc-
tivité de type P, cette introduction peut se faire par exemple par implantation ionique qui peut être pratiquement verticale Pendant cette étape, les parties non attaquées de -9- la couche d'électrode de grille en silicium polycristallin servent de masques Dans un mode de réalisation recommandé,
l'implantation ionique des impuretés de la région de court-
circuit a lieu avant tout enlèvement de la couche d'isola-
tion de grille et l'implantation ionique s'effectue dans la
couche d'isolation de grille A un certain moment du pro-
cédé, soit immédiatement après, soit en combinaison avec une diffusion ultérieure ou une étape de chauffage, on diffuseou on entraîne les impuretés de la région de court-circuit, par exemple thermiquement au moins verticalement jusqu'à une
profondeur prédéterminée de sorte que la région de court-
-circuit s'étend à partir de la surface principale jusqu'à
la profondeur prédéterminée.
Les parties précédemment non attaquées de la couche d'électrode de grille en silicium polycristallin sont
ensuite attaquées latéralement dans une seconde étape d'at-
taque pour délimiter des structures d'électrode de grille isolée en silicium polycristallin s'étendant vers le haut à partir de, et réparties le long de la surface principale On
peut alors enlever le masque résistant à l'attaque.
A ce moment là, on introduit dans la région de drain des impuretés appropriées pour former les régions de base de conductivité de type opposé, par exemple de type P, et des impuretés appropriées pour former des régions de
source du premier type de conductivité, par exemple de con-
ductivité de type N+ à l'intérieur des régions de base Les impuretés introduites sont diffusées thermiquement pour placer et délimiter de manière appropriée les régions de source et de base de telle sorte qu'à la surface principale
la région de base existe sous la forme de bandes de conduc-
tivité de type opposé entre les régions de source et la région de drain commune, avec les parties actives des bandes de la région de base sousjacente au moins de parties de
structure d'électrode de grille isolée en silicium polycris-
tallin De manière à permettre à un court-circuit source-
:'.530079
-
base de se terminer par une étape de métallisation de sour-
ce ultérieure, les régions de base et les régions correspon-
dantes de court-circuit forment des régions continues de
conductivité de type opposé en-dessous de la surface princi-
pale. Les impuretés de régions de base et de source sont de préférence introduites par implantation ionique à travers
la région d'isolation de grille, quoique l'on puisse utili-
ser aussi une diffusion gazeuse si la couche de la région d'isolation de grille est enlevée tout d'abord De manière significative, dans le cas d'une implantation ionique, on peut utiliser l'implantation verticale, par opposition à d'autres procédés dans lequel une couche en surplomb est
formée pour définir l'emplacement de la région de court-
circuit par l'un des différents procédés techniques d'auto-
masquage. A un certain moment dans le procédé, on oxyde au
moins les parois d'électrode de grille en silicium polycris-
tallin De préférence, de manière à permettre à la métalli-
sation de la source d-'être en contact avec la région de source sans avoir besoin d'une étape séparée de masquage pour ouvrir des fenêtres de contact de source, on utilise un procédé d'oxydation sélective pour oxyder les parois de grille en silicium polycristallin sans oxyder la surface de la région de source Il existe deux approches générales pour
effectuer une telle oxydation sélective que l'on peut utili-
ser. Dans une première approche on inclut une couche de nitrure de silicium dans la couche d'isolation de grille On réalise l'oxydation sélective de l'électrode de grille en silicium polycristallin en chauffant en présence d'oxygène
avant l'enlèvement de la couche d'isolation de grille au-
dessus de la région de source Ainsi, l'oxydation de la ré-
gion de source est masquée par la couche de nitrure.
Dans la deuxième approche de l'oxydation sélective il i de l'invention, la couche d'isolation de grille ne comporte
pas de nitrure Ceci peut être un avantage en terme de per-
formance du dispositif fini du fait des charges instables qui peuvent exister dans les sandwichs oxyde-nitrure Au lieu, de cela on forme plus tard, au-dessus de la région de source une couche de masque d'oxydation par nitrure Cette couche de masque d'oxydation par nitrure peut par exemple être faite par implantation ionique ou par dépôt en phase
vapeur basse pression.
On peut simplifier quelque peu les procédés, au prix d'une étape supplémentaire de masquages en éliminant
toute couche de masquage d'oxydation par nitrure sur la ré-
gion de source et en permettant à la surface de la région de source d'être oxydée Pour réaliser les fenêtres de contact de source, on attaque l'oxyde en employant un masque Alors qu'il est nécessaire d'avoir une étape supplémentaire de masquage alignée, on peut former cependant le court-circuit
source-base sans recourir à une étape de masquage.
A-ce moment là, on enlève la couche-d'isolation de grille, si cela n'a pas été fait antérieurement, exposant
ainsi le silicium dans la région de source.
Les étapes suivantes du procédé de fabrication sont les étapes de métallisation Dans le cas d'un procédé à un seul masque pour former les structures MOSFET avec des doigts terminaux de grille métallisée, on dépose, un métal, par exemple de l'aluminium, par évaporation, sur la surface de la pastille et ce métal se sépare automatiquement en région de contact supérieur de grille et en région de contact inférieur de source Dans le cas d'un procédé à trois masques pour former les doigts d'électrode de grille enfermée, on utilise une étape supplémentaire de masquage et d'attaque pour attaquer les fenêtres de contact de grille sur une partie de la pastille autre que celle o se situent les régions de source, et on utilise une troisième étape de masquage pour mettre en forme la métallisation en régions 12 - séparées de source et de grille La présente invention tient à la nature fixe après défaillance" de beaucoup des procédés décrits Mme si une cellule unitaire peut ne pas être parfaiteuient formêe, le dispositif en entier ne sera pas défaillant il en résulte donc un rendement "du procéé plus élevé Par exemple il peut exister une erreur de "photor sist" dans le masque initial telle une resistance ôtant présente là o elle ne devrait pas, ou n'étant pas présente là o elle devrait l'être Dans un tel cas, une cellule unitaire peut être
inopérante mais le dispositif dans son entier pourra fonc-
tionner Un autre exemple est une défaillance pour réaliser
un court-circuit source-base dans certaine partie du dispo-
sitif.
Les défaillances potentiellement fatales sont re-
lativement peu nombreuses C'est par exemple une erreur de métallisation, lorsque les métallisations de source et de la
grille sont en contact, court-circuitant le dispositif.
La description qui va suivre se réfère aux figures
annexées qui représentent respectivement; Figure 1, une vue en coupe de la partie active d'un MOSFET à grille enfermée fabriqué selon un procédé à trois masques de la présente invention; Figure 2, une étape de préparation initial d'un procédé de fabrication représentatif du dispositif de la
figure 1; -
Figures 3 A et 3 B les étapes d'attaque ultérieure sur la pastille de la figure 2 avec une entaille minimale, figure 3 A représentant une attaque sélective pour former des
parois substantiellement verticales, et figure 3 B représen-
tant une attaque isotropique;
Figures 4 A et 4 B, une étape d'implantation verti-
cale pour former une région de court-circuit dans les pas-
tilles des figures 3 A et 3 B respectivement; Figures 5 A et 5 B, une attaque latérale ultérieure 13 - sur les pastilles respectives des figurs 4 A et 4 B;
Figure 6, la pastille de la figure 2 après enlève-
ment de masque photorésist et après implantation des régions de source et de base; Figure 7, l'oxydation sélective des parois latéra-
les, du dessus et du fond de la grille en silicium polycris-
tallin; Figure 8, la pastille de la figure 2 après attaque de l'oxyde de grille pour exposer la région de source juste avant la métallisation qui formera la structure de la figure 1; Figure 9, une vue en plan, en se recouvrant, des
trois masques successifs qui forment le dispositif repré-
senté figure 1; Figure 10, une variante du procédé à trois masques pour former une structure à grille enfermée avec une couche de siliciure de molybdène recouvrant l'électrode de grille
en silicium polycristallin.
Figure 11, la pastille de la figure 10 après at-
taque sous entaille et oxydation sélective de l'électrode de grille:
Figure 12, la pastille 'de la figure 10 après en-
lèvement de la région d'isolation de grille au-dessus de la source et après la formation des régions de source et de base par diffusion gazeuse; Figure 13 Une étape de préparation initiale selon un procédé à un masque et grille d'électrode métallisée de l'invention;
Figure 14, une première étape d'attaque de la pas-
tille de la figure 13 avec une entaille'minimale; Figure 15, une implantation verticale pour former une région de court-circuit; Figure 16, une étape ultérieure d'attaque latérale; Figure 17, la formation des régions de source et de base; et 14 - Figure 18, une étape-de métallisation pour arriver
à réaliser la strucutre finale du dispositif à grille métal-
lisée. Tout d'abord on remarquera que, par commodité, on a décrit les procédés de fabrication et les dispositifs de
l'invention principalement dans le cadre d'un MOSFET compor-
tant une source de conductivité de type N+, des régions de base ou de canaux semi-conducteurs de conductivité de type P, et des régions de drain semi-conductrices de conductivité du type N- Plus généralement, on décrira les procédés de l'invention dans le cadre d'un dispositif semi- conducteur à grille isolée ayant une région terminale supérieure de conductivité de type N+, une région de base de conductivité de type P, et une première région de conductivité de type N.
On remarquera cependant que l'invention est applicable éga-
lement aux dispositifs dans lesquels les régions actives
formées sont de conductivité de type opposé.
Un dispositif de forme générale est caractérisé
par des électrodes de grille enfermées dans un oxyde d'iso-
lation, lui-même enveloppé par une métallisation de région terminale supérieure On utilise des contacts de grille éloignés Une seule couche conductrice est alors nécessaire dans l'électrode de grille, bien que certains dispositifs utilisent une deuxième couche pour diminuer la résistance d'entrée de la grille On fabrique cette forme de dispositif en employant des procédés à trois masques tels que ceux décrits en particulier en liaison avec les figures
1 à 12.
L'invention peut s'appliquer aussi aux dispositifs caractérisés en général par des doigts terminaux de grille métallisés pour diminuer la résistance d'entrée de la grille
pour permettre un fonctionnement à haute fréquence On fa-
brique cette forme de dispositif en employant un procédé à un masque tel que décrit ici en référence aux figures 13 à
18.
- Néanmoins, on remarquera que le procédé avec une
électrode de grille enfermée et utilisant trois masques pré- sente de nombreux avantages En premier, les régions de
court-circuit de base et de source peuvent toutes être im-
* plantées sans demander une implantation ionique angulaires pour former les régions de source et de base, ainsi que cela est nécessaire lorsqu'il y a une-couche en surplomb D'autre
part, il n'est pas nécesaire de former une couche protec-
trice sur les surfaces supérieures des électrodes de grille LO en silicium polycristallin qui soit capable de supporter des procédés à haute température Il n'est pas nécessaire non plus que la couche de masquage supporte des procédés à haute
température sous des formes variables spécifiques.
On remarquera en outre que les procédés tels que L 5 décrits en détail cidessous sont les modes de réalisation
spécifiques actuellement recommandées Cependant il faut no-
ter que l'on peut utiliser ces procédés et des variantes des
procédés en combinaison avec d'autres que ceux spécifique-
ment décrits ci-dessous, et en outre que les différentes étapes des procédés peuvent être effectuées dans un ordre
différent que celui qui est spécifiquement décrit ici.
La figure 1 représente en détail une vue en coupe partielle de la partie active d'un MOSFET de puissance 50 avec une cellule unitaire 52 complètement représentée et des cellules unitaires adjacentes en partie représentées Ainsi qu'on le sait, un MOSFET de puissance comporte un certain
nombre de cellules unitaires, formées sur une pastille semi-
conductrice unique 54 et reliées électriquement en paral-
lèle Les cellules unitaires 52 ont une région de drain com-
mune 56 en silicium semi-conducteur de conductivité de type Nayant une borne commune métallisée 58 en contact ohmique à
travers un substrat 60 de conductivité N+ fortement dopé.
Bien que le silicium soit le matériau semi-conducteur
actuellement recommandé, on peut utiliser d'autres possibi-
lités, telles que l'arséniure de gallium.
253 79
Les cell Ue unita:L 3;:ocrent chacune des régions de base 64 de conductivité de type P et des régions
de source 62 de conductivitè ds %ype N+ formées à l Vinté-
rieur de la région de drain 56 o A La surface 66 de la pastil-
le 548 chaque région de base 64 se présente sous la forme d'une bande 68 en matériau semi-conducteur de conductivité
de type P comprise entre des ragions de drain 56 et de sour-
ce 62 de type No Je manière à empacher l'amorçage du tran-
sistor bipolaire parasite forme pa Ses régions de source 62 de type N+, de bas'e 64 de type Pa ut de drain 66 de type N-, on réalise un courtcircuit source-base constitué par une région de court-circuit 69 de conductivité de type P+ ou prolongement de la région de base 64 dans la région de source 62 vers la surface de la région de source 62 On termine le court-circuit par une partie de la métallisation
de source.
Pour réaliser un canal d 2 amélioration du fonction-
nement du transistor à effet de champ, des électrodes de
grille conductrices, généralement représentées en 70, sépa-
rées par une couche d'isolation de grille' représentée de manière générale en 72, sont placées à la surface 66 au
moins sur la bande 68 en matériau semi-conducteur de conduc-
tivité de type P constituant la région de base 64 Ainsi, on définit entre les électrodes de grille 70 des canaux, avec les régions de source 62 (et de court-circuit 69) situées au
fond des canaux.
Dans un mode de réalisation, la couche d'isolation de grille 72 a une structure en sandwich Pour des raisons
décrites ci-dessous en détail, cette forme de couche d'iso-
lation de grille comporte une première couche de grille 74 constituée par du dioxyde de silicium, une couche de nitrure
76 constituée par du nitrure de silicium, et si on le sou-
haite, une seconde couche d'oxyde 68 constituée, elle aussi,
par du dioxyde de silicium.
Les électrodes de grille 70 en silicium polycris-
17 -
tallin sont complètement enfermées dans une couche protec-
trice d'oxyde 79, comprenant à la fois des parois latérales, un dessus et un fond La métallisation-de source 88 couvre entièrement la partie active de la pastille, y compris les électrodes de -grille enfermées 70 en silicium polycristal- lin En conséquence, des contacts de grille éloignés sont nécessaires, mais ont pour résultat une résistance d'entrée de grille plus élevée (On remarquera, cependant qu'un mode de réalisation décrit ci-dessous en liaison avec les figures
10 à 12 fournit une résistance de grille inférieure).
Ainsi qu'on pourra le voir à partir de la figure 1, la métallisation de source 88 est en contact ohmique avec, à la fois, la région de source 62 et la région de court-circuit 69 pour réaliser un contact ohmique entre les
régions de source 62 et de base 64.
Les régions de base 64, de source 62 et de court-
circuit 69 de la figure 1 atteignent leur emplacement final au moyen d'une diffusion thermique dont on décrira les
étapes ci-après On a représenté les emplacements approxima-
tifs de ces régions à la figure 1, dans laquelle on peut
voir que la partie de la surface de base 68 se trouve entiè-
rement en-dessous de l'électrode de grille conductrice 70, et il y a en conséquence recouvrement, comme en 90, de la
région de source 62 en-dessous de l'électrode de grille con-
ductrice 70 Les procédés de diffusion doivent être réglés de telle sorte que le recouvrement 90 est supérieur ou au moins égal à O; c'est-à-dire que le recouvrement 90 doit exister. En fonctionnement, chaque cellule unitaire est normalement non conductrice et peut supporter une tension relativement élevée Lorsqu'on applique une tension positive à l'électrode de grille 70, on crée un champ électrique qui s'étend à travers la couche d'isolation de grille 72 dans la région de base 64, attirant les électrons hors de la région de base 64 de conductivité de type P pour réaliser un canal
> 530079
18 - mince de conductivité de type N juste sous la surface 66
en-dessous de l'électrode de grille 70 et de la couche d'i-
solation 72 Ainsi qu'il est connu de la technique, plus la tension de grille est positive, plus le canal devient conducteur et plus le courant de fonctionnement circule Le courant circule horizontalement près de la surface 66 entre
les régions de source 62 et de drain 56, et ensuite vertica-
lement dans la région restante de drain 56 et dans le subs-
trat 60 vers la borne de drain métallique 58.
Ainsi que résumé ci-dessus, la structure générale
de MOSFET représentée figure 1 est représentative d'une ma-
nière générale du dispositif semi-conducteur à grille isolée
auquel on peut appliquer les différents procédés de l'inven-
tion. Par exemple, pour réaliser un redresseur à grille isolée (IGR), le substrat 60 aura une conductivité de type P+ comme indiqué en variante à la figure 1 et constituera la région d'anode du redresseur La région 56 de conductivité de type Nest alors plus généralement appelée une première région, et le substrat 60 est dans ce cas, plus généralement appelé une deuxième région La région de source 62 constitue la cathode du redresseur, et est appelée de manière générale
une région terminale supérieure.
De la même manière, quoique non représenté spéci-
fiquement, un thyristor à gâchette MOS peut être réalisé en
formant une troisième région (non représentée) de conducti-
vité de type N+, en-dessous d'une seconde région 60 de con-
ductivité de type P modérément dopée La troisième région
constituera alors la borne principale du thyristor.
Comme on le remarquera, les procédés de fabrica-
tion habituels du dispositif commencent de manière générale
par la couche de la région inférieure, c'est-à-dire la troi-
sième région dans la cas d'un thyristor à gâchette MOS, et on forme successivement les couches supérieures par des
technique d'épitaxie.
19 -
Par commodité, les détails des procédés de l'in-
vention seront décrits ci-dessous en liaison-avec un MOSFET,
mais on peut remarquer que les procédés de l'invention s'ap-
pliquent également de la même manière à tous les dispositifs
semi-conducteurs à grille isolée.
En liaison avec la figure 2, on réalise tout
d'abord une pastille semi-conductrice en silicium 54 compor-
tant la région de drain 56 de conductivité de type' Nen com-
mençant par un substrat de pastille 60 approprié, de faible
0 résistivité, qui peut être par exemple un substrat de con-
ductivité de type N+, de 0,25 mm d'épaisseur et avec une résistivité de 0, 001 ohm/cm On réalise par épitaxie la région de drain 56 sur la pastille 60 et elle a par exemple une épaisseur de 0,051 mm avec une résistivité d'environ 25 omh/cm Ceci est une structure classique de 500 volts. Ensuite, on forme la couche d'isolation de grille sur la surface 66 de la région de drain 56 en faisant croître successivement la première couche d'oxyde 74, la couche de nitrure 76 et la seconde couche d'oxyde 78 Les
0 couches d'oxyde 74 et 78 peuvent croître par oxydation ther-
mique et par dépôt chimique en phase vapeur, respectivement.
La couche de nitrure 76 peut être faite par dépôt chimique
en phase vapeur On inclut la couche de nitrure 76 de ma-
nière à faciliter l'oxydation sélective des parois de gril-
le en silicium polycristallin 80, mais cette couche peut être omise dans des variantes du procédé lorsque l'on forme un masque d'oxydation par nitrure à une étape intermédiaire
ultérieure du procédé, ou lorsqu'on utilise une étape sup-
plémentaire de masquage pour ouvrir des fenêtres de contact 0 de source La seconde couche d'oxyde de grille 78 est aussi
facultative, mais elle est réalisée pour faciliter l'oxyda-
tion sélective du matériau d'électrode de grille en silicium polycristallin tout en protégeant la couche de nitrure 76, en ce sens que de nombreux agents d'attaque du silicium polycristallin attaque le nitrure de silicium, mais sont sans effet sur le dioxyde de lii Umo "n outre, cette couche d'oxyde 78 diminue les contraintes mécaniques dans - la couche d'isolation de grille 72, et à l'interface entre la couche d'isolation de grille 9-2 et la couche de silicium polycristallin 80 - On forme sur la couche d'isolation de grille 72 une couche 91 de silicium polycristallin à conductivité élevée, d'épaisseur appropriée pour la dernière électrode de grille 70 (c'est-à-dire 10 micromètres) De préférence, la
couche d'électrode de grille 91 comporte du silicium poly-
cristallin fortement dopé avec des impuietés de conductivité
soit de type-P+, soit de type N+;, on a représenté des impu-
retés de conductivité de type N+ Il existe d'autres maté-
riaux cependant qui peuvent être utilisés pour réaliser la
couche d'électrode de grille conductrice 91, tel qu'un si-
liciure métallique Quel que soit le matériau utilisé, il doit satisfaire aux conditions générales suivante: ( 1) être oxydable de manière réglable, ( 2) être attaquable par un procédé ou un agent d'attaque qui n'attaque pas l'oxyde,
( 3), avoir une bonne conductivité, et ( 4) avoir une dilata-
tion thermique modérée égale à celle du silicium.
Après la préparation initiale de la pastille, on forme -par photolithographie un masque résistant à l'attaque 92, ayant des ouvertures 94 qui définissent l'emplacement final des régions de source et de court-circuit, comme on le décrira plus en détail -ultérieurement, en liaison avec la
figure 9.
Ensuite, on effectue une première étape d'attaque, comme on peut le voir aux figures 3 a et 3 b Cette première étape d'attaque est faite dans les zones définies par les ouvertures 94 du premier masque 92 à travers la couche d'électrode de grille en silicium polycristallin 91 jusque
vers la couche d'isolation de grille 72 La figure 3 A repré-
sente le résultat d'une attaque préférentielle recommandée,
et la figure 3 B représente le résultat d'une attaque isotro-
-21-
pique acceptable.
On recommande l'attaque préférentielle de la figure 3 A dans le cas de dispositif à électrode de grille
enfermée, parce qu'elle a pour résultat une taille de cel-
lule unitaire plus petite Dans le cas de dispositif à élec- trode de grille métallisée, fabriqué en utilisant un seul procédé à un masque tel que décrit ci-dessous en liaison avec les figures 16 à 18, on peut considérer comme essentiel d'utiliser une attaque directionnelle pour former les parois latérales verticales de manière à faciliter la séparation automatique de la métallisation entre borne de source et borne de grille Pour une attaque pratiquement verticale dans le silicium polycristallin, on peut utiliser un certain
nombre de procédés bien connus, appelés d'une manière géné-
rale, procédé d'attaque à sec, qui comportent généralement
des champs électriques pour établir les différentes direc-
tions Un procédé particulier d'attaque à sec dont l'utilia-
tion convient dans la présente invention est l'attaque ioni-
que.
La présence de la seconde couche d'oxyde 78 faci-
lite le procédé d'attaque en protégeant la couche de nitrure 76 de l'agent d'attaque du silicium polycristallin Par exemple de nombreuses attaques par plasma attaquent bien le silicium polycristallin et assez bien le nitrure de silicium
mais n'attaquent pas le dioxyde de silicium.
Après l'étape initiale d'attaque représentée figures 3 A et 3 B, on introduit des impuretés dans la région de drain 56 pour former la région de court-circuit 69 par implantation ionique à travers la couche d'isolation de
grille 72 Comme décrit dans les figures 4 A et 4 B, on exé-
cute cette implantation des impuretés de région de court-
circuit pratiquement verticalement, avec le masque résis-
tant à l'attaque 92 et les parties non attaquées de la
couche d'électrode de grille-91 utilisées comme masque pen-
dant l'implantation Cette implantation des impuretés de la
2 530079
22 - région de court-circuit 69 est relativement peu profonde et/ou est effectuée avec une impureté de type P diffusant relativement lentement tel que l'indium, parce que, à la fin du procédé, la profondeur de la région de court-circuit 69 ne doit pas être de beaucoup supérieure à la profondeur de
la région de source 62.
On peut utiliser des procédés connus d'implanta-
tion ionique, tels que ceux décrits dans J F Gibbons, "Ion Implantation in Semiconductors (Implantation ionique dans les semi-conducteurs) Proc IEEE, Vol 56, N- 3, pp.259-319 (Mar 1968); et J F Gibbons, "Ion Implantation
in semiconductors (Implantation ionique dans les semi-con-
ducteurs) Part II: Damage Production and Annealing",
Prôc IEEE, Vol 60, N 9, pp 1062-1096 (Sept 1972).
En liaison avec les figures 5 A et 5 B, après
l'étape d'introduction des impuretés de la région de court-
circuit, on attaque latéralement la partie non attaquée an-
térieurement de la couche d'électrode de grille 91 pour en-
tailler le masque 92, et définir la taille finale des élec-
trodes de grille 70 Ensuite, on enlève le premier masque
résistant à l'attaque 92.
A ce moment là, et en liaison avec la figure 6, en tant qu'étape intermédiaire postérieure à L'étape d'attaque latérale des figures 5 A et 5 B, on introduit des impuretés appropriées dans la région de drain entre les électrodes de grille en silicium polycristallin pour former la région de base 64 et la région de source 62 On peut former ces régions par diffusion ou par implantation ionique comme
c'est représenté spécifiquement figure 6 De manière signi-
ficative, on peut effectuer l'implantation ionique vertica-
lement parce qu'il n'y a rien qui surplombe les électrodes
de grille 70.
Pour être sûr que des jonctions PN ne se forment pas dans les électrodes en silicium polycristallin 70, on peut inclure une couche de nitrure (non représentée) formée 23 -
par déposition chimique en phase vapeur sous le masque ré-
sistant à l'attaque 92, et on l'enlève après l'implantation
ionique -
Ensuite, le dessus, le fond et les parois latéra-
les de l'électrode de grille 70 sont oxydés sélectivement pour former la couche d'oxyde d'enfermement 79, ce qui a
pour résultat l'obtention de la structure de la figure 7.
Pour faciliter de manière significative cette oxy-
dation sélective, llimplantation ionique antérieure des im-
puretés qui forment les régions de court-circuit 69, base 64
et source 62, telles que décrites précédemment, est effec-
tuée dans la couche d'isolation de grille 72 qui demeure
pratiquement intacte A un moment quelconque après l'implan-
tation, les impuretés sont entraînées par diffusion thermi-
que pour placer de manière appropriée les régions de source 62 et de base 64 On peut effectuer cette diffusion -en une seule fois ou par étape (Par commodité, les figures 1 et 7 décrivent les positions de ces régions apres diffusion et
donc les figures 1 et 7 ne représentent pas de manière pré-
cise leur emplacement juste immédiatement après l'implanta-
tion).
De préférence, on effectue simultanément la diffu-
sion des impuretés de la région de base 64 et de la région de source 62 pour les entraîner vers leur emplacement final,
avec l'étape d'oxydation sélective représentée figure 7.
Dans le cas du procédé le plus efficace, on effectue toutes les implantations en même temps et ensuite on entraîne
toutes les impuretés au même moment pendant l'étape d'oxyda-
tion -sélective.
Plus-particulièrement, et en liaison avec la figu-
re 7, en tant qu'étape intermédiaire du procédé, on oxyde sélectivement les parois latérales de l'électrode de grille en silicium polycristallin par chauffage en présence d'oxygène pour créer la couche d'oxyde 79, qui est beaucoup plus épaisse que la première couche d'oxyde 74 de la couche
2 SO 079
d'isolation de grille 72 On masque l'oxydation de la région de source 62 entre les électrodes de grille 70 en silicium polycristallin par la couche de nitrure 76 dans la région de la couche d'isolation de grille 72 De préférence la seconde couche d'oxyde de grille 78 dans la région de source est -attaquée sélectivement pour exposer la couche de nitrure de silicium 76 avant l'oxydation sélective des parois latérales de grille 80 en silicium polycristallin On peut trouver -d'autres informations concernant les techniques d'oxydation sélectives dans un article de K Huy, T 4 Y Chiu, S Wong, et
W.G Oldham, "Selective Oxidation technologies for High Den-
sity MOS"(Techniques d'oxydation sélective pour MOS à den-
sité élevée), IEEE Electron Device Letters, Vol EDL-2 No
, pp 244-247 (Octobre 1981).
A ce moment là, le dispositif est prêt pour le traitement final qui expose les régions de source 62 et de court circuit 69 à la métallisation pour ouvrir des fenêtres de contact de grille, pour 'effectuer la métallisation et la
configuration de la métallisation.
-En particulier, en liaison avec la figure 8, on enlève entre les électrodes de grille les-couches de nitrure 76 et d'oxyde 74 et 78 ( si elles sont encore présentes) de la couche-d'isolation de grille 72 par attaque sélective en utilisant un agent d'attaque approprié telle qu'une solution tamponnée d'acide fluorhydrique pour les couches d'oxyde et de l'acide phosphorique chaud pour la couche de nitrure pour exposer le silicium nu sur la surface de la région de source 62 On exécute facilement l'attaque des couches d'oxyde 74, et 78 dans les couches d'isolation de grille 72 sans enlever la couche d'oxyde d'enfer-memen-t de grille 79 (formée comme
décrite figure 7) parce que la couche d'oxyde 79 est beau-
coup plus épaisse Même si une certaine attaque a lieu, elle
ne traverse pas la couche -
On réalise alors des ouvertures de contact de grille éloignées à travers la couche d'oxyde 79 sur une - partie de la pastille autre qu'à l'emplacement de la région active du dispositif 50 Ainsi qu'il est connu, ceci est effectué au moyen d'un second masque 78, dont on peut voir le contour figure 9; Puis, on vaporise du métal 88 sur toute la pas-
tille> telle que représentéefigure 1 et ce métal est confi-
guré en employant un troisième masque 100 (figure 9) pour séparer la métallisation entre région de source et région de grille. De manière à diminuer la résistance d'entrée de grille dans les structures à électrode de grille enfermée avec des contacts de grille éloignés, l'électrode de grille peut comporter une couche d'un siliciure métallique ré-ï fractaire tel qu'un siliciure de molybdène sur la couche de silicium polycristallin 91 Le siliciure de molybdène est
encore plus conductif que le silicium polycristallin -forte-
ment dopé, et peut néanmoins être oxydé en surface pour per-
mettre à la structure d'électrode de grille 70 d'être enfer-
mée. De manière spécifique en liaison avec la figure , les étapes de la préparation initiale sont pratiquement identiques à celles décrites en liaison avec les figures 2 et 3 A, excepté qu'une couche de siliciure de molybdène est
formée sur la couche d'électrode de grille en silicium poly-
cristallin 91 sous le premier masque résistant à l'attaque
92 On forme la région de court-circuit 69 comme décrite ci-
-dessous par implantation ionique d'impuretés de type P en
concentration suffisante pour former une région de conducti-
vité de type P+.
Après, comme représenté figure 11, on effectue une attaque sous entaille A la différence du procédé spécifique décrit ci-dessus en liaison avec les figures 2 à 9, et
comme représenté figure 11, on effectue l'oxydation sélec-
tive avant l'introduction des impuretés des régions de base et de source, et on introduit ces impuretés au moyen d'une
26 -
diffusion gazeuse comme décrit ci-dessous en liaison avec la
figure 12.
Comme représenté figure 11, on forme la couche
d'oxyde 79 non seulement sur les-parties en silicium poly-
cristallin 91 des électrodes de grille 70 mais sur les par-
ties 102 en siliciure de molybdène aussi.
Ensuite, comme représenté figure 12, on enlève la couche d'isolation de grille 72 entre les électrodes de grille 70, et on introduit des impuretés à partir d'une source gazeuse pour former les régions de base 64 et de source 62 Ces régions 62 et 64 sont entraînées vers leur
emplacement final par diffusion thermique, dans une atmos-
phère non oxydante.
A ce moment, un traitement ultérieur pour former
des contacts de grille éloignés a lieu comme décrit ci-des-
sus en liaison avec les figures 8 et 9.
A partir de la comparaison du procédé des figures 2 à 9, avec le procédé des figures 10 à 12, on remarquera que de nombreuses variantes dans l'ordre particulier des étapes du procédé sont possibles, particulièrement lorsqu'a
lieu une oxydation sélective.
Dans les procédés décrits jusque là, de manière à faciliter l'oxydation sélective des parois latérales des électrodes -de grille 70 en silicium polycristallin, on inclut une couche de nitrure de silicium 76 à l'intérieur de la couche d'isolation de grille 72 Bien que ne servant à rien après l'oxydation sélective des parois latérales des électrodes de grille en silicium polycristallin, les parties
non attaquées de cette couche de niture 76 demeurent néces-
sairement dans la partie active de la région d'isolation de grille entre les électrodes de grille conductrices 70 et la
surface 68 de la région de base 64.
On a remarqué que les sandwiches nitrure de sili-
cium/dioxyde de silicium peuvent avoir des charges internes ou des charges instables que l'on pense, le plus souvent 27 - être situées à l'interface oxyde nitrure Ces charges sont suffisantes pour créer des- problèmes dans les structures MOS
qui les contiennent, par exemple en rendant difficile l'in-
version du canal de conduction.
En conséquence, et selon cette variante, on n'in- clut aucune couche de nitrure à l'intérieur de la couche d'oxyde d'isolation de grille formée pendant la préparation initiale de la pastille, et on forme une couche de masque d'oxydation par nitrure à une étape intermédiaire ultérieure
l du procédé.
En bref, on réalise tout d'abord une pastille semi-conductrice de silicium comme auparavant, qui comporte une région de drain 56 Cependant, plutôt qu'une couche d'isolation de grillé 72 de type sandwich de la figure 1, on forme une seule couche d'oxyde d'isolation de grille, telle que la première couche d'oxyde 74, sur la surface 66 de la
région de drain Les étapes restantes-de-la préparation ini-
tiale se poursuivent comme décrites ci-dessus, la seule dif-
férence étant qu'aucun nitrure de silicium n'est inclus dans
la couche d'isolation de grille.
A un moment approprié du procédé, une couche de masque d'oxydation par nitrure du silicium (non représentée)
est formée sur les régions de court-circuit 69 et -de source-
62 entre les électrodes de grille en silicium polycristallin 70, de manière à faciliter l'oxydation sélective des parois
latérales des électrodes de grille 70 en silicium polycris-
* tallin Comme décrit dans l'article référencé ci-dessus et
intitulé "Techniques d'oxydation sélective pour MOS à forte -
densité", il existe une grande variété de manières de former la couche de masque d'oxydation par nitrure A titre d'exemple, on forme le masque d'oxydation par nitrure par
implantation ionique, à un angle tel que l'on recouvre en-
tièrement la région de source entre les électrodes de grille en silicium polycristallin 70, tout en évitant les parois
latérales des électrodes de grille en silicium polycristal-
28 - lin Par les procéd&s d'implanta&icn ionique, on implante l'azote juste dans le silicium, ou, au cas ou la couche d'oxyde 74 n'a pas été encore enlevée -à la fois dans le
silicium et dans l'oxyde.
En variante, on peut former le masque d'oxydation
par nitrure par dépôt chimique en phase vapeur à basse pres-
sion Une autre variante est la pulvérisation Des techni-
ques de croissance préférentielleg ou de vapeur dirigée an-
gulairement, peuvent être utilisées pour éviter de former une couche de nitrure sur les parois latérales de grille 70
en silicium polycristallin.
On peut simplifier quelque peu le procédé au prix d'une étape supplémentaire de masquage, soit en n'incluant pas la couche de nitrure de silicium 76 dans la couche d'isolation de grille telle que décrite cidessus en liaison avec les figures 2-12, soit en ne formant pas la couche de masque d'oxydation par nitrure (non représentée) telle que décrite immédiatement ci-dessus On laisse plutôt la surface de la région de source 52 sloxyder en même temps et créer la
couche d'oxyde 79 en formant la grille, et on forme ulté- rieurement les fenêtres de contact de source par enlèvement de l'oxyde de
la région de source De manière classique, on ouvre les fenêtres de contact de source en utilisant un masque aligné de façon précise ainsi qu'il est usuel de le faire On peut aussi utiliser d'autres procédés tels que
l'attaque ionique avec un faisceau orienté ayant un rap-
port élevé de préférence pour le dioxyde de silicium par rapport au silicium
Dans tous les cas, selon le procédé de l'inven-
tion, on évite l'étape de masquage aligné de manière cri-
tique qui est généralement nécessaire pour la formation d'un
court-circuit source-base.
On décrit maintenant un autre procédé d'attaque en
deux étapes du silicium polycristallin pour former un dis-
positif semi-conducteur à grille isolée ayant des électrodes 29 - de grille métallisées, la structure du dispositif final
étant représentée par le MOSFET 104 de la figure 18.
En liaison maintenant avec la figure 13, un pro-
cédé représentatif commence généralement comme décrit ci-
dessus en se référant à la figure 2, à cela près que l'on forme une couche 106 d'un siliciure métallique réfractaire, tel que le siliciure de molybdène, protégée par une couche 108 de, par exemple, nitrure de silicium, au-dessus de la couche d'électrode de grille en silicium polycristallin 91,
et sous le masque résistant à l'attaque 92 réalisé par pho-
tolithographie Des parties de la couche conductrice 106 demeurent dans la structure terminale du dispositif 104 de la figure 18 et, en conséquence, on peut appeler la couche conductrice 106 une seconde couche conductrice d'électrode de grille, la couche 91 en silicium polycristallin constituant la première
couche conductrice d'électrode de grille, et la métallisa-
tion de la borne de grille 110 (figure 18), constituant une
troisième couche conductrice d'électrode de grille La se-
conde couche conductrice d'électrode de grille 106 peut prendre plusieurs formes, la forme recommandée telle que
représentée figure 13 est celle d'une couche 106 en-sili-
ciure de molybdène protégée à son tour par une couche de ni-
trure de silicium 108.
On remarquera que la couche 106, lorsqu'elle
existe, présente plusieurs avantages mais n'est pas essen-
tielle L'un de ces avantages tient à une faible impédance d'entrée de grille dans la structure du dispositif final Un autre avantage, comme on peut le voir en liaison avec la
figure 18, tient à ce que des parties de la couche 106 de-
meurant dans le dispositif final 104 surplombent les struc-
tures restantes de l'électrode de grille 70, facilitant de
manière substantielle la séparation automatique de la métal-
lisation en métallisation de borne de grille 110 et en mé-
tallisation de borne de source 112.
- En variante, on -peut omettre la couche conductrice
106 et appliquer directement la couche protectrice de ni-
trure de silicium 108 sur la couche d'électrode de grille en silicium polycristallin 91 La couche de nitrure de silicium 108, dans ce cas, protège le dessus de la couche en silicium
polycristallin, 91 de l'oxydation, de sorte que la métal-
lisation de grille 110 peut être directement appliquée aux parties de dessus de la couche d'électrode de grille en
silicium polycristallin 91 Cependant dans ce cas, il n'y a-
pas de surplomb, et la séparation automatique de la métal-
lisation n'est pas aussi fiable Il est alors nécessaire
d'effectuer une attaque légère ou rapide du métal.
En revenant au procédé maintenant représenté, la
figure 14 représente une étape d'attaque initiale, qui com-
porte une attaque pratiquement verticale dans la couche de nitrure de silicium 108, la couche de siliciure de molybdène 106, et la couche de silicium polycristallin 91 vers la
couche d'isolation de grille 72 La figure 14 est alors com-
parable à la figure 3 A décrite ci-dessus, exception faite de
la présence des couches supplémentaires 106 et 108 A nou-
veau, en liaison avec la figure 15, on forme la région e court-circuit 69 de conductivité de type P+ par implantation
ionique verticale dans la couche d'isolation de grille 72,,-.
de la même manière que décrit ci-dessus en référence avec
les figures 4 A ou 10.
Ensuite, comme décrit figure 16, les parties an-
térieurement non attaquées de la couche d'électrode de
grille en silicium polycristallin 91 sont attaquées à nou-
veau latéralement pour définir des structures d'électrodes
de grille isolées en silicium polycristallin 70, comme dé-
crit ci-dessus en-liaison avec la figure 5 A Ainsi, on en-
taille la couche de siliciure de molybdène 106 et la couche
protectrice de nitrure 108 On utilise ensuite les struc-
tures d'électrodes de grille en silicium polycristallin 70 comme masque pour former les régions de source et de base 62 31 -
et 64 du dispositif.
Dans le procédé particulier des figures 13 à 18,
on forme les régions de source et de base 62 et 64 par dif-
fusion gazeuse, comme dans la variante décrit ci-dessus en liaison avec la figure 12 En conséquence, pour profiter de la couche de nitrure 76 incluse dans la couche d'isolation de grille 72 comme masque d'oxydation sélective, on oxyde sélectivement, dans la figure -16, les parois latérales des structures d'électrodes de grille en silicium polycristallin
70 pour former l'oxyde des parois latérales 114 avant d'en-
lever la couche d'isolation de grille 72 entre les élec-
trodes de grille 70, et avant d'effectuer la diffusion qui forme les régions de source et de base On enlève ensuite la région d'isolation de grille entre les électrodes de grille
en silicium polycristallin comme représenté figure 17.
Cependant, on remarquera que l'on peut former les régions de source et de base par implantation ionique comme décrit ci-dessus en liaison avec la figure 6, et que cette
implantation ionique peut être réalisée dans la région d'i-
solation de grille 72 et peut être effectuée avant l'oxy-
dation sélective qui forme l'oxyde de paroi latérale 114
d'électrode de grille en silicium polycristallin Cepen-
dant, dans ce cas, à cause de -la couche en siliciure de mo-
lybdène 106 qui est surplomb, on doit effectuer l'implan-
tation ionique de formation des régions de source et de base
62 et 64 sous un certain angle de manière à couvrir la sur-
face totale 66 de la régi-on de drain 56 entre les structures
d'électrodes de grille 70 en silicium polycristallin.
Comme décrit ci-dessus, pour enlever les couches de nitrure 76 et d'oxyde 74 et 78, (si elles sont encore présentes) de la région d'isolation de grille 72 entre les électrodes de grille 70, on emploie des techniques d'attaque
sélective Par exemple une solution tamponnée d'acide fluor-
hydrique est un agent-d'attaque approprié pour les oxydes et l'acide phosphorique chaud est un agent d'attaque approprié pour la couche de nitrure On i 1 r l'aitaque des couches d'oxyde 74 et 78 dans la région d'isolation de grille 72 sans enlever la couche d'oxyde des parois latérales de grille 114 parce que la couche d'oxyde des parois latérales de grille 114 est beaucoup plus épaisse Même si une cer-
taine attaque a lieu, la couche d'oxyde 114 n'est pas tra-
versée. Finalement, si on n'a pas enlevé par les attaques précédentes tous les masques et rev:tements protecteurs sur la -couche 106 en siliciure de molybdène, on les enlève à ce moment là De préférence, la couche de nitrure 108, ou tout autre revêtement protecteur de la couche en siliciure de molybdène 106, est plus épaisse que la couche de nitrure 76 à l'intérieur du sandwich de la couche d'isolation de grille -15 72, mais ne comporte aucune couche d'oxyde plus épaisse que la couche d'oxyde d'isolation de grille 74 Ceci a pour résultat que l'on expose le silicium à la surface de la région de source 62 ( y compris la région comportant la
région de court-circuit 69), ainsi que les parties supé-
rieures de la couche en siliciure de molybdène 106 A ce moment là, pour arriver à la structure finale représentée à la figure 18, on dépose un métal, tel que l'aluminium, par
évaporation, sur la pastille pour former les bornes d'élec-
trodes de source en creux métallisées 112 en contact ohmique
avec la région de source 62 et le prolongement de court-
circuit 69, et pour former les bornes métallisées de grille
en contact ohmique avec la structure de grille 70.
Comme noté ci-dessus, cette métallisation est
automatiquement séparée en une région supérieure 110 consti-
tuant les bornes de grille, et en une région inférieure 112 sur 'la région de source 62 Pendant la métallisation, les recouvrements partiels des parois latérales de la grille 70 sont sans danger du fait de la présence de la couche d'oxyde
d'isolation 114.
On vaporise la métallisation de contact de drain
_ 33 _
58 sur le substrat 60 à un moment approprié pour terminer la
structure du dispositif.
Bien que non représenté de manière spécifique dans la vue en plan du dispositif terminé de la figure 18, ce dernier comporte de préférence une structure en peigne en creux constituant la métallisation de source 112 avec des doigts de métallisation de source individuels reliés chacun à une de leurs extrémités à un plot commun de contact de
source en creux Une structure en peigne en saillie consti-
tuant la métallisation de grille 110 et entrecroisée avec la structure en peigne en creux de la métallisation de source, avec chaque doigt de la métallisation de grille reliés à une
de leurs extrémités à l'électrode de grille commune regar-
dant dans la direction opposée par rapport à l'électrode de
source en creux.
34 -
Claims (6)
1 Procédé auto-aligné de fabrication d'un dispositif semi-conducteur à grille isolée comportant un court-circuit caractérisé en ce qu'il consiste à: réaliser une pastille semi-conductrice ( 54) comportant une première région d'un premier type de conductivité ayant une surface principale ( 66), et à préparer la pastille ( 54) en formant sur la surface principale une couche d'isolation de grille ( 72), et en formant sur la couche d'isolation de grille ( 72) une couche
conductrice d'électrode de grille ( 91); -
former un masque résistant à l'attaque ( 92) ayant des ouvertures ( 94) qui définissent l'emplacement final des régions supérieures d'électrode, et à attaquer initialement les surfaces définies par les ouvertures à travers la couche d'électrode de grille au moins vers la couche d'isolation de grille avec une entaille minimum du masque résistant à l'attaque; introduire dans la première région ( 56) des impuretés appropriées pour former une région de court-circuit ( 69) de conductivité de type opposé tout en utilisant les parties non-attaquées de la couche d'électrode de grille ( 91) comme masque; attaquer latéralement les parties antérieurement
non attaquées de la couche d'électrode de grille ( 91), dé-
finissant ainsi des électrodes de grille ( 70) s'étendant verticalement à partir de et réparties le long de la couche d'isolation de grille ( 72) et de la surface principale ( 66) de la première région; introduire dans la première région ( 56) entre
les électrodes de grille des impuretés appropriées pour for-
mer une région de base ( 64) de conductivité de type opposé et une région supérieure d'électrode ( 62) d'un premier type de conductivité à l'intérieur de la région de base ( 64), les
électrodes de grille ( 70) servant de masque pendant l'intro-
- duction d'impuretés, et diffuser les impuretés introduites pour placer et configurer de manière appropriée les régions de base ( 64 > et d'électrode supérieure ( 62) de sorte qu'à la surface principale la région de base ( 64) est présente sous la forme d'une bande de conductivité de type opposé entre les régions d'électrode supérieure ( 62) et -la première
région ( 56), avec les parties actives de la bande sous-
jacente au moins à une partie d'au-moins une électrode de grille, et séparée par des parties de la couche d'isolation de grille ( 72); oxyder au moins les parois des électrodes de grille ( 70); et former une borne de région supérieure d'élec
trode métallisée en contact ohmique avec les régions d'élec-
trode supérieure et de court-circuit, et former une borne d'électrode métallisée en contact ohmique avec l'électrode de-grille.
2 Procédé selon la revenvendication 1, carac-
térisé en ce que l'étape d'introduction dans la première région ( 56) d'impuretés appropriées pour former une région de court-circuit ( 69) est constituée par une implantation ionique. 3 Procédé selon la revendication 2, caractérisé en ce que l'implantation ionique des impuretés formant la
région de court-circuit ( 69) est effectuée avant l'enlève-
ment de la couche d'isolation de grille ( 72), et que l'im-
plantation ionique traverse la couche d'isolation de grille.
4 Procédé selon la revendication 1, caractérisé en ce que les étapes d'introduction des impuretés formant les régions de base ( 64) et d'électrode supérieure ( 62) sont
constituées par une implantation ionique.
Procédé selon la revendication 4, caractérisé en ce que les étapes d'implantation ionique sont effectuées avant l'enlèvement de la couche d'isolation de grille ( 72), et que l'implantation ionique traverse la couche d'isolation de grille( 72) 6 Procédé selon la revendication 4, caractérisé
en ce qu'au moins l'étape d'introduction des impuretés for-
mant la région de base ( 64) est constituée par une diffusion gazeuse. 7 Procédé selon la revendication 4, caractérisé en ce que les 3 tapes d'introduction des impuretés formant les régions de base ( 64) et d'électrode supérieure ( 62) sont
constituées par une diffusion gazeuse.
8 Procédê selon la revendication 1, caractérisé en ce que:
l'étape de préparation de la pastille ( 54) com-
porte, après la formation de la couche d'isolation de grille ( 72), la formation sur la couche d'électrode une couche d'un
siliciure métallique réfractaire ( 102) de sorte que le sili-
ciure métallique réfractaire forme une partie de la dernière électrode de grille; et que pendant l'étape d'oxydation des parois de l'électrode de grille ( 70), eu moins les surfaces du coté exposé de parties en siliciure métallique réfractaire de
l'électrode de grille ( 70) sont oxydées.
9 Procédé selon la revendication 8, caractérisé en ce que les étapes d'introduction des impuretés formant les régions de base ( 64) et d'électrode supérieure ( 62) sont
constituées par une implantation ionique.
Procédé selon la revendication 8, caractérisé en ce que les étapes d'implantation ionique sont effectuées avant l'enlèvement de la couche d'isolation de grille ( 72), et que l'implantation ionique traverse la couche d'isolation
de grille.
11 Procédé selon la revendication 8, caractérisé
en ce qu'au moins l'étape d'introduction des impuretés for-
mant la région de base ( 64) est constituée par une diffusion gazeuse. 37 - 12 Procédé selon la revendication 8, caractérisé en ce que les étapes d'introduction des impuretés formant les régions de base ( 64) et d'électrode supérieure ( 62) sont
constituées par une diffusion gazeuse.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0267447A2 (fr) * | 1986-11-12 | 1988-05-18 | SILICONIX Incorporated | Transistor DMOS vertical de puissance ayant un senseur des conditions de service intégré |
| FR2700064A1 (fr) * | 1992-12-24 | 1994-07-01 | Mitsubishi Electric Corp | Dispositif à semiconducteurs à grille isolée et procédé de fabrication. |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3346286A1 (de) * | 1982-12-21 | 1984-06-28 | International Rectifier Corp., Los Angeles, Calif. | Hochleistungs-metalloxid-feldeffekttransistor- halbleiterbauteil |
| GB8810973D0 (en) * | 1988-05-10 | 1988-06-15 | Stc Plc | Improvements in integrated circuits |
| JP5213520B2 (ja) * | 2008-05-14 | 2013-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055884A (en) * | 1976-12-13 | 1977-11-01 | International Business Machines Corporation | Fabrication of power field effect transistors and the resulting structures |
| FR2453501A1 (fr) * | 1978-12-15 | 1980-10-31 | Raytheon Co | Procede de realisation d'un composant a effet de champ |
| EP0022001A1 (fr) * | 1979-06-29 | 1981-01-07 | Thomson-Csf | Transistor à effet de champ vertical de puissance pour hautes fréquences, et procédé de réalisation d'un tel transistor |
| EP0022474A1 (fr) * | 1979-07-03 | 1981-01-21 | Siemens Aktiengesellschaft | Procédé pour former des régions diffuses à faible résistance ohmique dans la technologie des portes en silicium |
| GB2082385A (en) * | 1980-08-18 | 1982-03-03 | Int Rectifier Corp | Process for manufacture of high power mosfet with laterally distributed high carrier density beneath the gate oxide |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL170348C (nl) * | 1970-07-10 | 1982-10-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult. |
| US4212683A (en) * | 1978-03-27 | 1980-07-15 | Ncr Corporation | Method for making narrow channel FET |
-
1983
- 1983-06-23 DE DE3322669A patent/DE3322669C2/de not_active Expired
- 1983-06-28 GB GB08317467A patent/GB2124427B/en not_active Expired
- 1983-07-08 FR FR838311463A patent/FR2530079B1/fr not_active Expired
- 1983-07-08 JP JP58123526A patent/JPS5936970A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055884A (en) * | 1976-12-13 | 1977-11-01 | International Business Machines Corporation | Fabrication of power field effect transistors and the resulting structures |
| FR2453501A1 (fr) * | 1978-12-15 | 1980-10-31 | Raytheon Co | Procede de realisation d'un composant a effet de champ |
| EP0022001A1 (fr) * | 1979-06-29 | 1981-01-07 | Thomson-Csf | Transistor à effet de champ vertical de puissance pour hautes fréquences, et procédé de réalisation d'un tel transistor |
| EP0022474A1 (fr) * | 1979-07-03 | 1981-01-21 | Siemens Aktiengesellschaft | Procédé pour former des régions diffuses à faible résistance ohmique dans la technologie des portes en silicium |
| GB2082385A (en) * | 1980-08-18 | 1982-03-03 | Int Rectifier Corp | Process for manufacture of high power mosfet with laterally distributed high carrier density beneath the gate oxide |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0267447A2 (fr) * | 1986-11-12 | 1988-05-18 | SILICONIX Incorporated | Transistor DMOS vertical de puissance ayant un senseur des conditions de service intégré |
| EP0267447A3 (en) * | 1986-11-12 | 1990-04-25 | Siliconix Incorporated | A vertical dmos power transistor with an integral operating condition sensor |
| FR2700064A1 (fr) * | 1992-12-24 | 1994-07-01 | Mitsubishi Electric Corp | Dispositif à semiconducteurs à grille isolée et procédé de fabrication. |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2124427A (en) | 1984-02-15 |
| JPH0363210B2 (fr) | 1991-09-30 |
| FR2530079B1 (fr) | 1985-07-26 |
| GB8317467D0 (en) | 1983-08-03 |
| DE3322669A1 (de) | 1984-01-12 |
| JPS5936970A (ja) | 1984-02-29 |
| DE3322669C2 (de) | 1986-04-24 |
| GB2124427B (en) | 1986-01-08 |
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