JPH03178159A - 集積回路電極の形成 - Google Patents

集積回路電極の形成

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮揉九見 本発明は半導体集積回路、より具体的にはトランジスタ
用の電極の製作及びそのような回路中の他のメタライゼ
ーションの方法に係る。
杢１」餞と４久 当業者には周知のように、ｎ−チャネル及びｐ−チャネ
ルＭＯＳトランジスタは相互に接続して、相補ＭＯ８（
ｃＭＯＳ）回路を形成することができ、これらはバイポ
ーラトランジスタと相互接続してＢｉＣＭＯ５を形成す
ることができる。これら集積回路の製作に従事する者に
とって、線幅の重要な問題は、ＭＯＳ（金属−酸化物一
半導体）トランジスタのゲート電極のソース−ドレイン
長の均−性及びバイポーラトランジスタのエミッタ領域
の幅の均一性とともに、これら電極の側壁のなめらかさ
である。
従来技術において、これらの電極は典型的な場合、（１
）電極材料層の堆積、（２）フォトレジスト層による電
極材料層の被覆。
（３）トランジスタ電極の所望のパターンに従うフォト
レジストのパターン形成、（４）残った（パターン形成
した）フォトレジスト層をエッチマスクとして用いた電
極材料層の選択エツチングであり、これらにより、電極
材料がパターン形成したフォトレジストの下の領域にの
み残るようにすることによって製作される。従って、残
った電極材料は事情に応じて、バイポーラ又はＭＯＳト
ランジスタ用の所望の電極として働かすことができる。
しかし、この（ポジ形）方法は、電極の幅（パターン形
状）が約０．６ミクロンより小さい場合に、特に好まし
くない欠点、すなわちウェハ毎又はウェハのパッチ毎又
は両方での電極幅の不均一性が、商業生産上許容できる
そのような小さな形状寸法で十分良好でないという欠点
をもつ、′ウェハ毎”均一性というのは、同時に製作さ
れているある半導体ウェハの別のウェハに対する均一性
を意味し、ａバッチ毎”均一性というのは製作されてい
る半導体ウェハのグループの別のグループに対する均一
性を意味する。より具体的には、電極のエツチングがそ
の堆積及びドーピングのパラメータによりふらつくため
、上で述べたポジ形法により製作された電極の側壁が。
電極の長さとともによく制御されないという事実から生
じる。また、いわゆる“近接効果″も起る。この効果は
エツチングされている各電極からの破片が、近接した電
極の端部に堆積することから生じ、それにより不規則か
つ制御されずに、各電極の存在が近接した電極の寸法に
、好ましくない影響を与えうる。更に、約０．６ミクロ
ン以下の形状寸法を有するフォトレジスト層は、（応力
により）歪み、端部をおしあげ（アンダーカット）又は
早くはがしすぎる（リフトオフ）好ましくない傾向があ
る。すなわち、これらフォトレジスト層の下に配置され
た電極材料のエツチングに対し、マスクとして機能する
前にはがれる傾向があり、それによって電極端の輪郭が
ゆがむ。
更に、バイポーラ形のトランジスタの製作において、セ
ルファラインベース接触構造が望ましい。すなわち、（
垂直トランジスタパス構造において）エミッターベース
接合は高ドープベース接触の横方向の大きさから、比較
的小さな距離内に、横方向に自動的に閉じ込められるこ
とが望ましい、米国特許第４．８２４，７９６号には、
バイポーラトランジスタ中のそのようなセルファライン
ベース接触について述べられているが、その構造の製作
にはベース接触領域中のシリコン基板にエツチングする
工程が必要である。そのような工程は、ベース接触拡散
がコレクタ領域中に深く入りすぎない限り、エツチング
時間のきわめて厳重な制御を必要とするか、好ましくな
いほど厚いベースの構造をもつ必要があり、好ましくな
い。
従って、ＭＯＳ及びバイポーラトランジスタ用のゲート
及びエミッタ電極の両方をそれぞれ製作する方法、好ま
しくは同時に同じ半導体基体上に、ｎ−チャネル及びｐ
−チャネルＭＯ８（ＢｉＣＭＯ８）　トランジスタ用の
電極を製作し、先の問題を軽減する方法を実現すること
が望ましい。
生見豐立来農 次の工程を含む集積回路の製作方法により、本発明に従
い従来技術の問題を軽減することができる。
（ａ）半導体基体の主表面の第１及び第２の各部分上に
、第１の比較的厚い絶縁層２６．３６．４８及び比較的
薄い絶縁層１６を形成する工程、 （ｂ）比較的薄い絶縁層及び第１の比較的厚い絶縁層の
両方の上に第１の多結晶シリコン又はアモルファスシリ
コン層１７を形成する工程、 （ｃ）第１の多結晶シリコン又はアモルファスシリコン
層上に、第２の比較的厚い絶縁層（たとえば１８）を形
成する工程。
（ｄ）少くとも第２の比較的厚い絶縁層を貫いて、垂直
な開孔２１，２２．２３を形成する工程、 （ｅ）各垂直開孔内に垂直なポリシリコン層６４，６６
．６８を堆積させる工程、及び （ｆ）第２の比較的厚い絶縁層を除去する工程 同じ半導体基体上の他の部分で製作されているＭＯＳ）
−ランジスタと同時に製作されるバイポーラトランジス
タのエミッタ電極を製作するためには、先に述べた方法
において、エミッタ電極用の垂直開孔は、第１の多結晶
又はアモルファスシリコンを貫き、かつ比較的薄い絶縁
層を貫くのが有利である。
本発明の方法は試験を行い、十分な結果を得られること
がわかっている。
毘菓全に遮 第１図は本発明の具体的な実施例に従い、第９図に示さ
れたＢｉＣＭＯ８構造を製作する初期段階を示す、第９
図は中央に配置されたバイポーラｎｐｎトランジスタ構
造３００、左側に配置されたｐ−チャネルＭＯＳトラン
ジスタ構造２００及び右側に配置されたｎ　−チャネル
ＭＯＳトランジスタ４００を示す。
第１図に示されるように、ｐ形伝導形のシリコン基体（
基板）が準備され、当業者には周知のように、典型的な
場合１立方センチメートル当り約１．０Ｅ１５（すなわ
ち１．０×１ｏ１りのアクセプタ不純物を有する。基体
はその最上部主表面に配置された局所的なｎ＋形伝導領
域９及び１１を有する。これらの局所的な領域９及び１
１は、典型的な場合。
イオン注入及びアニーリングにより、マスクを用いたド
ーピングで、１立方センチメートル当り約１．０Ｅ１９
の濃度にドナー不純物を添加することによって形成でき
る。
次に、π形伝導形のエピタキシャルシリコン層１２を、
基体１０の最上部表面上に成長させる（第２ｖｉ！ｉ）
、典型的な場合、このπ形層１２中のアクセプタ不純物
の濃度は、ｌ立方センチメートル当り１．０Ｅ１４であ
る。
次に（第３図）１周知の選択マスク及び不純物ドーピン
グ技術により、ｎタブ領域１３及び１５、及びｐタブ領
域１９及び２９が形成される。次に、シリコン基板の選
択酸化又は選択エツチング、及び酸化物の充填という周
知の技術により、厚い分離用酸化物が形成される０次に
、ｎタブ１５の一部分中に適当なドナー不純物を注入し
、続いて適当な熱的ドライブを行うことにより、そのよ
うな部分をｎ＋形伝導領域（゛コレクタプラグ”　）　
５５に変換する。
次に（第４図）、イオン注入のような周知の技術により
、バイポーラｎｐｎトランジスタ３００のベース領域と
して働くようｎ領域２５の最上部上に、ｐ影領域３５が
形成される１次に、製作されている構造の全最上部表面
の酸化を行い、ＭＯ５領域上、たとえばｎタブ領域２４
上に”ゲート″酸化物層１６を形成し、バイポーラ領域
のベース領域、たとえばｐ影領域３５上に゛′ベース″
酸化物層１６を完成させる。
、プロセスのこの時点において、以下の半導体領域及び
酸化物領域が形成されている。ｎタブ領域１３から生じ
る局在したｎタブ領域２４：比較的厚い局在した分離用
（フィールド）酸化物層２６，３６，４６，５６；ｎタ
ブ領域１５から生じるｎ影領域２５及び５５；ｐタブ領
域２９から生じる局在したｐ形タブ領域５４及びＭＯＳ
）−ランジスタ中のゲート酸化物として用いるのに適し
た比較的薄い酸化物層１８である。最初のｐ領域１９か
ら生じたｐ形材料の部分（図示されていない）をのぞき
、たとえば動作中ｎ“領域９及び１１が相互に好ましく
ない電気的な短絡を起こさないようにするようなフィー
ルド酸化物層２６の、底部境界に沿って有利に残ること
ができるフィールド酸化物形成中に、ｐ影領域１９は消
滅する。
薄い酸化物層１６の成長後、ポリシリコンの比較的薄い
層１７（第５図）及び二酸化シリコンの比較的厚い誘電
体層１８を堆積させるが、ＴＥ０１　（テトラ−エチル
−オルト−シリケート）ソースから堆積させるのが有利
である。典型的な場合、ポリシリコン層１７の厚さは約
０．０６ないし０．１０ミクロンで。
一方、誘電体層上８の厚さは典型的な場合。
約０．５ないし０．８ミクロンである。
あるいは、誘電体層１８は低温で堆積させたシリコン酸
化物、窒化物又はオキシナイトライドで、その場合、層
１７はポリシリコン又はα−アモルファスシリコンであ
る。″低温”というのは、室温から５００℃までのおお
よその範囲を意味する。
次に（第６図）１周知のマスク及びエツチング技術によ
り、垂直な開孔２１及び２３、すなわちなめらかな並行
な壁を有する開孔が非等方的にエツチングされ、それは
誘電体層１８を貫いて、ポリシリコン層１７まで達する
。
このポリシリコン層は望ましいエツチング停止を提供し
、そのため基板シリコン、特にＭＯ５領域において、損
傷が生じない。同時に、垂直開孔（窓）２２も非等方的
にエツチングされる。バイポーラ領域中の開孔２２を露
出し。
ＭＯ５領域中の開孔２工及び２３を露出しないように別
のマスクが用いられ、エツチング工程を加えることによ
り、誘電体層上８だけでなくポリシリコン層１７及びベ
ース酸化物層１６も貫き、Ｐ領域３５に達する開孔が形
成される。これらのエツチング工程を加えることにより
、バイポーラ領域中のみのポリシリコン及び酸化物が除
去され、マスクされたＭＯＳトランジスタ領域中からは
除去されない。
ゲート酸化物層１６を貫く開孔２２のエツチング中、ベ
ース酸化物の厚さよりわずかに深いリッジ３２が、この
開孔の最上部に形成されるが、それはほとんど重要でな
く、従ってこれ以上述べない。
もし必要ならば、ＭＯＳトランジスタ閾値及びパンチス
ルーを制御する目的で、これらの開孔下のシリコンをド
ープするため、開孔２１及び２３のエツチング後、セル
ファラインイオン注入を行うことができる。
次に（第７図）、ポリシリコンの選択化学気相堆積（ｃ
ＶＤ）又は、より好ましくは、第１０図−第１２図によ
り詳細に示されるように誘電体層１８の少くとも最上部
までエッチバックすることにより続くポリシリコンの−
様な化学気相堆積により、窓２１．２２及び２３中に局
在したポリシリコン電極層６４゜６６及び６８をそれぞ
れ堆積させる。ポリシリコンの選択ＣＶＤを用いる場合
、開孔はポリシリコンで部分的又は完全に（最上部まで
）満たすことができる。
局在したポリシリコン電極層６４，６６及び６８は、そ
れらの電気抵抗を下げるため、不純物をドーピングする
のが有利である。ドーパントの活性化は、後にソース拡
散、ドレイン拡散及びベース接触領域拡散（第９図）と
同時に起る。ポリシリコン層６６からの外方拡散により
ｎ１領域３１が生じ、それはｎｐｎバイポーラトランジ
スタ３００　（第８図）のエミッタとして働く。
ポリシリコン層６４，６６及び６８は、次にそれぞれ金
属又は金属シリサイド層６５゜６７及び６９でふたをす
ることができる。金属層はたとえば選択的に堆積させた
タングステンでよい、金属シリサイドはたとえばコバル
トジシリサイド、タングステンシリサイド、又はモリブ
デンシリサイドでよい、金属シリサイド層上におかれた
金属層を組合せて用いることもできる。
次に（第８図）、典型的な場合、水中のフッ化水素酸を
用いた湿式エツチングにより、誘電体Ｍ１８を除去する
。このエツチングはポリシリコン層１７の最上部表面で
停止する。高エツチング速度酸化物又は金属又は金属シ
リサイドに対して高いエツチング速度比をもつ誘電体が
好ましい６次に、典型的な場合。
塩素が主要なエツチング物質である反応性イオンエツチ
ングにより、ポリシリコン層６４゜６６及び６８の下の
領域（すなわち、金属シリサイドＷｊ６５，６７及び６
９の下の領域）を除いて、ポリシリコン層１７が除去さ
れる。このエツチングはゲート酸化物層１６の最上部表
面で停止し、それにより局在したポリシリコン（ゲート
）電極層６１及び７７が、それぞれ局在したポリシリコ
ン層６４及び６８の下に残る９次に、ｎ−チャネル又は
ｐ−チャネルデバイスに対し、セルファライン方式で低
ドープソース及びドレイン不純物注入が行われる。
次に（第９図）、化学気相堆積及び反応性イオンエツチ
ング手段により１局在した電極層６１，６４．６５−６
６．６７−及び７７゜６８．６９の側壁に、それぞれ側
壁酸化物層８１．９１及び１０１が形成される０次に。
ｎ−チャネルＭＯＳトランジスタのソース及びドレイン
に適した不純物がゲート酸化物７６の近傍に注入され、
ゲート酸化物６６の近傍中のｐ−チャネルＭＯＳトラン
ジスタのソース及びドレインに適した不純物の注入が続
く（又は除かれる）、ｐ−チャネルソース及びドレイン
に用いたのと同じ注人種は。
ｎｐｎトランジスタのｐ＋ベース接触領域９２の形成に
も用いてよい。
次に、得られるソース及びドレイン領域８２．８３，１
０２及び１０３の端部を所望のように再配置するため、
適当なアニールを行うことができる０次に、周知のプロ
セスにより、電極８４，８５，８６，９３，１０４及び
１０５を形成することができる。典型的な場合、これら
の電極はドープされたポリシリコン又は窒化チタン／チ
タンシリサイドで作られる。
電［ｉ８４，８５及び６５（第９図）はｐ−チャネルト
ランジスタ２００のそれぞれソース、ドレイン及びゲー
ト電極として働き、電極６７．８６及び９３はバイポー
ラｎｐｎトランジスタ３００のそれぞれエミッタ、ベー
ス及びコレクタ電極として働き、電極１０４，６９及び
１０５はｎ−チャネルＭＯＳトランジスタ４００のそれ
ぞれソース、ドレイン及びゲート電極として働く、更に
、ＢｉＣＭＯ８集積回路を形成するため、相互接続メタ
ライゼーション（図示されていない）を製作することが
できる。
第１０図−第１２図は本発明の別の実施例に従い、半導
体基体１０の最上部表面の異なる領域上とともに、第６
図及び第７図に示された製作工程の中間の工程を、更に
詳細に示す、具体的には、第１２図はそれぞれＭＯＳゲ
ート電極、導電性（金属）ライン（ランナ）及び導電性
（金属）パッドとして用いるのに適したポリシリコン層
６８，１８２及び１８３を示す、典型的な場合、（導電
性パッド）層１８３の幅、すなわち（金属パッド）層１
８３を堆積させる誘電体層１８中の開孔の幅は、約５０
ないし７５ミクロンに等しいか小さい。
第１０図に示されるように、ポリシリコン層１７０を第
６図に示された構造の最上部全体に堆積させ、レジスト
層１９０で被覆する。具体的には、ポリシリコン部分１
７１゜１７２．１７３は誘電体層１８中の各種の開孔中
に堆積させる１次に（第１１図）、レジスト層１９０の
最上部表面全体にエツチング工程を施し、それにより好
ましいことにポリシリコン層１７０は損われず、ポリシ
リコン部分１７２及び１７３（これらはポリシリコン部
分１７１より広い）上の開孔中のレジスト全ては除去さ
れない、そのためポリシリコン部分１７２及び１７３上
のレジスト部分１９２及び１９３はそれぞれ、製作中の
構造中に残る（しかし、ポリシリコン部分１７１上には
残らない）。
次に（第１２図）、ポリシリコン層１７０を選択エツチ
ングし、誘電体層１８の最上部表面からは完全にポリシ
リコンを除去し、開孔からは部分的にのみ除去する。最
後のレジスト除去（図示されていない）の後、次に、残
ったポリシリコン層６８，１８２及び１８３は不純物ド
ーピングでき、あるいはポリシリコンの堆積中ドープし
ておくことができる。
その目的は、それぞれをゲート電極、導電性ランナ及び
導電性パッドとして働かせることである。
本発明で製作したようなポリシリコン電極６４．６６．
６８の側壁は、なめらかかつ垂直で、従ってそれらの幅
は均一であることが期待される。その理由は、誘電体層
１８中の開孔２１，２２．２３の側壁は比較的なめらか
かつ垂直で、開孔のこのなめらかさ及び均一性は、実験
により、従来のレジスト及びエツチングプロセスにより
製作されたポリシリコン電極に比べ、優れていることが
確認されている。
単一のバイポーラ、単一のｎ−チャネル及び単一のｐ−
チャネルＭＯＳトランジスタのみが第１図から第９図に
示されているが、多くのそのようなトランジスタは集積
回路の原理に従い、同じ半導体基体中に同時に形成する
ことができる。
本発明について、具体的な実施例を参照して詳細に述べ
たが、本発明の視点を離れることなく、各種の修正をす
ることができる。たとえば、ＭＯＳトランジスタのチャ
ネルストップを形成する目的で、基体１０の最上部表面
に配置された適当な領域中への不純物の注入をつけ加え
ることができる。また、各種のポリシリコン電極層は、
これらの層の導電率を調整するため、更に不純物をドー
ピングすることができる。更に、フィールド酸化物層２
６．３６，４６，５６はゲート酸化物層１６と同一平面
にある必要はない。最後に、ｎタブ中にバイポーラｎｐ
ｎトランジスタを製作するのに加え、ｐタブ中にバイポ
ーラｐｎｐ）−ランジスタを製作することができる。
【図面の簡単な説明】
第１図−第９図は本発明の具体的な実施例に従い、半導
体基体上にＢ　ｉ　ＣＭ　ＯＳ　トランジスタ集積回路
構成を製作する各種工程を示す図； 第１０図−第１２図は本発明の別の実施例に従い、第６
図及び第７図に示された工程の中間で行われる更なる製
作工程を示す図である。 ［主要部分の符号の説明］ ２６、３６．４６・・・・・・・第１の比較的厚い絶縁
層１６　　　　　　　　　　　　比較的薄い絶縁層１８
・・・・・・・・・・・・・・・第２の比較的厚い絶縁
層層 垂直開孔 ・・・・・・・・・・垂直ポリシリコン層側壁絶縁層 基体 金属又は金属シリサイドの層 ２１、　２２．　２３ ６４．６６．６８ １ ８２、　８３ ６５　・・・・・・・・・・ ＦＩＧ、　８ ＦＩＧ、　９ ＦＩＧ、　１０ ＦＩＧ。 Ｉ ＦＴｏ、　１２

Claims (1)

  1. 【特許請求の範囲】 １、（ａ）半導体基体の主表面の各第１及 び第２の各部分上に、第１の比較的厚い 絶縁層（２６、３６、４６）及び比較的 薄い絶縁層（１６）を形成する工程、 （ｂ）比較的薄い絶縁層及び該第１の比 較的厚い絶縁層の両方の上に、第１の水平な多結晶シリ
    コン又はアモルファスシリコン層（１７）を形成する工
    程、 （ｃ）該第１の多結晶又はアモルファス シリコン層上に、第２の比較的厚い絶縁層 （たとえば１８）を形成する工程、 （ｄ）少くとも該第２の比較的厚い絶縁 層を貫くが該第１の水平シリコン層は貫かない垂直開孔
    （２１、２２、２３）を形成する工程、 （ｅ）各垂直開孔内に垂直ポリシリコン 層（６４、６６、６８）を堆積させる工程、及び （ｆ）該第２の比較的厚い絶縁層を除去 する工程 を含む半導体集積回路の製作方法。 ２、請求項１に記載の方法において、垂 直開孔（２２）の少くとも１つは、該比較的薄い絶縁層
    を貫く半導体集積回路の製作方 法。 ３、請求項１に記載の方法において更に、 （ａ）該第１のシリコン層の形成に先 立ち、開孔の下の基体の最上部表面の部分 （２４）中に、第１の伝導形の不純物を導入する工程、 （ｂ）該第２の比較的厚い絶縁層を除去 するのに続き、該垂直ポリシリコン層の側壁上に、側壁
    絶縁層（８１）を形成する工程、（ｃ）該側壁絶縁層に
    隣接した基体 （８２、８３）の最上部表面の一部分中に、第１の種類
    に相対する第２の伝導形の不純物を導入する工程 が含まれる。 ４、請求項２に記載の方法において更に、 該垂直なポリシリコン層の最上部表面上の垂直開孔内に
    、金属又は金属シリサイドの層 （６５）を形成する工程が含まれる半導体集積回路の製
    作方法。 ５、請求項１に記載の方法において更に、 該垂直なポリシリコン層の最上部表面上の垂直開孔内に
    、金属又は金属シリサイドの層 （６５）を形成する工程が含まれる半導体集積回路の製
    作方法。 ６、請求項１に記載の方法において、除 去工程が湿式エッチングにより行われる半導体集積回路
    の製作方法。 ７、請求項１に記載の方法において、垂 直開孔（２２）の少くとも１つが、第１のシリコン層（
    １７）を貫く半導体集積回路の製作方法。 ８、請求項７に記載の方法において、該 垂直開孔（２２）の少くとも１つが、該比較的薄い絶縁
    層（１６）を貫く半導体集積回路の製作方法。 ９、請求項８に記載の方法において、該 開孔（２１）の他の少くとも１つは、該第１のシリコン
    層（１７）を貫かない半導体集積回路の製作方法。
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