CN106298480A - 超结器件制造方法及超结器件 - Google Patents

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Abstract

本发明提供一种超结器件制造方法及超结器件，其中方法包括：在衬底上形成外延层，在所述外延层上形成氧化层掩膜；对所述氧化层掩膜进行光刻、刻蚀，并在所述氧化层掩膜的掩蔽下，在所述外延层上刻蚀出凹槽；在所述凹槽内形成氧化物层，并采用表面平坦化处理，使所述氧化物层与所述外延层的顶部齐平；在所述氧化物层上方形成栅氧化层及多晶硅栅。本发明提供的超结器件制造方法及超结器件中，在外延层上形成有凹槽，并在所述凹槽内形成有氧化物层，能够有效减小栅漏电容，减少器件的开关时间，降低器件的开关损耗；并且，相对于现有技术，本发明中的栅氧化层的厚度并没有增加，不会对器件的动态性能造成影响。

Description

超结器件制造方法及超结器件
技术领域
本发明涉及集成电路制造技术，尤其涉及一种超结器件制造方法及超结器件。
背景技术
超结器件的漏源两极分别位于器件的两侧，在工作时电流在器件内部垂直流通，增加了电流密度，改善了额定电流，并且单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
工作损耗是超结器件最重要的性能参数，具体可以分为导通损耗、截止损耗和开关损耗三部分，其中导通损耗由导通电阻决定，截止损耗受反向漏电流大小影响，开关损耗是指器件开关过程中寄生电容充放电带来的损耗。为了满足超结器件适应高频应用的要求，降低超结器件的开关损耗，提高器件的工作效率，具有重要的意义。而超结器件的开关损耗大小由寄生电容大小决定，寄生电容可以分为栅源电容、栅漏电容和源漏电容三部分，其中栅漏电容对器件的开关损耗影响最大，栅漏电容的大小会直接影响到器件的开关时间。
按照传统方法制造的超结器件，其栅漏电容较大，导致器件开关时间较长，开关损耗较大，影响器件的性能。
发明内容
本发明提供一种超结器件制造方法及超结器件，用以解决现有技术中超结器件的栅漏电容较大的技术问题。
本发明提供一种超结器件制造方法，包括：
在衬底上形成外延层，在所述外延层上形成氧化层掩膜；
对所述氧化层掩膜进行光刻、刻蚀，并在所述氧化层掩膜的掩蔽下，在所述外延层上刻蚀出凹槽；
在所述凹槽内形成氧化物层，并采用表面平坦化处理，使所述氧化物层与所述外延层的顶部齐平；
在所述氧化物层上方形成栅氧化层及多晶硅栅。
进一步地，所述外延层为N型外延层；
相应地，在所述氧化层上方形成栅氧化层及多晶硅栅之前，还包括：在所述外延层中形成P型体区及N型源区。
进一步地，所述凹槽设置在两个所述P型体区之间。
进一步地，在所述外延层上形成氧化层掩膜之前，还包括：
在所述外延层中形成超结P柱结构。
进一步地，在所述氧化物层上方形成栅氧化层及多晶硅栅之后，还包括：
在所述多晶硅栅上形成介质层及金属层。
本发明还提供一种超结器件，包括：衬底、形成在所述衬底上的外延层、氧化物层、形成在所述氧化物层上的栅氧化层、以及形成在所述栅氧化层上的多晶硅栅；
其中，所述外延层上设置有凹槽，所述氧化物层位于所述凹槽中，且所述氧化物层与所述外延层的顶部齐平。
进一步地，所述超结器件，还包括：形成在所述外延层中的P型体区及N型源区；
其中，所述外延层为N型外延层。
进一步地，所述凹槽设置在两个所述P型体区之间。
进一步地，所述超结器件，还包括：形成在所述外延层中的超结P柱结构。
进一步地，所述超结器件，还包括：形成在所述多晶硅栅上的介质层及金属层。
本发明提供的超结器件制造方法及超结器件中，在衬底上形成有外延层，在所述外延层上形成有凹槽，并在所述凹槽内形成有氧化物层，在所述氧化物层上形成有栅氧化层及多晶硅栅，能够有效减小栅漏电容，减少器件的开关时间，降低器件的开关损耗；并且，相对于现有技术，本发明中的栅氧化层的厚度并没有增加，不会对器件的动态性能造成影响。
附图说明
图1为本发明实施例一提供的超结器件制造方法的流程图；
图2为本发明实施例一提供的超结器件制造方法中形成超结P柱结构后的电路结构示意图；
图3为本发明实施例一提供的超结器件制造方法中形成氧化层掩膜后的电路结构示意图；
图4为本发明实施例一提供的超结器件制造方法中对氧化层掩膜进行刻蚀后的电路结构示意图；
图5为本发明实施例一提供的超结器件制造方法中形成凹槽后的电路结构示意图；
图6为本发明实施例一提供的超结器件制造方法中采用表面平坦化处理后的电路结构示意图；
图7为本发明实施例一提供的超结器件制造方法中形成体区及源区后的电路结构示意图；
图8为本发明实施例一提供的超结器件制造方法中形成栅氧化层及多晶硅栅后的电路结构示意图；
图9为本发明实施例一提供的超结器件制造方法中完成多晶硅栅刻蚀后的电路结构示意图；
图10为本发明实施例一提供的超结器件制造方法中形成介质层及金属层后的电路结构示意图。
附图标记：
1-衬底 2-外延层 3-超结P柱结构
4-氧化层掩膜 5-凹槽 6-氧化物层
7-体区 8-源区 9-栅氧化层
10-多晶硅栅 11-介质层 12-金属层
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本发明实施例一提供一种超结器件制造方法。图1为本实施例提供的超结器件制造方法的流程图。如图1所示，本实施例中的超结器件制造方法，可以包括：
步骤101、在衬底1上形成外延层2，在所述外延层2上形成氧化层掩膜4。
具体地，本实施例中的外延层2可以为N型外延层，衬底1可以为N型衬底，形成N型外延层和N型衬底的方法属于现有技术，本实施例中不再赘述。
本实施例提供的方法，在衬底1上形成外延层2之后，并且在所述外延层2上形成氧化层掩膜4之前，还可以包括：在所述外延层2中形成超结P柱结构3。图2为本实施例提供的超结器件制造方法中形成超结P柱结构3后的电路结构示意图。
在所述外延层2中形成超结P柱结构3之后，可以在外延层2上形成氧化层掩膜4。图3为本实施例提供的超结器件制造方法中形成氧化层掩膜4后的电路结构示意图。当然，在外延层2中形成超结P柱结构3这一步骤也可以在形成氧化层掩膜4之后进行，本实施例对此不作限制。
步骤102、对所述氧化层掩膜4进行光刻、刻蚀，并在所述氧化层掩膜4的掩蔽下，在所述外延层2上刻蚀出凹槽5。
图4为本实施例提供的超结器件制造方法中对氧化层掩膜4进行刻蚀后的电路结构示意图。如图4所示，在对所述氧化层掩膜4进行刻蚀时，刻蚀部分可以位于两个超结P柱结构3之间，刻蚀后除去光刻胶。
在对所述氧化层掩膜4刻蚀完毕后，在所述氧化层掩膜4的掩蔽下，通过浅槽刻蚀工艺，在所述外延层2上刻蚀出凹槽5。图5为本实施例提供的超结器件制造方法中形成凹槽5后的电路结构示意图。如图5所示，所述凹槽5可以位于两个超结P柱结构3之间。
步骤103、在所述凹槽5内形成氧化物层6，并采用表面平坦化处理，使所述氧化物层6与所述外延层2的顶部齐平。
在形成所述凹槽5后，对所述外延层2进行表面氧化处理，在所述凹槽5内形成氧化物层6，所述氧化物层6由氧化硅构成。在形成氧化物层6后，对所述外延层2进行表面平坦化处理，去除位于所述外延层2上的氧化层掩膜4，同时使所述凹槽5内生成的氧化物层6的上表面与所述外延层2的上表面齐平。图6为本实施例提供的超结器件制造方法中采用表面平坦化处理后的电路结构示意图。
步骤104、在所述氧化物层6上方形成栅氧化层9及多晶硅栅10。
本实施例中提供的方法中，在步骤104之前，还可以包括：在所述外延层2中形成P型体区7及N型源区8，体区7及源区8的制作可以按照传统超结器件的制作工艺来完成。图7为本实施例提供的超结器件制造方法中形成体区7及源区8后的电路结构示意图，如图7所示，所述凹槽5可以设置在两个所述P型体区7之间。
在形成体区7和源区8之后，可以在所述外延层2及所述氧化物层6的上方生长出栅氧化层9及多晶硅栅10。图8为本实施例提供的超结器件制造方法中形成栅氧化层9及多晶硅栅10后的电路结构示意图。
在形成多晶硅栅10之后，可以对多晶硅栅10进行刻蚀，并在多晶硅栅10和栅氧化层9上淀积介质层11，完成介质层11刻蚀，最后在刻蚀后的介质层11上形成金属层12。图9为本实施例提供的超结器件制造方法中完成多晶硅栅10刻蚀后的电路结构示意图。图10为本实施例提供的超结器件制造方法中形成介质层11及金属层12后的电路结构示意图。
如图10所示，多晶硅栅10可以作为超结器件的栅极，金属层12作为超结器件的源极，衬底1作为超结器件的漏极，栅漏电容受栅氧化层9厚度的影响，如果为了减小栅漏电容而直接增加栅氧化层9厚度的话，会导致超结器件的动态性能发生变化，影响器件的动态参数。而本实施例中，在栅极和漏极之间、栅氧化层9下方的外延层2中设置了凹槽5，并在凹槽5中形成了氧化物层6，能够有效减小栅漏电容，并且栅氧化层9的厚度并没有增加，不会影响器件的动态性能。
本实施例提供的超结器件制造方法，在衬底1上形成外延层2后，首先在所述外延层2上形成氧化层掩膜4，对所述氧化层掩膜4进行刻蚀，然后在所述氧化层掩膜4的掩蔽下，在所述外延层2上刻蚀出凹槽5，并在所述凹槽5内形成氧化物层6，最后形成栅氧化层9及多晶硅栅10，能够有效减小栅漏电容，减少器件的开关时间，降低器件的开关损耗；并且，相对于现有技术，本实施例中的栅氧化层9的厚度并没有增加，不会对器件的动态性能造成影响。
实施例二
本发明实施例二提供一种超结器件。本实施例提供的超级器件，可以参见图10。如图10所示，本实施例中的超结器件，可以包括：衬底1、形成在所述衬底1上的外延层2、氧化物层6、形成在所述氧化物层6上的栅氧化层9、以及形成在所述栅氧化层9上的多晶硅栅10；
其中，所述外延层2上设置有凹槽5，所述氧化物层6位于所述凹槽5中，且所述氧化物层6与所述外延层2的顶部齐平。
具体地，所述外延层2可以为N型外延层，相应的，本实施例中的超结器件，还可以包括：形成在所述外延层2中的超结P柱结构3、P型体区7、N型源区8，以及形成在所述多晶硅栅10上的介质层11及金属层12。所述凹槽5可以设置在两个所述P型体区7之间。
本实施例中的超结器件，可以采用实施例一所述的方法制造，也可以采用其它方法，本实施例对此不作限制。
本实施例提供的超结器件，包括衬底1、形成在所述衬底1上的外延层2、氧化物层6、形成在所述氧化物层6上的栅氧化层9、以及形成在所述栅氧化层9上的多晶硅栅10；其中，所述外延层2上设置有凹槽5，所述氧化物层6位于所述凹槽5中，能够有效减小栅漏电容，减少器件的开关时间，降低器件的开关损耗；并且，相对于现有技术，本实施例中的栅氧化层9的厚度并没有增加，不会对器件的动态性能造成影响。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种超结器件制造方法，其特征在于，包括：
在衬底上形成外延层，在所述外延层上形成氧化层掩膜；
对所述氧化层掩膜进行光刻、刻蚀，并在所述氧化层掩膜的掩蔽下，在所述外延层上刻蚀出凹槽；
在所述凹槽内形成氧化物层，并采用表面平坦化处理，使所述氧化物层与所述外延层的顶部齐平；
在所述氧化物层上方形成栅氧化层及多晶硅栅。
2.根据权利要求1所述的方法，其特征在于，所述外延层为N型外延层；
相应地，在所述氧化层上方形成栅氧化层及多晶硅栅之前，还包括：在所述外延层中形成P型体区及N型源区。
3.根据权利要求2所述的方法，其特征在于，所述凹槽设置在两个所述P型体区之间。
4.根据权利要求1-3任一项所述的方法，其特征在于，在所述外延层上形成氧化层掩膜之前，还包括：
在所述外延层中形成超结P柱结构。
5.根据权利要求1-3任一项所述的方法，其特征在于，在所述氧化物层上方形成栅氧化层及多晶硅栅之后，还包括：
在所述多晶硅栅上形成介质层及金属层。
6.一种超结器件，其特征在于，包括：衬底、形成在所述衬底上的外延层、氧化物层、形成在所述氧化物层上的栅氧化层、以及形成在所述栅氧化层上的多晶硅栅；
其中，所述外延层上设置有凹槽，所述氧化物层位于所述凹槽中，且所述氧化物层与所述外延层的顶部齐平。
7.根据权利要求6所述的超结器件，其特征在于，还包括：形成在所述外延层中的P型体区及N型源区；
其中，所述外延层为N型外延层。
8.根据权利要求7所述的超结器件，其特征在于，所述凹槽设置在两个所述P型体区之间。
9.根据权利要求6-8任一项所述的超结器件，其特征在于，还包括：形成在所述外延层中的超结P柱结构。
10.根据权利要求6-8任一项所述的超结器件，其特征在于，还包括：形成在所述多晶硅栅上的介质层及金属层。
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