CN103837744A - Mos晶体管的外部寄生电阻的测量方法 - Google Patents

Abstract

一种MOS晶体管的外部寄生电阻的测量方法，包括：提供半导体衬底，在所述半导体衬底上形成MOS晶体管；在所述MOS晶体管的栅电极上施加第一电压，在所述MOS晶体管的源极施加第二电压，第一电压不断增大，第二电压保持不变，测量获得不同的第一电压值下对应的至少10个源漏电流值；通过第二电压和至少10个源漏电流值，计算获得不同的第一电压下对应的至少10个MOS晶体管源漏电阻，所述MOS晶体管源漏电阻包括沟道区电阻和外部寄生电阻；通过对不同的第一电压值和对应的至少10个MOS晶体管源漏电阻进行5次方曲线拟合，获得MOS晶体管的外部寄生电阻。本发明的方法，测量过程简单方便。

Description

MOS晶体管的外部寄生电阻的测量方法

技术领域

本发明涉及半导体制造领域，特别涉及一种MOS晶体管的外部寄生电阻的测量方法。

背景技术

现有的集成电路制造中，随着半导体集成电路技术的不断进步和特征尺寸的不断减小，使得单片晶圆上的器件的数量不断增加，电路的功能得到了改进，电路日趋复杂，工艺制造中的环节要求越来越精细，器件的可靠性也显得日益重要。

金属-氧化物-半导体（MOS）晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。

而现有的集成电路设计和集成电路制造总是相辅相成，相互促进的，两者都在器件的可靠性的提高发挥着重要的作用。

在设计集成电路时，特别是复杂的集成电路设计中，精确的模拟仿真电路特性是必须的，MOS晶体管模型作为集成电路设计和集成电路制造之间的关键桥梁，在集成电路日趋复杂的今天有着更多更高的要求。而MOS晶体管的外部寄生电阻作为MOS晶体管建模时的重要的参数，对于提高建立的晶体管模型的准确性至关重要。

现有测量MOS晶体管的外部寄生电阻的过程为：首先在半导体衬底上形成三个晶体管，以NMOS晶体管为例，包括第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，第一NMOS晶体管的沟道区长度为L1、第二NMOS晶体管的沟道区长度为L2、第三NMOS晶体管的沟道区长度为L3，且L1＜L2＜L3，第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管的形成工艺相同，每个晶体管包括位于半导体衬底上的栅极和位于栅极两侧的半导体衬底内的源/漏极；分别在第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管的栅极施加工作电压、源极施加小的源电压（三个晶体管的源电压相等），使第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管工作在线性区，分别测量获得第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管源漏电流值，将源电压除以分别获得的源漏电流值，获得第一NMOS晶体管的源漏电阻R1、第二NMOS晶体管的源漏电阻R2、第三NMOS晶体管的源漏电阻R3；根据公式R=R_ch+R_ex=KL+R_ex，其中R为晶体管源漏电阻，R_ch为沟道区电阻，K为系数，L为晶体管沟道区的长度（晶体管工作在线性区时，沟道区电阻与沟道区的长度呈正比），R_ex为晶体管的外部寄生电阻，将L1、L2、L3及对应的R1、R2、R3根据上述公式进行拟合，获得R_ex。

但是上述测量晶体管的外部寄生电阻的方法较为复杂。

更多关于晶体管的介绍请参考CN101789447A的中国专利申请文件。

发明内容

本发明解决的问题是提供一种较为简便的晶体管的外部寄生电阻的测量方法。

为解决上述问题，本发明技术方案提供了一种MOS晶体管的外部寄生电阻的测量方法，包括：提供半导体衬底，在所述半导体衬底上形成MOS晶体管，所述MOS晶体管包括位于半导体衬底上的栅介质层和位于栅介质层上的栅电极、以及位于栅电极两侧的半导体衬底内的源/漏极；在所述MOS晶体管的栅电极上施加第一电压，在所述MOS晶体管的源极施加第二电压，第一电压不断增大，第二电压保持不变，测量获得不同的第一电压值下对应的至少10个源漏电流值，MOS晶体管始终工作在线性区；通过第二电压和至少10个源漏电流值，计算获得不同的第一电压下对应的至少10个MOS晶体管源漏电阻，所述MOS晶体管源漏电阻包括沟道区电阻和外部寄生电阻；通过对不同的第一电压值和对应的至少10个MOS晶体管源漏电阻进行5次方曲线拟合，获得MOS晶体管的外部寄生电阻。

可选的，所述拟合的5次方曲线方程为：

R=R_ex+R_ch＝R_ex+1/(p₀+p₁×V_g+p₂×V_g ²+p₃×V_g ³+p₄×V_g ⁴+p₅×V_g ⁵)，其中所述R为MOS晶体管源漏电阻，R_ex为外部寄生电阻，R_ch为沟道区电阻，V_g为第一电压值，p₀~p₅为系数。

可选的，所述第二电压的范围为0.05~0.1伏。

可选的，所述第一电压大于MOS晶体管的阈值电压。

可选的，所述第一电压的范围为0.6~1.5伏。

可选的，所述第一电压呈阶梯式或线性的逐渐增大。

可选的，所述第一电压呈阶梯式逐渐增大时，第一电压每次的增大幅度值相等，第一电压每次的增大幅度值范围为0.05~0.1伏。

可选的，所述MOS晶体管为PMOS晶体管或NMOS晶体管。

可选的，所述栅电极的材料为多晶硅，栅介质层的材料为氧化硅。

可选的，所述栅电极的材料为金属，栅介质层的材料为高K材料。

与现有技术相比，本发明技术方案具有以下优点：

本发明MOS晶体管的外部寄生电阻的测量方法，测量时只需要提供一个晶体管，然后对一个晶体管进行测量，获得不同的第一电压下对应的至少10个MOS晶体管源漏电阻，所述MOS晶体管源漏电阻包括沟道区电阻和外部寄生电阻，接着通过对不同的第一电压值和对应的至少10个MOS晶体管源漏电阻进行5次方曲线拟合，获得MOS晶体管的外部寄生电阻，测量的方法和过程较为简便，提高了测量的效率。

进一步，所述第一电压的变化范围为0.6~1.5伏，第一电压在增大时可以呈阶梯式或线性的逐渐增大，从而获得不同第一电压下的多个源漏电流值，使源漏电流值变化率较为平缓，提高后续拟合获得的外部寄生电阻的精度。

进一步，所述第一电压呈阶梯式逐渐增大时，每次第一电压增大幅度值相等，第一电压每次的增大幅度值范围为0.05~0.1伏，使得第一电压等间距的变化，从而使获得的源漏电流值变化比较均匀，提高后续拟合获得的外部寄生电阻的准确性。

附图说明

图1为本发明实施例MOS晶体管的结构示意图；

图2为MOS晶体管的沟道反型区总电荷量Q_i与栅电极上施加的第一电压V_g关系示意图；

图3为MOS晶体管的沟道区载流子的迁移率μ与栅电极上施加的第一电压V_g关系示意图；

图4为现有的测量方法获得的数据拟合后的曲线；

图5为本发明实施例的测量方法获得的数据拟合后的曲线。

具体实施方式

现有测量晶体管的外部寄生电阻时需要在半导体衬底上形成至少三个晶体管，三个晶体管的形成工艺相同，且沟道区的长度不相同，然后分别在三个晶体管的栅极上施加工作电压、源极施加小的源电压，使三个晶体管均工作中线性区，然后根据获得的三个晶体管的三个源漏电阻和对应的沟道区长度进行一次直线拟合，获得晶体管的外部寄生电阻，发明人发现这种测量方法较为复杂，效率较低。

为此，发明人提出一种MOS晶体管的外部寄生电阻的测量方法，包括：提供半导体衬底，在所述半导体衬底上形成MOS晶体管，所述MOS晶体管包括位于半导体衬底上的栅介质层和位于栅介质层上的栅电极、以及位于栅电极两侧的半导体衬底内的源/漏极；在所述MOS晶体管的栅电极上施加第一电压，在所述MOS晶体管的源极施加第二电压，第一电压不断增大，第二电压保持不变，测量获得不同的第一电压值下对应的至少10个源漏电流值；通过第二电压和至少10个源漏电流值，计算获得不同的第一电压下对应的至少10个MOS晶体管源漏电阻，所述MOS晶体管源漏电阻包括沟道区电阻和外部寄生电阻；通过对不同的第一电压值和对应的至少10个MOS晶体管源漏电阻进行5次方曲线拟合，获得晶体管的外部寄生电阻。

本发明MOS晶体管的外部寄生电阻的测量方法，测量时只需要提供一个晶体管，对一个晶体管进行测量，然后对测量的数据进行五次曲线拟合，获得晶体管的外部寄生电阻，测量的方法和过程较为简便。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

首先，请参考图1，提供半导体衬底100，在所述半导体衬底100上形成MOS晶体管，所述MOS晶体管包括位于半导体衬底100上的栅介质层102和位于栅介质层102上的栅电极103、以及位于栅电极103两侧的半导体衬底内的源极105和漏极106。

所述栅介质层102和栅电极103两侧的侧壁还具有侧墙104，所述半导体衬底100还形成有浅沟槽隔离结构101，用于隔离相邻的有源区。

所述半导体衬底100上还形成有覆盖所述栅电极103的介质层（图中未示出），介质层中形成有连接所述栅电极103、源极105和漏极106的金属插塞和/或金属线（图中未示出），在后续测试时施加测试电压。

所述栅电极103的材料为多晶硅或金属，栅介质层102的材料为氧化硅或者高k材料。

所述MOS晶体管为PMOS晶体管或NMOS晶体管，本实施例中所述MOS晶体管为NMOS晶体管。

接着，在所述MOS晶体管的栅电极103上施加第一电压Vg，在所述MOS晶体管的源极105施加第二电压V_ds，第一电压V_g不断增大，第二电压V_ds保持不变，测量获得不同的第一电压值下，对应的至少10个源漏电流值（每一个第一电压值对应一个源漏电流值），在此过程中MOS晶体管始终工作在线性区；计算获得不同的第一电压值下对应的至少10个MOS晶体管源漏电阻。

本实施例中，测量获得不同的第一电压值下对应的源漏电流值至少为10个，对应的MOS晶体管源漏电阻值也至少为10个，后续进行曲线拟合时提高拟合的精度。

MOS晶体管工作在线性区时，栅电极103上施加第一电压V_g要大于MOS晶体管的阈值电压，源极施加第二电压V_ds，第二电压V_ds为较小的电压，第二电压V_ds的范围为0.05~0.1伏，使得晶体管的整个沟道长度范围内的电势都近似为零，栅电极与沟道之间的电势差在沟道各处近似相等，因此沟道中各点的自由电子的浓度也近似相等，这时沟道区的电阻为一个固定的值，源漏电流值与第二电压V_ds呈线性关系。

所述第一电压V_g的变化范围为0.6~1.5伏，第一电压V_g在增大时可以呈阶梯式或线性的逐渐增大，从而获得不同第一电压V_g下的多个源漏电流值，使源漏电流值变化率较为平缓，提高后续拟合获得的外部寄生电阻的精度。

本实施例中，所述第一电压V_g呈阶梯式逐渐增大时，每次第一电压V_g增大幅度值相等，第一电压V_g每次的增大幅度值范围为0.05~0.1伏，使得第一电压V_g的等间距的变化，从而使获得的源漏电流值变化比较均匀，提高后续拟合获得的外部寄生电阻的准确性。

在本发明的其他实施例中，所述第一电压V_g可以非线性的逐渐增大或者呈阶梯式增大时，每次的第一电压V_g增大幅度值不相等。

MOS晶体管源漏电阻R为沟道区电阻R_ch和外部寄生电阻R_ex之和，用式（1）表示：R=R_ex+R_ch    （1）

其中R为MOS晶体管源漏电阻，MOS晶体管源漏电阻R等于第二电压V_ds除以源漏电流值，R_ex为外部寄生电阻，R_ch为沟道区电阻。

当晶体管工作在线性区时，沟道区电阻R_ch可以由式（2）获得：

R_ch=K₁×ρ    （2）

其中，K₁为常数，ρ为MOS晶体管沟道区的电阻率。

当晶体管工作在线性区时，MOS晶体管沟道区的电阻率ρ可以由式（3）获得：ρ＝1/qQ_iμ    （3）

其中q为单位电荷常数，Q_i为沟道反型区总电荷量，μ为沟道区载流子的迁移率。

发明人经过实验研究发现，当MOS晶体管工作在线性区时，沟道反型区总电荷量Q_i与栅电极上施加的第一电压V_g呈线性关系，请参考图2，其中横坐标表示栅电极上施加的第一电压V_g，纵坐标表示沟道反型区总电荷量Q_i，用式（4）表示：

Q_i=K₂(V_g-V_t)=K₂×V_g-K₂V_t=K₂×V_g+t    （4）

其中，K₂为常数、V_t为MOS晶体管的阈值电压，式（4）“-K₂V_t”作为常数用t表示。

发明人经过实验研究发现，当MOS晶体管工作在线性区时，沟道区载流子的迁移率μ与栅电极上施加的第一电压V_g呈四次曲线关系，请参考图3，其中横坐标表示栅电极上施加的第一电压V_g，纵坐标表示MOS晶体管沟道区载流子的迁移率μ用式（5）表示：

μ=b₀+b₁×V_g+b₂×V_g ²+b₃×V_g ³+b₄×V_g ⁴    （5）

其中，b₀、b₁、b₃、b₄表示系数。

将式（2）、（3）、（4）、（5）依次带入式（1），可获得式（6）：

$R_{\mathrm{ch}}=1/\left[\begin{array}{c}{K}_1\mathrm{qt}{b}_0+(K_1{K}_2{\mathrm{qb}}_0+K_1{\mathrm{qtb}}_1)\×V_g+(K_1{K}_2{\mathrm{qb}}_1+K_1{\mathrm{qtb}}_2)\×{V_g}^2\\ +(K_1{K}_2{\mathrm{qb}}_2+K_1{\mathrm{qtb}}_3)\×{V_g}^3+(K_1{K}_2{\mathrm{qb}}_2+K_1{\mathrm{qtb}}_3)\×{V_g}^3\\ +(K_1{K}_2{\mathrm{qb}}_3+K_1{\mathrm{qtb}}_4)\×{V_g}^4+K_1{K}_2{\mathrm{qb}}_4\×{V_g}^5\end{array}\right]---\left(6\right)$

为了表示的方便将式（6）中常数项K₁qtb₀用系数p₀表示、K₁K₂qb₀+K₁qtb₁用系数P₁表示、K₁K₂qb₁+K₁qtb₂用系数P₂表示、K₁K₂qb₂+K₁qtb₃用系数P₃表示、K₁K₂qb₃+K₁qtb₄用系数P₄表示、K₁K₂qb₄用系数P₅表示，得到式（7）：

R=R_ex+1/(p₀+p₁×V_g+p₂×V_g ²+p₃×V_g ³+p₄×V_g ⁴+p₅×V_g ⁵)    （7）

通过式（7），将MOS晶体管的外部寄生电阻R_ex与MOS晶体管源漏电阻R和第一电压V_g建立联系，式（7）中MOS晶体管源漏电阻R和第一电压V_g作为变量。

因此，在所述MOS晶体管的栅电极103上施加第一电压V_g，在所述MOS晶体管的源极105施加第二电压V_ds，第一电压V_g不断增大，第二电压V_ds保持不变，测量获得不同的第一电压值下对应的至少10个源漏电流值，在此过程中MOS晶体管始终工作在线性区，然后将第二电压V_ds除以不同的第一电压值对应的源漏电流值，计算获得不同的第一电压下对应的至少10个MOS晶体管源漏电阻之后，通过对不同的第一电压值和对应的至少10个MOS晶体管源漏电阻进行式（7）中的5次方曲线拟合，获得MOS晶体管的外部寄生电阻。

上述拟合可以通过现有的拟合软件进行。

参考图4和图5，其中图4为现有的测量方法获得的数据拟合后的曲线，横坐标表示MOS晶体管沟道区的长度，纵坐标表述MOS晶体管源漏电阻；图5为本发明实施例的测量方法获得的数据拟合后的曲线，横坐标表示MOS晶体管栅电极上施加的第一电压V_g，纵坐标表述MOS晶体管源漏电阻。需要说明的是图4和图5中拟合测量对应的晶体管的形成工艺完全相同。

图4中采用式R=R_ch+R_ex=KL+R_ex进行拟合后，获得的系数K等于5945.7，外部寄生电阻R_ex等于467.92。

图5中采用式R=R_ex+1/(p₀+p₁×V_g+p₂×V_g ²+p₃×V_g ³+p₄×V_g ⁴+p₅×V_g ⁵)进行拟合后，获得的系数p₀等于-0.463、系数p₁等于0.045、系数p₂等于-0.227、系数p₃等于0.448、系数p₄等于-0.378、系数p₅等于0.124、外部寄生电阻R_ex等于483.595。

从上可以看出，本发明实施例MOS晶体管的外部寄生电阻测量方法获得的外部寄生电阻与现有技术的MOS晶体管的外部寄生电阻测量方法获得的外部寄生电阻相差较小，并且本发明只需对一个MOS晶体管进行测量，测量方法简便，测量效率较高。

综上，本发明实施例MOS晶体管的外部寄生电阻的测量方法，测量时只需要提供一个晶体管，然后对一个晶体管进行测量，获得不同的第一电压下对应的至少10个MOS晶体管源漏电阻，所述MOS晶体管源漏电阻包括沟道区电阻和外部寄生电阻，接着通过对不同的第一电压值和对应的至少10个MOS晶体管源漏电阻进行5次方曲线拟合，获得MOS晶体管的外部寄生电阻，测量的方法和过程较为简便。

进一步，所述第一电压的变化范围为0.6~1.5伏，第一电压在增大时可以呈阶梯式或线性的逐渐增大，从而获得不同第一电压下的多个源漏电流值，使源漏电流值变化率较较为平缓，提高后续拟合获得的外部寄生电阻的精度。

进一步，所述第一电压呈阶梯式逐渐增大时，每次第一电压增大幅度值相等，第一电压每次的增大幅度值范围为0.05~0.1伏，使得第一电压的等间距的变化，从而使获得的源漏电流值变化比较均匀，提高后续拟合获得的外部寄生电阻的准确性。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种MOS晶体管的外部寄生电阻的测量方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底上形成MOS晶体管，所述MOS晶体管包括位于半导体衬底上的栅介质层和位于栅介质层上的栅电极、以及位于栅电极两侧的半导体衬底内的源/漏极；

在所述MOS晶体管的栅电极上施加第一电压，在所述MOS晶体管的源极施加第二电压，第一电压不断增大，第二电压保持不变，测量获得不同的第一电压值下对应的至少10个源漏电流值，MOS晶体管始终工作在线性区；

通过第二电压和至少10个源漏电流值，计算获得不同的第一电压下对应的至少10个MOS晶体管源漏电阻，所述MOS晶体管源漏电阻包括沟道区电阻和外部寄生电阻；

通过对不同的第一电压值和对应的至少10个MOS晶体管源漏电阻进行5次方曲线拟合，获得MOS晶体管的外部寄生电阻。

2.如权利要求1所述的MOS晶体管的外部寄生电阻的测量方法，其特征在于，所述拟合的5次方曲线方程为：

R=R_ex+R_ch=R_ex+1/(p₀+p₁×V_g+p₂×V_g ²+p₃×V_g ³+p₄×V_g ⁴+p₅×V_g ⁵)，其中所述R为MOS晶体管源漏电阻，R_ex为外部寄生电阻，R_ch为沟道区电阻，V_g为第一电压值，p₀～p₅为系数。

3.如权利要求1所述的MOS晶体管的外部寄生电阻的测量方法，其特征在于，所述第二电压的范围为0.05~0.1伏。

4.如权利要求1所述的MOS晶体管的外部寄生电阻的测量方法，其特征在于，所述第一电压大于MOS晶体管的阈值电压。

5.如权利要求4所述的MOS晶体管的外部寄生电阻的测量方法，其特征在于，所述第一电压的范围为0.6~1.5伏。

6.如权利要求4所述的MOS晶体管的外部寄生电阻的测量方法，其特征在于，所述第一电压呈阶梯式或线性的逐渐增大。

7.如权利要求6所述的MOS晶体管的外部寄生电阻的测量方法，其特征在于，所述第一电压呈阶梯式逐渐增大时，第一电压每次的增大幅度值相等，第一电压每次的增大幅度值范围为0.05~0.1伏。

8.如权利要求1所述的MOS晶体管的外部寄生电阻的测量方法，其特征在于，所述MOS晶体管为PMOS晶体管或NMOS晶体管。

9.如权利要求1所述的MOS晶体管的外部寄生电阻的测量方法，其特征在于，所述栅电极的材料为多晶硅，栅介质层的材料为氧化硅。

10.如权利要求1所述的MOS晶体管的外部寄生电阻的测量方法，其特征在于，所述栅电极的材料为金属，栅介质层的材料为高K材料。

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