CN103869230B - 一种表征小尺寸cmos器件中界面态和氧化层陷阱局域分布的方法 - Google Patents
一种表征小尺寸cmos器件中界面态和氧化层陷阱局域分布的方法 Download PDFInfo
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Abstract
表征小尺寸CMOS器件中界面态和氧化层陷阱局域分布的方法，步骤：S1：在纳米级CMOS器件中，测量不同源漏电压VDS条件下的阈值电压VTH、线性区漏极电流ID，得到初始阈值电压VTH、漏极电流ID随VDS变化的分布；S2：使CMOS器件产生由退化引起的界面态及氧化层陷阱；S3：测量CMOS器件退化后线性区漏极电流ID随源漏电压VDS的分布ID(VDS)e，S4：基于短沟道CMOS器件中的DIBL效应，S5：并通过数值计算转换成CMOS器件中退化引起的界面态和氧化层陷阱沿沟道的局域分布N(Y)。
Description
技术领域
本发明涉及COMS中表征界面态和氧化层陷阱的局域分布研究，特别是利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法。
背景技术
随着集成电路技术节点的降低，对新器件的性能要求不断提高，半导体可靠性问题成为限制产品寿命的主要因素。CMOS器件的前端可靠性研究主要包括：热载流子注入效应（HCI），负栅压温度不稳定性（NBTI），栅氧化层经时击穿（TDDB）等。在这些应力条件下，Si/SiO2界面附近及栅氧化层中将形成界面态及氧化层缺陷。随着时间推移，界面态和氧化层缺陷的数量、分布、种类发生变化，引起器件主要参数的漂移，严重损伤器件性能。同时，随着器件尺寸的缩小，器件性能对缺陷的敏感度大大增强，研究小尺寸器件中各种退化效应下缺陷的数目及分布变得十分重要。掌握纳米器件中界面态和氧化层陷阱的局域表征技术，对进一步研究各种效应的损伤机理，探索抑制退化效应的优化方案，加速先进制程集成电路工艺的迅速发展十分必要。
传统局域界面态和氧化层缺陷的表征技术有电荷泵技术和TCAD（Technologycomputer aided design）模拟方法。电荷泵技术被广泛应用于大尺寸器件中。该技术基于器件在反型状态和积累状态之间转换时，可动电子在反偏电压的作用下回到源端或漏端，而被界面态或氧化层缺陷俘获的部分电子与来自衬底的少数载流子发生复合，产生电荷泵电流ICP。通过测量ICP定量计算出被俘获的电子数，从而得到出界面态或氧化层缺陷数目。由于改变漏（源）电压可改变参与电荷泵电流的有效沟道长度，通过测量不同漏（源）电压下的电荷泵电流ICP，可进一步求得界面态及氧化层陷阱沿沟道的局域分布。但是，随着器件尺寸减小，氧化层的FN隧穿电流、应力诱导漏电流以及直接隧穿电流等对电荷泵电流的影响越来越大，这使得电荷泵技术在精确表征小尺寸器件中界面态和氧化层缺陷的局域分布中受到了极大的挑战。
TCAD是近年来较为流行的半导体工艺及器件模拟工具。通过TCAD实验仿真，对受界面态和氧化层陷阱影响的器件重要参数进行分析，并对界面态及氧化层陷阱可能存在的区域进行定量假定，通过理论模拟，表征器件中的界面态和氧化层缺陷的局域分布，是目前针对纳米小尺寸CMOS器件广泛采用的一种方法。
针对现有缺陷表征技术的局限性，本专利利用表面势技术，结合数值计算，提出了一种新的表征小尺寸CMOS器件中界面态和氧化层陷阱局域分布的新方法。
发明内容
本发明目的是：针对纳米级CMOS器件，提出了一种利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的新方法。通过测量界面态及氧化层陷阱对器件参数的影响，利用阈值电压沿沟道的分布，表征纳米CMOS器件中退化产生界面态和氧化层陷阱的局域分布。
本发明的技术方案：利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，其特征为如下步骤：
S1：在纳米级CMOS器件中，测量不同源漏电压VDS条件下的阈值电压VTH、线性区漏极电流ID，得到初始阈值电压VTH、漏极电流ID随VDS变化的分布：VTH(VDS)0、ID(VDS)0；
S2：对CMOS器件加热载流子注入效应（HCI），负栅压温度不稳定性（NBTI）或栅氧化层经时击穿（TDDB）等退化条件，
本发明实施例以热载流子注入(HCI)为例进行试验，使CMOS器件发生热载流子效应，产生由HCI退化引起的界面态及氧化层陷阱；栅氧化层经时击穿（TDDB）电压等亦可；
S3：测量CMOS器件退化后线性区漏极电流ID随源漏电压VDS的分布ID(VDS)e，通过数值计算得出CMOS器件退化引起的阈值电压偏移VTH随源漏电压VDS的分布VTH(VDS)；
S4：基于短沟道CMOS器件中的DIBL效应，通过数值计算或CMOS器件模拟得到沟道表面势峰值位置Y随源漏电压VDS变化的分布Y(VDS)；
S5：将Y(VDS)代入S3中得到的阈值电压偏移随源漏电压的分布VTH(VDS)，将VDS对应为沟道表面势的峰值位置，得到阈值电压偏移随沟道表面势峰值位置的分布VTH(Y)，并通过数值计算转换成CMOS器件中退化引起的界面态和氧化层陷阱沿沟道的局域分布N(Y)。
S1）的具体步骤中，首先测量CMOS器件初始阈值电压VTH，源极接地，漏极接正向电压，改变漏极电压VD，测量VTH随VD的分布；再将漏极接地，源极接正向电压，改变源极电压VS，测量VTH随VS的分布；然后测线性区漏极电流，固定栅极电压以使CMOS器件工作在线性区，源极接地，漏极接正向电压，改变漏极电压VD，测得ID随VD的分布；再将漏极接地，源极接正向电压，改变源极电压VS，测得ID随VS的分布；整合得到初始阈值电压VTH和线性区漏极电流ID随VDS变化的分布VTH(VDS)0、ID(VDS)0。
S2）的具体步骤中，对CMOS器件加退化条件，使器件中产生由退化引起的界面态和氧化层陷阱，导致漏极电流不断减小、阈值电压不断增大，造成器件退化。随退化时间增长，器件退化越来越严重，且分别在不同退化时间条件下进行了器件退化测量。
S3）步骤中，在每个退化的时间节点，改变栅极、源极和漏极电压，使CMOS器件工作在线性区，测量不同VDS条件下的漏极电流；首先固定栅极电压使器件工作在线性区，将源极接地，漏极接正向电压，改变漏极电压VD，在每个VD节点处测量一次漏极电流ID，得到ID随VD的分布；再将漏极接地，源极接正向电压，改变源极电压VS，在每个VS节点处测量一次漏极电流ID，得到ID随VS的分布；整合得到ID随VDS变化的分布ID(VDS)e。
S3）步骤中，结合CMOS器件退化后线性区漏极电流ID随VDS的分布ID(VDS)e以及初始阈值电压VTH、线性区漏极电流ID随VDS变化的分布VTH(VDS)0、ID(VDS)0，通过考虑漏极电流对阈值电压的影响，得出CMOS器件退化引起的阈值电压偏移VTH随源漏电压VDS的分布VTH(VDS)。
S3的具体步骤：栅极电压固定为1.5V，将源极接地，漏极接正电压，改变漏极电压VD,在每个VD节点处测量漏极电流ID，得到漏极电流ID随源漏电压VD的分布ID(VD)e；将漏极接地，源极接正电压，改变源极电压VS,在每个VS节点处测量漏极电流ID，得到ID随VS的分布ID(VS)e；整合得到ID随VDS的分布ID(VDS)e。结合S1所测的数据，由公式（1）求得热载流子退化引起阈值电压偏移VTH随VDS的分布ΔVTH(VDS)。
其中，VG为栅极电压，VTH为初始器件的阈值电压，ID为线性区的漏极电流，ID为实验中HCI退化引起的漏极电流偏移。
S4的具体步骤：基于短沟道CMOS器件中的DIBL效应，得到沟道表面势峰值位置Y随源漏电压VDS变化的分布Y(VDS)，在给定VDS条件下的沟道表面势峰值位置Y如公式（2）、（3）所示：
其中，Leff为沟道有效长度，L为耗尽层厚度，Vbi-Vc,max为势垒高度，DIBL为漏致势垒降低效应，SS为给定VDS条件下的亚阈值斜率，SS0为VDS=0.05V时的亚阈值斜率。
S4）步骤基于短沟道CMOS器件中的DIBL效应，得到沟道表面势峰值位置Y随源漏电压VDS变化的分布Y(VDS)；在短沟道CMOS器件中，随VD（VS）增大，沟道表面势的峰值位置逐渐移向源端（漏端），按实际器件参数，通过数值计算或器件模拟可得沟道表面势峰值位置Y随VDS变化的分布。
S5）步骤中，结合由DIBL效应得到的沟道表面势峰值位置Y随源漏电压VDS变化的分布Y(VDS)；DIBL效应下，沟道表面势的峰值会随VDS变化，当缺陷位置与沟道表面势峰值位置一致时，缺陷引起的沟道表面势变化最大，即对阈值电压影响最大。因此，可以用阈值电压偏移随沟道表面势峰值位置的分布VTH(Y)表征纳米CMOS器件中的界面态和氧化层陷阱沿沟道的局域分布。结合公式（4），并通过数值计算，将VTH(Y)转换成器件退化引起的界面态和氧化层陷阱沿沟道的局域分布N(Y)。
其中，N为界面态和氧化层陷阱的数目，Cox为氧化层电容，q为单位电荷量。
本发明的有益效果：本发明提出的表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，利用表面势技术，结合数值计算，可精确的确定界面态和氧化层陷阱的局域分布。此方法的提出，使得针对纳米CMOS器件中各种损伤机制的研究得到进一步发展，有利于促进纳米CMOS器件可靠性探测的发展。主要存在以下几个突出优点：1）测量精度高；2）能广泛应用于CMOS、SONOS、FLASH等多种MOS器件结构；3）实验方法简单，易操作。
附图说明
图1是COMS器件中的热载流子效应示意图。
图2是本发明的操作流程图。
图3是HCI退化引起的阈值电压偏移VTH随源漏电压VDS的分布VTH(VDS)。即VTH-VDS。
图4是CMOS器件中的DIBL效应示意图。在短沟道器件中，漏极电压影响沟道源端的势垒，这个效应称为漏极感应势垒降低（DIBL效应）。
图5是基于短沟道器件中DIBL效应得到的沟道表面势峰值位置Y随源漏电压VDS的分布Y(VDS)。
图6是阈值电压偏移沿沟道的分布VTH(Y)。
图7是器件退化引起的界面态及氧化层陷阱沿沟道的局域分布N(Y)。
具体实施方案
图中说明：
VTH(VDS)0：器件初始阈值电压VTH随源漏电压VDS的分布；ID(VDS)0：器件初始漏极电流ID随源漏电压VDS的分布；ID(VDS)e：器件退化后漏极电流ID随源漏电压VDS的分布。
图4描述了不同漏极电压VD条件下的沟道表面势，其中横轴表示沟道的横向位置，纵轴描述沟道不同横向位置的表面势。可看出随VD增大，除沟道表面势峰值减小，更重要的是，沟道表面势的峰值位置逐渐移向源端。
本发明所用CMOS器件参数为L（沟道长度）=32nm，W（沟道宽度）=10μm，TOX（氧化层厚度）=2.6nm，NA（沟道掺杂）=1E20/cm3。按图2流程图所示，该发明的实施方案如下：
1、首先在纳米级CMOS器件中，测量不同VDS条件下的阈值电压VTH、线性区漏极电流ID，得到初始VTH、ID随VDS变化的分布：VTH(VDS)0、ID(VDS)0。其中阈值电压测量过程如下：1）源极接地，漏极电压由0.05V逐渐升高到1V，每变化0.05V测量一次阈值电压，得到VTH随VD的分布；2）将漏极接地，源极电压由0.05V逐渐升高到1V，每变化0.05V测量一次阈值电压，得到VTH随VS的分布。线性区漏极电流测量过程如下：1）将栅极电压固定为1.5V，源极接地，漏极电压由0.05V逐渐升高到1V，每变化0.05V测量一次漏极电流，得到ID随VD的分布；2）将漏极接地，源极电压由0.05V逐渐升高到1V，每变化0.05V测量一次漏极电流，得到ID随VS的分布。通过整合，得到初始阈值电压VTH和线性区漏极电流ID随VDS变化的分布VTH(VDS)0、ID(VDS)0。
2、对CMOS器件加热载流子注入（HCI），使其发生热载流子效应，在CMOS器件中产生由HCI退化引起的界面态和氧化层陷阱。随CMOS器件尺寸缩小，HCI注入发生变化，物理机制从长沟道的电子-声子散射机制转变为电子-电子散射机制，且最严重的退化条件已经变成栅极电压VG等于漏极电压VD。实验过程中，所加HCI退化条件为VD=1.1V、VG=1.1V、VS=0V，该条件下的HCI退化主要为沟道热电子注入引入。如图1所示：由于氧化层中注入电子并形成缺陷，漏极电流不断减小、阈值电压不断增大，造成器件退化。随HCI时间增长，器件退化越来越严重，本实验分别在T（HCI退化时间）=100s、1000s、2500s、4000s、6000s等不同条件下进行了HCI退化测量。
3、在每个HCI退化时间上，改变栅极、源极和漏极电压，使器件工作在线性区，器件退化后线性区漏极电流ID随VDS的分布ID(VDS)e。具体测量过程如下：1）栅极固定为1.5V，将源极接地，漏极电压由0.05V逐渐升高到1V，每变化0.05V测量一次漏极电流ID，得到ID随VD的分布；2）将漏极接地，源极电压由0.05V逐渐升高到1V，每变化0.05V测量一次漏极电流ID，得到ID随VS的分布；整合得到ID随VDS变化的分布ID(VDS)e。此外，通过考虑漏极电流对阈值电压的影响，结合公式（1）可求得阈值电压偏移VTH随源漏电压VDS的分布，结果如图3所示。公式（1）中VG=1.5V，VTH为器件初始阈值电压，ID为器件初始的线性区漏极电流，ID为HCI退化引起的漏极电流偏移。
4、基于短沟道CMOS器件中的DIBL效应，通过数值计算得到沟道表面势峰值位置Y随源漏电压VDS变化的分布Y(VDS)。在短沟道器件中，漏极电压影响沟道源端的势垒，这个效应称为漏极感应势垒降低（DIBL效应），图4描述了不同漏极电压VD条件下的沟道表面势，其中横轴表示沟道的横向位置，纵轴描述沟道不同横向位置的表面势。可看出随VD增大，除沟道表面势峰值减小，更重要的是，沟道表面势的峰值位置逐渐移向源端。按实际器件参数L（沟道长度）=32nm，W（沟道宽度）=10μm，TOX（氧化层厚度）=2.6nm，NA（沟道掺杂）=1E20/cm3，结合公式（2-3）中沟道表面势峰值位置的求法，可得沟道表面势峰值位置Y随VDS变化的分布Y(VDS)，结果如图5所示：随漏极电压增大，沟道表面势峰值逐渐移向源端；随源极电压增大，沟道表面势峰值逐渐移向漏极；且随漏、源端电压逐渐增大，峰值位置的移动速度越来越慢。
5、将Y(VDS)代入阈值电压偏移随源漏电压的分布VTH(VDS)，得到HCI退化引起的阈值电压偏移随沟道表面势峰值位置的分布VTH(Y)，如图6所示。理论上，当缺陷位置与沟道表面势峰值位置一致时，缺陷引起的沟道表面势变化最大，即对阈值电压影响最大。因此，可以用阈值电压偏移随沟道表面势峰值位置的分布VTH(Y)表征HCI退化引起界面态和氧化层陷阱沿沟道的局域分布。结合公式（4），并通过数值计算将VTH(Y)转换成器件退化引起的界面态和氧化层陷阱沿沟道的局域分布N(Y)，结果如图7所示，其中横轴沟道的横向坐标，纵轴描述了沟道中不同位置处界面态及氧化层陷阱的数目。
Claims (9)
1.利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，其特征是对纳米CMOS器件采用下面步骤：
S1：在纳米级CMOS器件中，测量不同源漏电压VDS条件下的阈值电压VTH、线性区漏极电流ID，得到初始阈值电压VTH、漏极电流ID随VDS变化的分布：VTH(VDS)0、ID(VDS)0；
S2：对CMOS器件加热载流子注入效应(HCI)，负栅压温度不稳定性(NBTI)或栅氧化层经时击穿(TDDB)退化条件，使CMOS器件产生由退化引起的界面态及氧化层陷阱；
S3：测量CMOS器件退化后线性区漏极电流ID随源漏电压VDS的分布ID(VDS)e，通过数值计算得出CMOS器件退化引起的阈值电压偏移ΔVTH随源漏电压VDS的分布ΔVTH(VDS)；
S4：基于短沟道CMOS器件中的DIBL效应，通过数值计算或CMOS器件模拟得到沟道表面势峰值位置Y随源漏电压VDS变化的分布Y(VDS)；
S5：将Y(VDS)代入S3中得到的阈值电压偏移随源漏电压的分布ΔVTH(VDS)，将VDS对应为沟道表面势的峰值位置，得到阈值电压偏移随沟道表面势峰值位置的分布ΔVTH(Y)，并通过数值计算转换成CMOS器件中退化引起的界面态和氧化层陷阱沿沟道的局域分布N(Y)。
2.根据权利要求1中所述的利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，其特征步骤S1中，首先测量CMOS器件初始阈值电压VTH，源极接地，漏极接正向电压，改变漏极电压VD，测量VTH随VD的分布；再将漏极接地，源极接正向电压，改变源极电压VS，测量VTH随VS的分布；然后测线性区漏极电流，固定栅极电压以使CMOS器件工作在线性区，源极接地，漏极接正向电压，改变漏极电压VD，测得ID随VD的分布；再将漏极接地，源极接正向电压，改变源极电压VS，测得ID随VS的分布；整合得到初始阈值电压VTH和线性区漏极电流ID随VDS变化的分布VTH(VDS)0、ID(VDS)0。
3.根据权利要求1中所述的利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，其特征步骤S2中，对CMOS器件加退化条件，使器件中产生由退化引起的界面态和氧化层陷阱，导致漏极电流不断减小、阈值电压不断增大，造成器件退化；随退化时间增长，器件退化越来越严重，且分别在不同退化时间条件下进行了器件退化测量。
4.根据权利要求1中所述的利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，其特征步骤S3中，在每个退化的时间节点，改变栅极、源极和漏极电压，使CMOS器件工作在线性区，测量不同VDS条件下的漏极电流；首先固定栅极电压使器件工作在线性区，将源极接地，漏极接正向电压，改变漏极电压VD，在每个VD节点处测量一次漏极电流ID，得到ID随VD的分布；再将漏极接地，源极接正向电压，改变源极电压VS，在每个VS节点处测量一次漏极电流ID，得到ID随VS的分布；整合得到ID随VDS变化的分布ID(VDS)e。
5.根据权利要求1中所述的利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，其特征步骤S3中，结合CMOS器件退化后线性区漏极电流ID随VDS的分布ID(VDS)e以及初始阈值电压VTH、线性区漏极电流ID随VDS变化的分布VTH(VDS)0、ID(VDS)0，通过考虑漏极电流对阈值电压的影响，得出CMOS器件退化引起的阈值电压偏移ΔVTH随源漏电压VDS的分布ΔVTH(VDS)。
6.根据权利要求1中所述的利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，其特征是S3的具体步骤：栅极电压固定为1.5V，将源极接地，漏极接正电压，改变漏极电压VD,在每个VD节点处测量漏极电流ID，得到漏极电流ID随源漏电压VD的分布ID(VD)e；将漏极接地，源极接正电压，改变源极电压VS,在每个VS节点处测量漏极电流ID，得到ID随VS的分布ID(VS)e；整合得到ID随VDS的分布ID(VDS)e；结合S1所测的数据，由公式(1)求得热载流子退化引起阈值电压偏移ΔVTH随VDS的分布VTH；
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其中，VG为栅极电压，VTH为初始器件的阈值电压，ID为线性区的漏极电流，ΔID为实验中HCI退化引起的漏极电流偏移。
7.根据权利要求1中所述的利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，其特征步骤S4基于短沟道CMOS器件中的DIBL效应，得到沟道表面势峰值位置Y随源漏电压VDS变化的分布Y(VDS)；在短沟道CMOS器件中，随VD增大，沟道表面势的峰值位置逐渐移向源端，按实际器件参数，通过数值计算或器件模拟可得沟道表面势峰值位置Y随VDS变化的分布。
8.根据权利要求1中所述的利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，其特征是S4的具体步骤：基于短沟道CMOS器件中的DIBL效应，得到沟道表面势峰值位置Y随源漏电压VDS变化的分布Y(VDS)，在给定VDS条件下的沟道表面势峰值位置Y如公式(2)、(3)所示：
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其中，Leff为沟道有效长度，ΔL为耗尽层厚度，Vbi-Vc,max为势垒高度，DIBL为漏致势垒降低效应，SS为给定VDS条件下的亚阈值斜率，SS0为VDS＝0.05V时的亚阈值斜率。
9.根据权利要求1中所述的利用表面势技术表征纳米CMOS器件中界面态和氧化层陷阱局域分布的方法，其特征步骤S5中，结合由DIBL效应得到的沟道表面势峰值位置Y随源漏电压VDS变化的分布Y(VDS)；DIBL效应下，沟道表面势的峰值会随VDS变化，当缺陷位置与沟道表面势峰值位置一致时，缺陷引起的沟道表面势变化最大，即对阈值电压影响最大；因此，用阈值电压偏移随沟道表面势峰值位置的分布ΔVTH(Y)表征纳米CMOS器件中的界面态和氧化层陷阱沿沟道的局域分布；结合公式(4)，并通过数值计算转换成器件退化引起的界面态和氧化层陷阱沿沟道的局域分布N(Y)；
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其中，N为界面态和氧化层陷阱的数目，Cox为氧化层电容，q为单位电荷量。
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Citations (4)
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|---|---|---|---|---|
| US6060900A (en) * | 1998-06-30 | 2000-05-09 | United Semicondutor Circuit Corp. | Method for measuring current density in a semiconductor device with kink effect |
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|---|---|---|---|---|
| US6060900A (en) * | 1998-06-30 | 2000-05-09 | United Semicondutor Circuit Corp. | Method for measuring current density in a semiconductor device with kink effect |
| CN101183134A (zh) * | 2007-12-13 | 2008-05-21 | 上海宏力半导体制造有限公司 | 电荷泵电流测试方法 |
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Non-Patent Citations (2)
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|---|
| PMOSFET中负栅压温度不稳定性的空穴俘获机理;廖轶明;《中国优秀硕士学位论文全文数据库·信息科技辑》;20121115(第11期);I135-43 * |
| 异质栅MOSFET热载流子效应的研究;褚蕾蕾 等;《微电子学与计算机》;20100331;第27卷(第3期);第185-188页 * |
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