CN109143015A - 半导体器件寄生电阻获取方法 - Google Patents

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Abstract

本发明提供半导体器件寄生电阻获取方法，所述半导体器件包括衬底、以及位于所述衬底中的源区、漏区、沟道及沟道下方的埋区，所述方法包括如下步骤：获得半导体器件的等效电路模型，其中，将源区、漏区和沟道分别等效为寄生晶体管的发射区、集电区和基区；对所述半导体器件进行TLP测试，获取电流电压曲线；根据所述电流电压曲线进行线性拟合，得到该半导体器件的寄生电阻。本发明通过对器件结构的剖析、等效电路的获取、TLP电压电流曲线的测试、击穿机理过程分析、曲线分析，得到了一种半导体器件获取寄生电阻的方法，该方法非常简洁地得到了RFLDMOS的寄生电阻，为器件的优化设计提供了指导方法。

Description

半导体器件寄生电阻获取方法
技术领域
本发明涉及半导体领域，尤其涉及一种射频放大器件横向双扩散金属氧化物半导体场效应晶体管的可靠性设计领域。
背景技术
横向双扩散金属氧化物半导体场效应晶体管(LDMOS，Lateral Double DiffusedMOSFET)是一种市场需求大，发展前景广阔的射频功率放大器件。在射频无线通信领域，基站和长距离发射机几乎全部使用硅基横向双扩散金属氧化物半导体场效应高功率晶体管；此外，横向双扩散金属氧化物半导体场效应晶体管还广泛应用于射频放大器，如高频HF、甚高频VHF和特高频UHF通信领域、脉冲雷达、工业、科学和医疗应用、航空电子和通信系统等领域。由于横向双扩散金属氧化物半导体场效应晶体管具有高增益、高线性、高耐压、高输出功率和易于与CMOS工艺兼容等优点，硅基横向双扩散金属氧化物半导体场效应晶体管已成为射频半导体功率器件的一个新热点。但是鉴于横向双扩散金属氧化物半导体场效应晶体管的特殊应用方式，横向双扩散金属氧化物半导体场效应晶体管需要使用在不同种类放大器设计中，因此需要其满足较高等级的抗驻波能力、抗浪涌能力以及抗静电放电能力，合适的可靠性设计能够有效提升器件的可靠性。随着无线通信系统的发展，各类无线设备进入到人们的生活当中。每一个无线设备中都有一个或者多个独立的或集成的射频微波功率放大器件。因为功率放大的功能，器件通常工作在高温高电流的状态下，随机的静电放电或者电路失配，就会对器件带来不可预知的损伤。
有鉴于此，针对该方面问题提出一种半导体器件寄生电阻获取方法，以横向双扩散金属氧化物半导体场效应晶体管为例，用以获得该类器件的寄生电阻，来指导该类器件的可靠性设计是本发明所要解决的技术问题。
发明内容
有鉴于此，本发明提供半导体器件寄生电阻获取方法，用以获得该类器件的寄生电阻，指导半导体器件的设计，尤其是类似于横向双扩散金属氧化物半导体场效应晶体管的器件的设计，优化其设计方案，提高器件的可靠性。
本发明提供一种半导体器件寄生电阻获取方法，所述半导体器件包括衬底、以及位于所述衬底中的源区、漏区、沟道及沟道下方的埋区，所述方法包括如下步骤：
获得半导体器件的等效电路模型，其中，将源区、漏区和沟道分别等效为寄生晶体管的发射区、集电区和基区；
对所述半导体器件进行TLP测试，获取电流电压曲线；
根据所述电流电压曲线进行线性拟合，得到该半导体器件的寄生电阻。
优选地，TLP测试获取的电流电压曲线包括AB段、BC段和CD段，其中，所述AB段为器件发生雪崩倍增效应之前的曲线，所述BC段为器件发生雪崩倍增效应的曲线，所述CD段为器件二次击穿的曲线。
优选地，所述C点的电流It2为所述器件二次击穿电流，用于线性拟合的曲线的电流区间为该区间位于所述BC段。
优选地，所述用于线性拟合的表达式为I TLP＝GTLP*VTLP+Id0其中，ITLP表示TLP测试中的电流，GTLP表示所述曲线进行线性拟合后对应的斜率，VTLP表示TPL测试中的电压，Id0为常数。
优选地，所述寄生电阻
优选地，所述寄生电阻RTLP包括埋区电阻RB和漏区电阻Rndrift，且RTLP＝RB+Rndrift。
优选地，所述器件的等效电路中，包括源极和漏极之间的二极管DDB，其开启电压为Vdiode,on，则获取埋区电阻进而得出漏区电阻Rndrift。
优选地，所述二极管DDB的开启电压Vdiode,on通过所述器件的制作工艺获得。
优选地，所述埋区为P掺杂埋区，其掺杂浓度高于所述沟道的掺杂浓度。
优选地，所述半导体器件为横向双扩散金属氧化物半导体场效应晶体管。
本发明的有益效果是：
本发明提供的半导体器件寄生电阻获取方法，将半导体器件转换为等效的电路模型，将源区、漏区和沟道分别等效为寄生晶体管的发射区、集电区和基区，对该半导体器件进行TLP测试，并根据获取的电流电压曲线进行线性拟合，从而获取寄生晶体管的寄生电阻，并通过源极和漏极之间的二极管的开启电压分别获得寄生电阻中的埋区电阻和漏区电阻。进而最终根据寄生电阻评估所述半导体器件的可靠性。根据该基区寄生电阻可以评估该半导体器件抗驻波能力、抗浪涌能力以及抗静电放电能力。进一步地，还可以指导半导体器件的设计，优化器件性能，增强设计器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1示出了本发明实施例半导体器件的结构示意图。
图2示出了本发明实施例半导体器件的等效电路示意图。
图3示出了本发明实施例TLP测试原理图。
图4示出了本发明实施例TLP测试获得的电流电压曲线图。
图5示出了本发明实施例寄生电阻电路示意图。
图6示出了本发明实施例TLP电流电压曲线拟合示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的部分及元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
应当理解，在描述某个结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其他的层或区域。并且，如果将该结构翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。
在下文的描述中，将描述半导体材料的掺杂类型具体为P型和N型之一。可以理解，如果反转各个半导体材料的掺杂类型，也可以获得相同功能的半导体器件，并适用相同的评估方法。
本发明可以各种形式呈现，以下将描述其中的一些示例。
图1示出了本发明实施例半导体器件的结构示意图。本发明实施例的半导体器件为横向双扩散金属氧化物半导体场效应晶体管(LDMOS，Lateral Double DiffusedMOSFET)。如图1所示，横向双扩散金属氧化物半导体场效应晶体管包括金属背板114、半导体衬底101、位于半导体衬底101上的外延层102、位于外延层102中的沟道区103和漂移区104、位于沟道区103下方的埋区113、位于外延层102中的PSK区105、分别位于沟道区103和漂移区104中的源区106和漏区107、位于源区106上的源极108、位于漏区107上的漏极109、位于外延层102上的栅极111、位于栅极111与外延层102之间的栅介质层110、位于栅极111上屏蔽层112。
半导体衬底101低电阻率的半导体材料，例如是重掺杂的P型半导体衬底，在器件制作完成后，通过减薄金属背板114以降低寄生电阻和热阻。外延层102例如是轻掺杂的P掺杂外延层，在一个实例中，半导体衬底101例如是单晶硅衬底，外延层102例如是硅外延层，并且分别采用合适的掺杂剂掺杂成期望的掺杂类型。
沟道区103例如是轻掺杂的P型沟道区，位于外延层102的一侧；沟道区103下方的埋区113例如是较重掺杂的P型埋区，其掺杂浓度高于所述沟道区103的掺杂浓度；漂移区104例如是轻掺杂的N型漂移区，位于外延层102的另一侧，用于承受一定的电压，优化其长度及掺杂浓度分布可以使器件在不同的条件下工作；源区106例如是位于沟道区103的重掺杂N型源区，有相应的源极108与其相连接；漏区107例如是位于漂移区104的重掺杂N型漏区，有相应的漏极109与其相连接。
PSK区105从源区106的表面延伸至所述半导体衬底101，PSK区105例如为重掺杂区，例如是源区106通过下方区域的B离子高温扩散推进至半导体衬底101形成，将源区106连接到半导体衬底101，同时降低了源区106的寄生电感。
栅极111例如是在外延层102上生长多晶硅经过蚀刻获得，栅极111与外延层102之间具有栅介质层110，其下方左侧为沟道区103，右侧为漂移区104。
屏蔽层112，遮盖所述栅极111的顶面和栅极111靠近漂移区104的侧面，用以调节漂移区104电场，一方面可以降低栅漏端的最大电场，提高器件的击穿电压，还具有降低器件的寄生电容的功能。
图2示出本发明实施半导体器件等效电路图。包括源极S、栅极G、漏极D，源极S、栅极G和漏极D间形成一个开关管，源极S与漏极D之间还具有与开关管相互并联的三条支路，从漏极D至源极S，第一支路包括第一电阻Rc、等效晶体管、第二电阻Re，其中等效晶体管的基极与栅极G电连接；第二支路包括漏结电容CDB，栅极接入点，寄生电容RB；第三支路包括源极S与漏极D之间的二极管DDB
图3示出了本发明实施例TLP(Transmission Line Pulse，传输线脉冲发生器)测试原理图。TLP是一种集成电路静电放电防护技术的研究测试手段，TLP测试主要利用同轴线储能且能释放稳定的高电压的能力，提供一个脉冲宽度可调、电压可调的脉冲信号。如附图3所示，储能50欧姆同轴线主要用于存储从V0过来的电压能量，R0为保护电阻，开关切换后，将会把能量稳定地注入到测试电路中，它的长度决定了脉冲宽度。延迟50欧姆同轴线为了将入射脉冲和反射脉冲信号区分开来，利用示波器提取入射脉冲和反射脉冲叠加区域的电压V_TLP和电流I_TLP，该电压电流就是加在待测件上的TLP电压电流。每一个TLP应力对应一个电压电流，将器件失效前的所有TLP应力下的电压电流提取出来。
图4示出了本发明实施例TLP测试获得的电流电压曲线图。在开始TLP测试前，对电极进行定义：S接地，G接0V电压，D接应力电压。当TLP电压不足以使器件发生雪崩倍增效应之前，TLP曲线如图4中的AB段，电流为漏电流。当TLP电压使得器件发生雪崩倍增效应时，电流开始抬起，如B点附近区域。由于外延层比较厚，雪崩倍增主要发生在漂移区104与沟道103及埋区113交界区域的PN结上。随着TLP电压的继续增大，雪崩倍增效应产生的空穴电子对将会越多。空穴电子复合完全跟不上产生的速度，电子通过漂移区104和漏极区域被收集，空穴通过沟道103和埋区113被收集。由于埋区113的掺杂浓度远高于沟道103，空穴主要被埋区113收集，形成了TLP电流，对应BC段曲线。当TLP电流足够大，使得RB两端的电压高于沟道103和源区106形成的PN结的开启电压后，将会出现从C点到D击穿。
图5示出了本发明实施例寄生电阻电路示意图。由图5可知，寄生电阻包括埋区电阻RB和漏区电阻Rndrift，且寄生电阻为两者之和。设定源极和漏极之间的二极管DDB的开启电压为Vdiode,on，则获取埋区电阻进而得出漏区电阻Rndrift，其中，所述二极管DDB的开启电压Vdiode,on可通过所述器件的制作工艺获得。
图6示出了本发明实施例TLP电流电压曲线拟合示意图。使用作图工具Origin对曲线上升段(即BC段)进行线性拟合，定义C点为二次击穿点，其的电流为It2，拟合的电流区间为拟合的表达式如式(1)。
ITLP＝GTLP*VTLP+Id0 (1)
其中，ITLP表示TLP测试中的电流，GTLP表示所述曲线进行线性拟合后对应的斜率，VTLP表示TPL测试中的电压，Id0为常数。
所述寄生电阻寄生电阻RTLP包括埋区电阻RB和漏区电阻Rndrift，且RTLP＝RB+Rndrift。所述器件的等效电路中，包括源极和漏极之间的二极管DDB，其开启电压为Vdiodeon，则获取埋区电阻进而得出漏区电阻Rndrift。
以附图中提供的数据进行寄生电阻的获取。首先提取附图中I-V曲线的关键点C点，及其参数：It2＝4.04A，拟合的电流范围为[0.4,3.6]A。采用Oringin中的线性拟合工具拟合表达式(1)。从拟合数据中可得可以求得GTLP＝Slope＝0.483S RTLP＝2.070Ω
进一步地，获取埋区电阻RB和漏区电阻Rndrift如下：
本发明通过对器件结构的剖析、等效电路的获取、TLP I-V曲线的测试、击穿机理过程分析、曲线分析，得到了一种半导体器件获取寄生电阻的方法，该方法非常简洁地得到了LDMOS的寄生电阻，为器件的优化设计提供了指导方法。其中，对TLP曲线电流区间的选取，选取了曲线中10％到90％的电流范围进行拟合，可以避开偶然误差带来的影响，使得获取的电阻更加准确。本发明还可以分别获取埋区电阻和漏区电阻，对器件可靠性的结构优化提供了两个纬度，优化更加方便。
本发明提供的半导体器件寄生电阻获取方法，将半导体器件转换为等效的电路模型，将源区、漏区和沟道分别等效为寄生晶体管的发射区、集电区和基区，对该半导体器件进行TLP测试，并根据获取的电流电压曲线进行线性拟合，从而获取寄生晶体管的寄生电阻，并通过源极和漏极之间的二极管的开启电压分别获得寄生电阻中的埋区电阻和漏区电阻。进而最终根据寄生电阻评估所述半导体器件的可靠性。根据该基区寄生电阻可以评估该半导体器件抗驻波能力、抗浪涌能力以及抗静电放电能力。进一步地，还可以指导半导体器件的设计，优化器件性能，增强设计器件的可靠性。
上述的电极、互联结构和屏蔽层例如由选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
应当说明的是，在上述实例中重掺杂和轻掺杂是相对的概念，表示重掺杂的掺杂浓度大于轻掺杂的掺杂浓度，而并非对具体掺杂浓度范围的限定。
在以上的描述中，对公知的结构要素和步骤并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来实现相应的结构要素和步骤。另外，为了形成相同的结构要素，本领域技术人员还可以设计和推断出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (10)

1.一种半导体器件寄生电阻获取方法，所述半导体器件包括衬底、以及位于所述衬底中的源区、漏区、沟道及沟道下方的埋区，所述方法包括如下步骤：
获得半导体器件的等效电路模型，其中，将源区、漏区和沟道分别等效为寄生晶体管的发射区、集电区和基区；
对所述半导体器件进行TLP测试，获取电流电压曲线；
根据所述电流电压曲线进行线性拟合，得到该半导体器件的寄生电阻。
2.根据权利要求1所述的寄生电阻获取方法，其特征在于，所述TLP测试获取的电流电压曲线包括AB段、BC段和CD段，其中，所述AB段为器件发生雪崩倍增效应之前的曲线，所述BC段为器件发生雪崩倍增效应的曲线，所述CD段为器件二次击穿的曲线。
3.根据权利要求2所述的寄生电阻获取方法，其特征在于，所述C点的电流It2为所述器件二次击穿电流，用于线性拟合的曲线的电流区间为该区间位于所述BC段。
4.根据权利要求3所述的寄生电阻获取方法，其特征在于，所述用于线性拟合的表达式为ITLP＝GTLP*VTLP+Id0其中，ITLP表示TLP测试中的电流，GTLP表示所述曲线进行线性拟合后对应的斜率，VTLP表示TPL测试中的电压，Id0为常数。
5.根据权利要求4所述的寄生电阻获取方法，其特征在于，所述寄生电阻
6.根据权利要求5所述的寄生电阻获取方法，其特征在于，所述寄生电阻RTLP包括埋区电阻RB和漏区电阻Rndrift，且RTLP＝RB+Rndrift。
7.根据权利要求6所述的寄生电阻获取方法，其特征在于，所述器件的等效电路中，包括源极和漏极之间的二极管DDB，其开启电压为Vdiode,on，则获取埋区电阻进而得出漏区电阻Rndrift。
8.根据权利要求7所述的寄生电阻获取方法，其特征在于，所述二极管DDB的开启电压Vdiode,on通过所述器件的制作工艺获得。
9.根据权利要求1所述的寄生电阻获取方法，其特征在于，所述埋区为P掺杂埋区，其掺杂浓度高于所述沟道的掺杂浓度。
10.根据权利要求1所述的寄生电阻获取方法，其特征在于，所述半导体器件为横向双扩散金属氧化物半导体场效应晶体管。
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